JP4981816B2 - 酸化物薄膜電界効果トランジスタを使用したデジタル出力ドライバおよび入力バッファー - Google Patents
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Description
・コア供給電圧とパッド供給電圧の間の漏電がない;
・コア供給電圧とパッド供給電圧の間での、信頼性があり且つ正しい翻訳。
VINT≧VPAD−Vgs_max 式(1)
VINT<VPAD−η・|Vtp| 式(2)
ここで、
Vgs_maxは、薄い酸化物FETのための最大ゲート/ソース電圧であり;
Vtpは、ドライバ360に使用される薄い酸化物P−FETの閾値電圧であり;
ηは、スケーリング因子である。
信号を受信するゲート制御回路444に結合される。インバータ446は、VIN信号を受信して、反転されたVIN信号であるVIN[インバース]を与える。
Claims (22)
- 第一の供給電圧および中間電圧により決定される第一の電圧範囲を有する第一のデジタル信号を与えるように構成されたラッチと;
前記ラッチに結合され、また前記第一のデジタル信号および第二のデジタル信号を受信し、デジタル出力信号を提供するように構成されたドライバであって、前記第二のデジタル信号は第二の供給電圧および回路アースによって決定される第二の電圧範囲を有し、また前記デジタル出力信号は、前記第一の供給電圧および回路アースによって決定される第三の電圧範囲を有し、前記第一の供給電圧は前記第二の供給電圧よりも高いドライバと;
前記ラッチに結合され、前記ラッチに論理値を書込むように構成されたラッチドライバと、ここにおいて、前記ラッチは第一および第二のノードを備えてなり、また前記ラッチドライバは、前記ラッチに論理値を書込むために前記第一または第二のノードをプルダウンするように構成され、前記論理値を書込むために予め定められた持続時間だけ前記第一または第二のノードをプルダウンし、また該予め定められた持続時間の後にオフするように構成される;
を具備してなる集積回路。 - 請求項1に記載の集積回路であって、前記ラッチは、前記第一の供給電圧と前記中間電圧の間に結合された、第一および第二のインバータを備えてなる集積回路。
- 請求項1に記載の集積回路であって:更に、
前記ラッチに結合されたラッチドライバであって、
一緒にスタックされ、且つ前記ラッチに高論理値を書込むように前記ラッチ内の前記第一のノードをプルダウンするように構成された、第一の組の少なくとも二つのN−チャンネル電界効果トランジスタ(N−FET)と;
一緒にスタックされ、且つ前記ラッチに低論理値を書込むように前記ラッチ内の前記第二のノードをプルダウンするように構成された、第二の組の少なくとも二つのN−FETと
を具備してなる集積回路。 - 請求項3に記載の集積回路であって、前記ラッチドライバが更に、
前記第一の組の少なくとも二つのN−FETのための、第一の組の少なくとも二つの制御信号を発生するように構成された第一の制御回路と;
前記第二の組の少なくとも二つのN−FETのための、第二の組の少なくとも二つの制御信号を発生するように構成された第二の制御回路と
を備えてなる集積回路。 - 請求項4に記載の集積回路であって、前記第一の組の少なくとも二つの制御信号が、前記ラッチに高論理を書込むために前記第一の組の少なくとも二つのN−FETを予め定められた持続時間だけオンさせ、また前記予め定められた持続時間の後に前記N−FETの少なくとも一つをオフさせる集積回路。
- 請求項1に記載の集積回路であって:更に、
前記ラッチおよび前記ドライバに結合され、且つ前記第一のデジタル信号を受信して、第一の電圧範囲を有する第一のバッファーされた信号を提供するように構成された第一のバッファーを具備してなり、ここでの前記ドライバは前記第一のバッファーされた信号を受信するように構成される集積回路。 - 請求項6に記載の集積回路であって:更に、
前記ドライバに結合され、且つ、デジタル入力信号を受信して第二のデジタル信号を提供するように構成された第二のバッファーを具備してなる集積回路。 - 請求項1に記載の集積回路であって、前記ドライバは、
前記第一の供給電圧と回路アースの間に結合された、少なくとも二つのPチャンネル電界効果トランジスタ(P−FET)および少なくとも二つのNチャンネル電界効果トランジスタ(N−FET)を備えてなる集積回路。 - 請求項8に記載の集積回路であって、前記少なくとも二つのP−FETおよび前記少なくとも二つのN−FETが一緒にスタックされ、前記少なくとも二つのP−FETのうちの最頂部のPEFEが前記第一のデジタル信号を受信し、前記少なくとも二つのP−FETのうちの最底部のN−FETが前記第二のデジタル信号を受信する集積回路。
- 請求項1に記載の集積回路であって、前記ラッチおよび前記ドライバは、薄い酸化物電界効果トランジスタ(FET)だけを含んでいる集積回路.
- 請求項1に記載の集積回路であって:更に、
第三の電圧範囲を有するデジタル入力信号を受信し、前記第二の電圧範囲を有するバッファーされたデジタル入力信号を提供するように構成された入力バッファーを具備してなる集積回路。 - デジタル入力信号に基づいて第一および第二のデジタル信号を発生するように構成されたプレドライバであって、前記第一のデジタル信号は第一の供給電圧および中間電圧によって決定される第一の電圧範囲を有し、前記第二のデジタル信号は第二の供給電圧および回路アースによって決定される第二の電圧範囲を有し、前記第一の供給電圧は前記第二の供給電圧よりも高いプレドライバと;
前記プレドライバに結合され、且つ前記第一および第二のデジタル信号を受信して、前記第一の供給電圧および回路アースによって決定される第三の電圧範囲を有するデジタル出力信号を提供するように構成されたドライバと
前記プレドライバは第一および第二のノードを備えてなり、前記プレドライバに論理値を書込むために前記第一および第二のノードをプルダウンするように構成され、前記論理値を書込むために予め定められた持続時間だけ前記第一または第二のノードをプルダウンし、また該予め定められた持続時間の後にオフするように構成される;を具備してなる集積回路。 - 請求項12に記載の集積回路であって、前記プレドライバは、前記デジタル入力信号に基づいて少なくとも一つのデジタル制御信号を発生し、該少なくとも一つのデジタル制御信号を用いて前記第一のデジタル信号を発生するように構成される集積回路。
- 請求項12に記載の集積回路であって、前記第一の供給電圧は前記集積回路に結合された外部装置のためのものであり、前記第二の供給電圧は、前記集積回路内の回路のためのものである集積回路。
- 請求項12に記載の集積回路であって、前記プレドライバおよびドライバは、薄い酸化物電界効果トランジスタだけを含んでなる集積回路。
- 請求項15に記載の集積回路であって、前記プレドライバおよびドライバにおける薄い酸化物FETの各々は、前記薄い酸化物FETがオンされて電流を流すときに、前記第二の供給電圧よりも低いゲートからソース(Vgs)への電圧を有する集積回路。
- デジタル入力信号に基づいて第一および第二のデジタル信号を発生するための手段であって、前記第一のデジタル信号は第一の供給電圧および中間電圧によって決定される第一の電圧範囲を有し、前記第二のデジタル信号は第二の供給電圧および回路アースによって決定される第二の電圧範囲を有し、前記第一の供給電圧は前記第二の供給電圧よりも高い第1の手段と;
前記第一および第二のデジタル信号に基づいてデジタル出力信号を与えるための手段であって、前記デジタル出力信号は前記第一の供給電圧および回路アースにより決定される第三の電圧範囲を有する第2の手段と
を具備し、
前記第1の手段は、前記第1の手段に論理値を書込むように構成され、第一および第二のノード手段を備えてなり、前記論理値を書込むために前記第一および第二のノード手段をプルダウンするように構成され、前記論理値を書込むために予め定められた持続時間だけ前記第一または第二のノード手段をプルダウンし、また該予め定められた持続時間の後にオフするように構成される;
装置。 - 請求項17に記載の装置であって、前記第一および第二のデジタル信号を発生させるための手段が、 前記第一のデジタル信号を発生するように、前記デジタル入力信号をラッチするための手段を含んでなる装置。
- 請求項18に記載の装置であって、前記デジタル入力信号をラッチするための手段が、 前記デジタル入力信号の論理値に基づいて、第一のノードまたは第二のノードをプルダウンするための手段と、 前記論理値を保存するための手段と
を備えてなる装置。 - 請求項17に記載の装置であって、前記第一および第二のデジタル信号を発生させるための手段が、 前記デジタル入力信号に基づいて少なくとも一つのデジタル制御信号を発生させるための手段と、 前記少なくとも一つのデジタル制御信号に基づいて前記第一のデジタル信号を発生させるための手段と
を備えてなる装置。 - デジタル入力信号に基づいて第一および第二のデジタル信号を発生し、前記第一のデジタル信号は第一の供給電圧および中間電圧によって決定される第一の電圧範囲を有し、前記第二のデジタル信号は第二の供給電圧および回路アースによって決定される第二の電圧範囲を有し、前記第一の供給電圧は前記第二の供給電圧よりも高いことと;
論理値を書込むために第一および第二のノードをプルダウンすることと、
前記論理値を書込むために予め定められた持続時間だけ前記第一または第二のノードをプルダウンすることと、
該予め定められた持続時間の後にオフすることと、;
前記第一および第二のデジタル信号に基づいてデジタル出力信号を提供し、前記デジタル出力信号は前記第一の供給電圧および回路アースにより決定される第三の電圧範囲を有することとを含んでなる方法。 - 請求項21に記載の方法であって、前記第一および第二のデジタル信号を発生させることが、
前記第一のデジタル信号を発生するために、前記デジタル入力信号をラッチすることを含んでなる方法。
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