JP2842329B2

JP2842329B2 - 電圧レベルシフト回路

Info

Publication number: JP2842329B2
Application number: JP24038595A
Authority: JP
Inventors: 弘之小畑
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1994-09-21
Filing date: 1995-09-20
Publication date: 1999-01-06
Anticipated expiration: 2015-09-20
Also published as: JPH08148988A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電圧レベルシフト回
路に関し、特に不揮発性メモリ素子へのデータの書き込
みを、低振幅の論理信号で高電圧を得て制御するために
必要な高電圧レベルシフト回路に関するものである。

【０００２】

【従来の技術】不揮発性メモリ装置は、図１４（ａ）に
示す如く、メモリセルアレイ８１と、外部から供給され
るアドレスに従ってメモリセルアレイ８１中のメモリセ
ルを選択するためのロウデコーダ（Ｘデコーダ）８２及
びカラムデコーダ（Ｙデコーダ）８３と、選択されたメ
モリセルに記憶されているデータを読出すためのセンス
アンプ８４と、選択されたメモリセルにデータを書込む
ための書込み回路８５とにより構成されている。

【０００３】Ｘデコーダ８２及びＹデコーダ８３及び書
込み回路８５には電源電圧ＶDD（たとえば５Ｖ）とデー
タを書込む場合に必要な高電圧ＶPP（たとえば１２Ｖ）
が印加されている。

【０００４】図１４（ｂ）はメモリセルアレイ８１を構
成するメモリセルの回路図であり、たとえば選択された
メモリセルに“１”を記憶させる場合ＶG ＝ＶPP，ＶD
＝ＶPPとし、一方“０”を記憶させる場合ＶG ＝ＶPP，
ＶD ＝０Ｖとする。又、非選択のメモリセルではＶG ＝
０Ｖとする必要もある。

【０００５】前述したように不揮発性メモリにデータを
書込む場合、ＶDD〜ＧＮＤ（アース）間で振幅するアド
レスや書込みデータでメモリセルに印加される高電圧を
制御する必要があり、ＶDD〜ＧＮＤ間で振幅する信号で
高電圧を制御するために高電圧レベルシフト回路が用い
られる。

【０００６】従来の高電圧レベルシフト回路は、例えば
特開平４−２７７９２０号公報に掲載されており、図８
（ａ）に示すように高電圧電源端子ＶPP（以下ＶPPと記
す）と接地電極ＧＮＤ（以下ＧＮＤと記す）間に、負荷
素子Ｌ３１として機能する抵抗素子Ｒ３１と、ゲートに
入力信号ＩＮ３が印加されたＮチャネル型ＭＯＳトラン
ジスタＮ３１とが直列接続された直列回路と、ＶPPとＧ
ＮＤ間に、ゲートが抵抗素子Ｒ３１とＮチャネル型ＭＯ
ＳトランジスタＮ３１の接続点Ｋに接続されたＰチャネ
ル型ＭＯＳトランジスタＰ３２と、ゲートに入力信号Ｉ
Ｎ３がインバータＩ３１で反転された反転信号ＩＮ３が
印加されたＮチャネル型ＭＯＳトランジスタＮ３２とが
直列接続された直列回路とにより構成され、Ｐチャネル
型ＭＯＳトランジスタＰ３２とＮチャネル型ＭＯＳトラ
ンジスタＮ３２の接続点から出力信号ＯＵＴ３１が取り
出されている。

【０００７】次に図８（ｂ）も参照しながら動作の説明
をする。まず、入力信号ＩＮ３が“Ｌ”（“Ｌ”はＧＮ
Ｄレベルを意味し、以下“Ｌ”とだけ記す）の場合、Ｎ
チャネル型ＭＯＳトランジスタＮ３１がオフし、接続点
Ｋの電位は抵抗素子Ｒ３１によって“ＨＨ”（“ＨＨ”
はＶPPレベルを意味し、以下“ＨＨ”とだけ記す）にプ
ルアップされる。

【０００８】さらに、ゲート電位が“ＨＨ”であるので
Ｐチャネル型ＭＯＳトランジスタＰ３２はオフし、反転
された入力反転信号ＩＮ３が“Ｈ”（“Ｈ”はＶDDレベ
ルを意味し、以下“Ｈ”とだけ記す）であるので、Ｎチ
ャネル型ＭＯＳトランジスタＮ３２がオンして、出力信
号ＯＵＴ３１は“Ｌ”となる。

【０００９】一方、入力信号ＩＮ３が“Ｈ”の場合、Ｎ
チャネル型ＭＯＳトランジスタＮ３１がオンするので、
（Ｎチャネル型ＭＯＳトランジスタＮ３１のオン抵抗）
《（抵抗素子Ｒ３１の抵抗値）に設定してあれば、接続
点Ｋは“Ｌ”となり、さらにゲート電位が“Ｌ”である
のでＰチャネル型ＭＯＳトランジスタＰ３２がオンし、
反転された入力反転信号ＩＮ３が“Ｌ”であるので、Ｎ
チャネル型ＭＯＳトランジスタＮ３２がオフして、出力
信号ＯＵＴ３１は“ＨＨ”となる。

【００１０】以上説明したように、図８（ａ）に示した
従来の高電圧レベルシフト回路によれば、ＶDD〜ＧＮＤ
間で振幅する入力信号ＩＮ３で高電圧を制御し、“Ｌ”
と“ＨＨ”の出力信号ＯＵＴ３１を得ることができる。

【００１１】又、前述したように抵抗素子Ｒ３１の抵抗
値がＮチャネル型ＭＯＳトランジスタＮ３１のオン抵抗
に比べて十分高いため、接続点Ｋの出力インピーダンス
が高いが、低出力インピーダンスを必要としない場合に
は、接続点Ｋから出力信号を取り出し、Ｐチャネル型Ｍ
ＯＳトランジスタＰ３２、Ｎチャネル型ＭＯＳトランジ
スタＮ３２及びインバータＩ３１を削除することも可能
である。

【００１２】しかし、接続点Ｋが“ＨＨ”の場合、Ｎチ
ャネル型ＭＯＳトランジスタＮ３１に、“Ｌ”の場合に
は抵抗素子Ｒ３１に高電圧ＶPPが印加され、又出力信号
ＯＵＴ３１が“Ｌ”の場合にはＰチャネル型ＭＯＳトラ
ンジスタＰ３２に、“ＨＨ”の場合にはＮチャネル型Ｍ
ＯＳトランジスタＮ３２に高電圧ＶPPが印加されるた
め、抵抗素子Ｒ３１、Ｎチャネル型ＭＯＳトランジスタ
Ｎ３１，Ｎ３２及びＰチャネル型ＭＯＳトランジスタＰ
３２は高電圧ＶPPに耐える高耐圧構造でなければなら
ず、抵抗素子やＭＯＳトランジスタを高耐圧構造とする
ために多大な製造工程を付加する必要があり、製造工程
が複雑化し、製造コストも高くなるという問題を有して
いる。

【００１３】又、同特開平４−２７７９２０号公報に
は、他の従来の高電圧レベルシフト回路が掲載されてお
り、図９（ａ）に示すように、ＶPPとＧＮＤ間にＰチャ
ネル型ＭＯＳトランジスタＰ４１と、ゲートに入力信号
ＩＮ４が印加されたＮチャネル型ＭＯＳトランジスタＮ
４１とが直列接続された直列回路と、ＶPPとＧＮＤ間に
Ｐチャネル型ＭＯＳトランジスタＰ４２と、ゲートに入
力信号ＩＮ４がインバータＩ４１で反転された反転信号
ＩＮ４が印加されたＮチャネル型ＭＯＳトランジスタＮ
４２とが直列接続された直列回路及びＶPPとＧＮＤ間に
Ｐチャネル型ＭＯＳトランジスタＰ４３と、ゲートに入
力信号ＩＮ４が印加されたＮチャネル型ＭＯＳトランジ
スタとが直列接続された直列回路とにより構成されてい
る。

【００１４】Ｐチャネル型ＭＯＳトランジスタＰ４１及
びＰ４３のゲートがＰチャネル型ＭＯＳトランジスタＰ
４２とＮチャネル型ＭＯＳトランジスタＮ４２の接続点
Ｍに接続されると共に、Ｐチャネル型ＭＯＳトランジス
タＰ４２のゲートがＰチャネル型ＭＯＳトランジスタＰ
４１とＮチャネル型ＭＯＳトランジスタＮ４１の接続点
Ｌに接続され、Ｐチャネル型ＭＯＳトランジスタＰ４３
とＮチャネル型ＭＯＳトランジスタＮ４３の接続点から
出力反転信号ＯＵＴ４１が取り出されている。

【００１５】次に図９（ｂ）も参照しながら動作の説明
をする。まず、入力信号ＩＮ４が“Ｌ”の場合、Ｎチャ
ネル型ＭＯＳトランジスタＮ４１及びＮ４３がオフし、
反転された入力反転信号ＩＮ４が“Ｈ”となるので、Ｎ
チャネル型ＭＯＳトランジスタＮ４２がオンして接続点
Ｍが“Ｌ”にプルダウンされ、Ｐチャネル型ＭＯＳトラ
ンジスタＰ４１及びＰ４３がオンして接続点Ｌが“Ｈ
Ｈ”にプルアップされてＰチャネル型ＭＯＳトランジス
タＰ４２がオフすると共に、出力反転信号ＯＵＴ４１は
“ＨＨ”となる。

【００１６】一方、入力信号ＩＮ４が“Ｈ”の場合、Ｎ
チャネル型ＭＯＳトランジスタＮ４１及びＮ４３がオン
し、反転された入力反転信号ＩＮ４が“Ｌ”となるの
で、Ｎチャネル型ＭＯＳトランジスタＮ４２がオフして
接続点Ｌ及び出力反転信号ＯＵＴ４１が“Ｌ”にプルダ
ウンされ、Ｐチャネル型ＭＯＳトランジスタＰ４２がオ
ンして接続点Ｍが“ＨＨ”にプルアップされ、Ｐチャネ
ル型ＭＯＳトランジスタＰ４１及びＰ４３がオフする。

【００１７】以上説明したように図９（ａ）に示した従
来の高電圧レベルシフト回路によれば、ＶPP〜ＧＮＤ間
で振幅する入力信号ＩＮ４で高電圧を制御し、“Ｌ”と
“ＨＨ”の出力反転信号ＯＵＴ４１を得ることができ、
さらにＰチャネル型ＭＯＳトランジスタＰ４１とＮチャ
ネル型ＭＯＳトランジスタＮ４１、Ｐチャネル型ＭＯＳ
トランジスタＰ４２とＮチャネル型ＭＯＳトランジスタ
Ｎ４２及びＰチャネル型ＭＯＳトランジスタＰ４３とＮ
チャネル型ＭＯＳトランジスタＮ４３は相補的にオン、
オフしているため、回路内に貫通電流が流れず消費電力
が非常に小さくなるという利点も兼ね備えている。

【００１８】又、Ｐチャネル型ＭＯＳトランジスタＰ４
１及びＰ４２でプルアップされた接続点Ｌ及びＭの電位
をＮチャネル型ＭＯＳトランジスタＮ４１及びＮ４２で
プルダウンする必要があるため、（Ｐチャネル型ＭＯＳ
トランジスタＰ４１のオン抵抗）》（Ｎチャネル型ＭＯ
ＳトランジスタＮ４１のオン抵抗）及び（Ｐチャネル型
ＭＯＳトランジスタＰ４２のオン抵抗）》（Ｎチャネル
型ＭＯＳトランジスタＮ４２のオン抵抗）となるように
設定する必要があるため、接続点Ｌ及びＭの出力インピ
ーダンスが高いが、低出力インピーダンスを必要としな
い場合には接続点Ｌ及びＭから出力信号を取り出し、Ｐ
チャネル型トランジスタＰ４３とＮチャネル型ＭＯＳト
ランジスタＮ４３を削除することも可能である。

【００１９】しかし、本従来の例においても、接続点Ｌ
及びＭが“ＨＨ”の場合Ｎチャネル型ＭＯＳトランジス
タＮ４１及びＮ４２のドレイン〜ソース間に高電圧ＶPP
が、“Ｌ”の場合にはＰチャネル型ＭＯＳトランジスタ
Ｐ４１及びＰ４２のドレイン〜ソース間に高電圧ＶPPが
印加され、又出力反転信号ＯＵＴ４１が“ＨＨ”の場
合、Ｎチャネル型ＭＯＳトランジスタＮ４３のドレイン
〜ソース間に高電圧ＶPPが、“Ｌ”の場合にはＰチャネ
ル型ＭＯＳトランジスタＰ４３のドレイン〜ソース間に
高電圧ＶPPが印加されるため、Ｐチャネル型ＭＯＳトラ
ンジスタＰ４１，Ｐ４２及びＰ４３とＮチャネル型ＭＯ
ＳトランジスタＮ４１，Ｎ４２及びＮ４３は高電圧ＶPP
に耐える高耐圧構造でなければならず、ＭＯＳトランジ
スタを高耐圧構造とするために多大な製造工程を付加す
る必要があり、製造工程が複雑化し、製造コストも高く
なるという問題を有している。

【００２０】そこで、前述した問題を解決するため、高
耐圧構造のＭＯＳトランジスタを使用することなく構成
できる高電圧レベルシフト回路が、例えば特開昭６２−
１４９２１８号公報によって提案されており、図１０
（ａ）に示すようにＶPPとＧＮＤ間にゲートに入力信号
ＩＮ５が印加されたＰチャネル型ＭＯＳトランジスタＰ
５１と、ゲートにＶPP／２近傍の電圧ＶMP及びＶMNが印
加されたＰチャネル型ＭＯＳトランジスタＰ５２及びＮ
チャネル型ＭＯＳトランジスタＮ５２と、ゲートに入力
信号ＩＮ５が印加されたＮチャネル型ＭＯＳトランジス
タＮ５１が直列接続された直列回路で構成され、Ｐチャ
ネル型ＭＯＳトランジスタＰ５２の基板電極がＶPPに接
続され、Ｎチャネル型ＭＯＳトランジスタＮ５２の基板
電極がＧＮＤに接続されて、Ｐチャネル型ＭＯＳトラン
ジスタＰ５２とＮチャネル型ＭＯＳトランジスタＮ５２
の接続点から出力反転信号ＯＵＴ５１が取り出されてい
る。

【００２１】次に、図１０（ｂ）も参照しながら動作の
説明をする。まず、入力信号ＩＮ５が“Ｌ”の場合、Ｐ
チャネル型ＭＯＳトランジスタＰ５１がオンしてＰチャ
ネル型ＭＯＳトランジスタＰ５１とＰ５２の接続点Ｎが
“ＨＨ”になると共に、Ｎチャネル型ＭＯＳトランジス
タＮ５１がオフする。

【００２２】さらに接続点Ｎが“ＨＨ”であるので、
（ＶPP）＞（ＶMN＋｜ＶTP｜）であれば、Ｐチャネル型
ＭＯＳトランジスタＰ５２もオンして出力反転信号ＯＵ
Ｔ５１が“ＨＨ”となり、Ｎチャネル型ＭＯＳトランジ
スタＮ５１とＮ５２の接続点Ｏは（ＶMN−ＶTN）まで、
ＮチャネルＭＯＳトランジスタＮ５２を介して、プルア
ップされて安定する。

【００２３】ここで、ＶTPはＰチャネル型ＭＯＳトラン
ジスタＰ５２のしきい値電圧であり、以下Ｐチャネル型
ＭＯＳトランジスタのしきい値電圧をＶTPと記し、ＶTN
はＮチャネル型ＭＯＳトランジスタＮ５２のしきい値電
圧であり、以下Ｎチャネル型ＭＯＳトランジスタのしき
い値電圧をＶTNと記す。

【００２４】一方、入力信号ＩＮ５が“ＨＨ”の場合、
Ｎチャネル型ＭＯＳトランジスタＮ５１がオンして接続
点Ｏが“Ｌ”になると共に、Ｐチャネル型ＭＯＳトラン
ジスタＰ５１がオフする。さらに接続点Ｏが“Ｌ”であ
るので、（ＶMN）＞（ＶTN）であれば、Ｎチャネル型Ｍ
ＯＳトランジスタＮ５２もオンして出力反転信号ＯＵＴ
５１が“Ｌ”となり、接続点Ｎは（ＶMP＋｜ＶTP｜）ま
で、Ｐチャネル型ＭＯＳトランジスタＰ５２を介してプ
ルダウンされ安定する。

【００２５】尚、入力信号ＩＮ５が破線で示したように
“Ｈ”である場合でも、（Ｐチャネル型ＭＯＳトランジ
スタＰ５１のオン抵抗）》（Ｎチャネル型ＭＯＳトラン
ジスタＮ５１のオン抵抗＋Ｎチャネル型ＭＯＳトランジ
スタＮ５２のオン抵抗）となるように設定されていれ
ば、Ｐチャネル型ＭＯＳトランジスタＰ５１が常時オン
していることを除いて、入力信号ＩＮ５が“ＨＨ”であ
る場合と同様の動作をすることは明らかである。

【００２６】ここで、出力反転信号ＯＵＴ５１が“Ｈ
Ｈ”の場合、Ｎチャネル型ＭＯＳトランジスタＮ５２の
ドレイン〜ソース間には（ＶPP−ＶMN＋ＶTN）の電圧
が、Ｎチャネル型ＭＯＳトランジスタのドレイン〜ソー
ス間には（ＶMN−ＶTN）の電圧が夫々印加されるので、
ＶMNをＶPP／２近傍の電圧に設定することによって、高
電圧が印加されることが回避され、Ｎチャネル型ＭＯＳ
トランジスタＮ５２のドレイン〜基板間の耐圧さえＶPP
以上であれば、Ｎチャネル型ＭＯＳトランジスタＮ５１
及びＮ５２を高耐圧構造にする必要がない。

【００２７】又、出力反転信号ＯＵＴ５１が“Ｌ”の場
合、Ｐチャネル型ＭＯＳトランジスタＰ５２のドレイン
〜ソース間には（ＶMP＋｜ＶTP｜）の電圧が、Ｐチャネ
ル型ＭＯＳトランジスタＰ５１のドレイン〜ソース間に
は（ＶPP−ＶPM−｜ＶTM｜）の電圧が印加されるので、
ＶMPをＶPP／２近傍の電圧に設定することによって高電
圧が印加されることが回避され、Ｐチャネル型ＭＯＳト
ランジスタＰ５２のドレイン耐圧さえＶPP以上であれば
Ｐチャネル型ＭＯＳトランジスタＰ５１及びＰ５２を高
耐圧構造にする必要もない。

【００２８】尚、図１３にＶMP及びＶMNを発生する回路
の例が示されており、ＶPPとＧＮＤ間に抵抗素子Ｒ７１
及びＲ７２が直列接続され、ＶMP及びＶMNは抵抗素子Ｒ
７１とＲ７２の接続点から取り出されており、その値は
次式で与えられる。

【００２９】ＶMP＝ＶMN＝Ｒ７１／（Ｒ７１＋Ｒ７２）………（１式）本例ではＶMP＝ＶMNであるが、ＶPP／２近傍の電圧であ
ればＶMP≠ＶMNであっても前述した効果が得られること
は明らかである。

【００３０】以上説明したように、図１０（ａ）に示し
た高電圧回路によれば、高耐圧構造のＭＯＳトランジス
タを使用することなく、ＶDD〜ＧＮＤ間で振幅する入力
信号ＩＮ５で高電圧を制御し、“Ｌ”と“ＨＨ”の出力
反転信号ＯＵＴ５１を得ることができる高電圧レベルシ
フト回路として機能させることができる。

【００３１】又、特開昭６２−１４９２１８号公報で
は、他の高電圧レベルシフト回路も提案されており、図
１１（ａ）に示すように、ＶPPとＧＮＤ間にＰチャネル
型ＭＯＳトランジスタＰ６１と、ゲートにＶPP／２近傍
の電圧ＶMP及びＶMNが印加されたＰチャネル型ＭＯＳト
ランジスタＰ６２及びＮチャネル型ＭＯＳトランジスタ
Ｎ６２と、ゲートに入力信号ＩＮ６が印加されたＮチャ
ネル型ＭＯＳトランジスタＮ６１とが直列接続された直
列回路と、ＶPPとＧＮＤ間にＰチャネル型ＭＯＳトラン
ジスタＰ６３と、ゲートにＶPP／２近傍の電圧ＶMP及び
ＶMNが印加されたＰチャネル型ＭＯＳトランジスタＰ６
４及びＮチャネル型ＭＯＳトランジスタＮ６４と、ゲー
トに入力信号ＩＮ６がインバータＩ６１で反転された反
転信号ＩＮ６が印加されたＮチャネル型ＭＯＳトランジ
スタＮ６３とが直列接続された直列回路で構成される。

【００３２】Ｐチャネル型ＭＯＳトランジスタＰ６１の
ゲートがＰチャネル型ＭＯＳトランジスタＰ６４とＮチ
ャネル型ＭＯＳトランジスタＮ６４の接続点に、Ｐチャ
ネル型ＭＯＳトランジスタＰ６３のゲートがＰチャネル
型ＭＯＳトランジスタＰ６２とＮチャネル型ＭＯＳトラ
ンジスタＮ６２の接続点に接続されると共に、Ｐチャネ
ル型ＭＯＳトランジスタＰ６１及びＰ６４の基板電極が
ＶPPに、Ｎチャネル型ＭＯＳトランジスタＮ６２及びＮ
６４の基板電極がＧＮＤに接続されて、Ｐチャネル型Ｍ
ＯＳトランジスタＰ６２とＮチャネル型ＭＯＳトランジ
スタＮ６２の接続点及びＰチャネル型ＭＯＳトランジス
タＰ６４とＮチャネル型ＭＯＳトランジスタＮ６４の接
続点から一対の相補出力信号ＯＵＴ６１が取り出されて
いる。

【００３３】次に図１１（ｂ）も参照しながら動作の説
明をする。まず、入力信号ＩＮ６が“Ｌ”の場合、Ｎチ
ャネル型ＭＯＳトランジスタＮ６１がオフし、反転され
入力反転信号ＩＮ６が“Ｈ”となるので，Ｎチャネル型
ＭＯＳトランジスタＮ６３がオンしてＮチャネル型ＭＯ
ＳトランジスタＮ６３とＮ６４の接続点Ｓが“Ｌ”にプ
ルダウンされて、（ＶMN）＞（ＶTN）であればＮチャネ
ル型ＭＯＳトランジスタＮ６４もオンして出力信号ＯＵ
Ｔ６１が“Ｌ”となり、さらにＰチャネル型ＭＯＳトラ
ンジスタＰ６３とＰ６４の接続点Ｒが（ＶMP＋｜ＶTP
｜）まで、Ｐチャネル型ＭＯＳトランジスタＰ６４を介
してプルダウンされ安定する。

【００３４】さらに、出力信号ＯＵＴ６１が“Ｌ”とな
るためＰチャネル型ＭＯＳトランジスタＰ６１がオンす
るので、Ｐチャネル型ＭＯＳトランジスタＰ６１とＰ６
２の接続点Ｐが“ＨＨ”にプルアップされて、（ＶPP−
ＶMP）＞｜ＶTP｜であればＰチャネル型ＭＯＳトランジ
スタＰ６２がオンして出力反転信号ＯＵＴ６１も“Ｈ
Ｈ”となり、さらにＮチャネル型ＭＯＳトランジスタＮ
６１とＮ６２の接続点Ｑが（ＶMN−ＶTN）まで、Ｎチャ
ネル型ＭＯＳトランジスタＮ６２を介してプルアップさ
れ安定する。

【００３５】一方、入力信号ＩＮ６が“Ｈ”の場合、Ｎ
チャネル型ＭＯＳトランジスタＮ６１がオンして接続点
Ｑが“Ｌ”にプルダウンされてＶMN＞ＶTNであればＮチ
ャネル型ＭＯＳトランジスタＮ６２もオンして出力反転
信号ＯＵＴ６１が“Ｌ”となる。さらに接続点Ｐが（Ｖ
MP＋｜ＶTP｜）まで、Ｐチャネル型ＭＯＳトランジスタ
Ｐ６２を介してプルダウンされ安定する。

【００３６】さらに、反転された入力反転信号ＩＮ６が
“Ｌ”となるのでＮチャネル型ＭＯＳトランジスタＮ６
３がオフし、出力信号ＯＵＴ６１が“Ｌ”となるためＰ
チャネル型ＭＯＳトランジスタＰ６３がオンするので、
接続点Ｒが“ＨＨ”にプルアップされて、（ＶPP−ＶM
P）＞｜ＶTP｜であれば、Ｐチャネル型ＭＯＳトランジ
スタＰ６４がオンして出力信号ＯＵＴ６１も“ＨＨ”と
なり、Ｐチャネル型ＭＯＳトランジスタＰ６１がオフす
ると共に、接続点Ｓが（ＶMN−ＶTN）まで、Ｎチャネル
型ＭＯＳトランジスタＮ６４を介してプルアップされ安
定する。

【００３７】ここでも同様に、Ｎチャネル型ＭＯＳトラ
ンジスタＮ６２及びＮ６４のドレイン〜ソース間には
（ＶPP−ＶMN＋ＶTN）の電圧が、Ｎチャネル型ＭＯＳト
ランジスタＮ６１及びＮ６３のドレイン〜ソース間には
（ＶMN−ＶTN）の電圧が印加されるので、ＶMNをＶPP／
２近傍の電圧に設定することによって高電圧が印加され
ることが回避され、Ｎチャネル型ＭＯＳトランジスタＮ
６２及びＮ６４のドレイン耐圧さえＶPP以上あればＮチ
ャネル型ＭＯＳトランジスタＮ６１，Ｎ６２，Ｎ６３及
びＮ６４を高耐圧構造にする必要がない。

【００３８】又、Ｐチャネル型ＭＯＳトランジスタＰ６
２及びＰ６４のドレイン〜ソース間には（ＶMP＋｜ＶTP
｜）の電圧が、Ｐチャネル型ＭＯＳトランジスタＰ６１
及びＰ６３のドレイン〜ソース間には（ＶPP−ＶMP−｜
ＶTP｜）の電圧が印加されるので、ＶMPをPP／２近傍の
電圧に設定することによって高電圧が印加されることが
回避され、Ｐチャネル型ＭＯＳトランジスタＰ６２及び
Ｐ６４のドレイン耐圧さえＶPP以上あれば、Ｐチャネル
型ＭＯＳトランジスタＰ６１，Ｐ６２，Ｐ６３及びＰ６
４も高耐圧構造にする必要がない。

【００３９】以上説明したように、図１１（ａ）に示し
た高電圧レベルシフト回路によれば、高耐圧構造のＭＯ
Ｓトランジスタを使用することなく、ＶDD〜ＧＮＤ間で
振幅する入力信号ＩＮ６で高電圧を制御し、“Ｌ”と
“ＨＨ”の一対の相補出力信号ＯＵＴ６１を得ることが
できる。さらにＰチャネル型ＭＯＳトランジスタＰ６１
とＮチャネル型ＭＯＳトランジスタＮ６１及びＰチャネ
ル型ＭＯＳトランジスタＰ６３とＮチャネル型ＭＯＳト
ランジスタＮ６３は相補的にオン、オフしているため貫
通電流が流れず、消費電力が非常に小さくなるという利
点も兼ね備えている。

【００４０】さらに、米国特許第５２４３２３６号公報
においても、高電圧レベルシフト回路が提案されてお
り、図１２に示してある。本実施例は、前述した図１１
（ａ）に示された実施例とＰチャネル型ＭＯＳトランジ
スタＰ６２及びＰ６４の基板電極がソースに接続されて
いる点のみが異なっているので、図１１（ａ）と同一符
号を付して構成の説明は省略する。

【００４１】図１２に示された実施例ではＰチャネル型
ＭＯＳトランジスタＰ６２及びＰ６４の基板電極がソー
スに接続されているため、（ドレイン〜ソース間に印加
された電圧）＝（ドレイン〜基板間に印加された電圧）
となり、Ｐチャネル型ＭＯＳトランジスタＰ６２及びＰ
６４のドレイン〜基板間の耐圧がＶPP以下であっても、
正しく動作するという利点を有する。

【００４２】他の動作に関しては、前述した図１１
（ａ）に示した実施例と同様であり、同一符号を付して
ここでの説明は省略する。尚、図１２ではＮチャネル型
ＭＯＳトランジスタＮ６２及びＮ６４の基板電極がＧＮ
Ｄに接続されたているため、Ｎチャネル型ＭＯＳトラン
ジスタＮ６２及びＮ６４のドレイン耐圧はＶPP以上の電
圧が必要であるが、Ｎチャネル型ＭＯＳトランジスタＮ
６２及びＮ６４の基板電極をソースに接続することによ
って、（ＶPP−ＶMN−ＶTN）以上のドレイン耐圧さえあ
れば正しく動作させることが可能となることも明らかで
ある。

【００４３】

【発明が解決しようとする課題】図１０（ａ）に示した
従来の高電圧レベルシフト回路では、入力信号ＩＮ５が
“Ｌ”つまりＧＮＤレベルである場合、Ｐチャネル型Ｍ
ＯＳトランジスタＰ５１がオンしてドレイン，ソース共
に“ＨＨ”つまりＶPPレベルになっているため、Ｐチャ
ネル型ＭＯＳトランジスタＰ５１のゲート酸化膜には高
電圧であるＶPPが印加される。

【００４４】ところが、近年ＭＯＳトランジスタの微細
化と共にゲート酸化膜も薄膜化が進んでいるため、ゲー
ト酸化膜に１０ＭＶ／ｃｍ以上の強電界が印加されてゲ
ート酸化膜の膜質が急激に劣化し、ゲート酸化膜破壊に
至って回路動作が不可能な状態に陥ってしまうという問
題点がある。

【００４５】図１１（ａ）に示した従来の高電圧レベル
シフト回路においても、出力信号ＯＵＴ６１が“Ｌ”の
場合、Ｐチャネル型ＭＯＳトランジスタＰ６１のドレイ
ン，ソース共にＶPPとなり、ゲート酸化膜にＶPPが印加
され、又、出力反転信号ＯＵＴ６１が“Ｌ”の場合、Ｐ
チャネル型ＭＯＳトランジスタＰ６３のドレイン，ソー
ス共にＶPPとなり、ゲート酸化膜にＶPPが印加され、前
述したようにゲート酸化膜の膜質が急激に劣化し、ゲー
ト酸化膜破壊に至って回路動作が不可能な状態に陥って
しまうという問題点を有する。

【００４６】さらに、図１２に示した従来の高電圧レベ
ルシフト回路においても、図１１（ａ）に示した従来の
高電圧レベルシフト回路同様、Ｐチャネル型ＭＯＳトラ
ンジスタＰ６１及びＰ６３のゲート酸化膜にＶPPが印加
されるため、ゲート酸化膜の膜質が急激に劣化し、ゲー
ト酸化膜破壊に至って回路動作が不可能な状態になって
しまうという問題点を有している。

【００４７】尚、図８（ａ）に示した従来の高電圧レベ
ルシフト回路では、Ｐチャネル型ＭＯＳトランジスタＰ
３２のゲート酸化膜に、第９図（ａ）に示した従来の高
電圧レベルシフト回路においてもＰチャネル型ＭＯＳト
ランジスタＰ４１，Ｐ４２及びＰ４３のゲート酸化膜に
ＶPPが印加されるため、同様の問題点を有することも明
らかである。

【００４８】本発明の目的は、高耐圧構造のＭＯＳトラ
ンジスタを使用することなく、また、ＭＯＳトランジス
タのゲート酸化膜が劣化して破壊に至って回路動作が不
可能となることのない高信頼性の電圧レベルシフト回路
を提供することである。

【００４９】

【課題を解決するための手段】本発明による電圧レベル
シフト回路は、所定振幅レベルの論理入力に応答して前
記振幅レベルよりも大なる振幅ＶPPを有する論理出力を
発生する電圧レベルシフト回路であって、負荷素子と、
ゲートに略ＶPP／２レベルの電圧が印加された一導電型
の第１のＭＯＳトランジスタと、ゲートに略ＶPP／２レ
ベルの電圧が印加された逆導電型の第２のＭＯＳトラン
ジスタと、ゲートに前記論理入力が印加された前記逆導
電型の第３のＭＯＳトランジスタとがこの順に電源電圧
ＶPPと接地間に直列接続され、前記第１及び第２のＭＯ
Ｓトランジスタの接続点から前記論理出力を導出するこ
とを特徴とする。

【００５０】更に、本発明による電圧レベルシフト回路
は、所定振幅レベルの論理入力に応答して前記振幅レベ
ルよりも大なる振幅ＶPPを有する論理出力を発生する電
圧レベルシフト回路であって、一導電型の第１のＭＯＳ
トランジスタと、ゲートに略ＶPP／２レベルの電圧が印
加された前記一導電型の第２のＭＯＳトランジスタと、
ゲートに略ＶPP／２レベルの電圧が印加された逆導電型
の第３のＭＯＳトランジスタと、ゲートに前記論理入力
が印加された前記逆導電型の第４のＭＯＳトランジスタ
とがこの順に電源電圧ＶPPと接地間に直列接続され、前
記一導電型の第５のＭＯＳトランジスタと、ゲートに略
ＶPP／２レベルの電圧が印加された前記一導電型の第６
のＭＯＳトランジスタと、ゲートに略ＶPP／２レベルの
電圧が印加された前記逆導電型の第７のＭＯＳトランジ
スタと、ゲートに前記論理入力の反転信号が印加された
前記逆導電型の第８のＭＯＳトランジスタとがこの順に
前記電源電圧ＶPPと接地間に直列接続され、前記第１の
ＭＯＳトランジスタのゲートが前記第５の及び第６のＭ
ＯＳトランジスタの接続点に接続され、前記第５のＭＯ
Ｓトランジスタのゲートが前記第１の及び第２のＭＯＳ
トランジスタの接続点に接続され、前記第２の及び第３
のＭＯＳトランジスタの接続点及び前記第６の及び第７
のＭＯＳトランジスタの接続点から夫々一対の相補論理
出力を導出することを特徴とする。

【００５１】

【発明の実施の形態】本発明の作用を述べる。基本的に
負荷素子と、高電圧の略１／２にゲートバイアスされた
一導電型のＭＯＳトランジスタと、同じく高電圧の略１
／２にゲートバイアスされた逆導電型のＭＯＳトランジ
スタと、低振幅の論理入力がゲートに印加された逆導電
型のＭＯＳトランジスタとをこの順に高電圧とＧＮＤと
の間に直列接続して各ＭＯＳトランジスタのゲート膜に
かかる電圧を全て低くする。

【００５２】次に本発明について図面を参照して説明す
る。

【００５３】図１（ａ）は本発明の第１の実施例を示す
回路図であり、ＶPPとＧＮＤ間に、負荷素子Ｌ１１とし
て機能する抵抗素子Ｒ１１と、ゲートにＶPP／２近傍の
電圧ＶMPが印加されたＰチャネル型ＭＯＳトランジスタ
Ｐ１２及びゲートにＶPP／２近傍の電圧ＶMNが印加され
たＮチャネル型ＭＯＳトランジスタＮ１２と、ゲートに
入力信号ＩＮ１が印加されたＮチャネル型ＭＯＳトラン
ジスタＮ１１とが直列接続された直列回路で構成されて
いる。

【００５４】Ｐチャネル型ＭＯＳトランジスタＰ１２の
基板電極がＶPPに、Ｎチャネル型ＭＯＳトランジスタＮ
１２の基板電極がＧＮＤに夫々接続されて、Ｐチャネル
型ＭＯＳトランジスタＰ１２とＮチャネル型ＭＯＳトラ
ンジスタＮ１２の接続点から出力反転信号ＯＵＴ１１が
取り出されている。

【００５５】次に図１（ｂ）も参照しながら動作の説明
をする。まず、入力信号ＩＮ１が“Ｌ”の場合、Ｎチャ
ネル型ＭＯＳトランジスタＮ１１がオフして電流経路が
切断されるため、抵抗素子Ｒ１１とＰチャネル型ＭＯＳ
トランジスタの接続点Ａの電位は抵抗素子Ｒ１１によっ
て“ＨＨ”にプルアップされると共に、（ＶPP−ＶMP）
＞｜ＶTP｜であればＰチャネル型ＭＯＳトランジスタＰ
１２がオンして出力信号ＯＵＴ１１も“ＨＨ”となり、
Ｎチャネル型ＭＯＳトランジスタＮ１１とＮ１２との接
続点Ｂは（ＶMN−ＶTN）まで、Ｎチャネル型ＭＯＳトラ
ンジスタＮ１２を介して、プルアップされ安定する。

【００５６】一方、入力信号ＩＮ１が“Ｈ”の場合、Ｎ
チャネル型ＭＯＳトランジスタＮ１１がオンして接続点
Ｂが“Ｌ”になると共に、ＶMN＞ＶTNであればＮチャネ
ル型ＭＯＳトランジスタＮ１２もオンして出力反転信号
ＯＵＴ１１も“Ｌ”となり、接続点Ａは（ＶMP＋｜ＶTP
｜）まで、Ｐチャネル型ＭＯＳトランジスタＰ１２を介
して、プルダウンされ安定する。

【００５７】以上説明したように、図１（ａ）に示した
本発明の第１の実施例によれば、ＶDD〜ＧＮＤ間で振幅
する入力信号ＩＮ１１で高電圧を制御し、“Ｌ”と“Ｈ
Ｈ”の出力反転信号ＯＵＴ１１を得ることができる。

【００５８】抵抗素子Ｒ１１には最高（ＶPP−ＶMP−｜
ＶTP｜）の電圧が、Ｐチャネル型ＭＯＳトランジスタＰ
１２のドレイン〜ソース間には最高（ＶMP＋｜ＶTP｜）
の電圧が、Ｎチャネル型ＭＯＳトランジスタＮ１１のド
レイン〜ソース間には最高（ＶMN−ＶTN）の電圧が、Ｎ
チャネル型ＭＯＳトランジスタＮ１２のドレイン〜ソー
ス間には最高（ＶPP−ＶMN＋ＶTN）の電圧が夫々印加さ
れるので、ＶMP及びＶMNをＶPP／２近傍の電圧に設定す
ることによって、ＭＯＳトランジスタのドレイン〜ソー
ス間に高電圧ＶPPが印加されることが回避され、抵抗素
子Ｐ１１，Ｐチャネル型ＭＯＳトランジスタＰ１２，Ｎ
チャネル型ＭＯＳトランジスタＮ１１及びＮ１２を高耐
圧構造にする必要がなくなる。よって、製造工程が複雑
化し、製造コストが高くなるという問題も解消される。

【００５９】さらに、Ｐチャネル型ＭＯＳトランジスタ
Ｐ１２のゲート酸化膜には最高（ＶPP−ＶMP）の電圧
が、Ｎチャネル型ＭＯＳトランジスタＮ１１のゲート酸
化膜には最高ＶDDの電圧が、Ｎチャネル型ＭＯＳトラン
ジスタＮ１２のゲート酸化膜には最高ＶMNの電圧が夫々
印加されるので、ＶMP及びＶMNをＶPP／２近傍の電圧に
設定することによってＭＯＳトランジスタのゲート酸化
膜に強電界が印加されることが回避され、ゲート酸化膜
が劣化し、ゲート酸化膜破壊に至って回路動作が不可能
な状態に陥ることもない。

【００６０】尚、図１３にＶMP及びＶMNを発生する回路
の例が示されているが、説明済みであるためにここでの
説明は省略する。本例ではＶMP＝ＶMNであるが、ＶPP／
２近傍の電圧であれば、ＶMP≠ＶMNであっても前述した
効果が得られることは明らかである。

【００６１】図２（ａ）は本発明の第２の実施例を示す
回路図であり、前述した図１（ａ）に示された本発明の
第１の実施例におけるＰチャネル型ＭＯＳトランジスタ
Ｐ１２の基板電極がＰチャネル型ＭＯＳトランジスタＰ
１２のソースに、Ｎチャネル型ＭＯＳトランジスタＮ１
２の基板電極がＮチャネル型ＭＯＳトランジスタＮ１２
のソースに夫々接続されている。

【００６２】また、図１（ａ）のＮチャネル型ＭＯＳト
ランジスタＮ１１の代わりにゲートに入力信号ＩＮ１Ａ
が印加されたＮチャネル型ＭＯＳトランジスタＮ１１Ａ
と、ゲートに入力信号ＩＮ１Ｂが印加されたＮチャネル
型ＭＯＳトランジスタＮ１１Ｂとが直列接続されると共
に、ゲートに入力信号ＩＮ１Ｃが印加されたＮチャネル
型ＭＯＳトランジスタＮ１１Ｃが並列接続されてなるロ
ッジク回路が接続されて構成されている。

【００６３】他の部分に関しては、前述した本発明の第
１の実施例と同様であり、同一符号を付してここでの説
明は省略する。

【００６４】次に、図２（ｂ）も参照しながら動作の説
明をする。本発明の第１の実施例同様、直列接続された
Ｎチャネル型ＭＯＳトランジスタＮ１１ＡかＮ１１Ｂの
何れか若しくは両方がゲートに“Ｌ”が印加されてオフ
し、且つＮチャネル型ＭＯＳトランジスタＮ１１Ｃのゲ
ートに“Ｌ”が印加されてオフし、電流経路が切断され
た場合、出力反転信号ＯＵＴ１２は“ＨＨ”となり、Ｎ
チャネル型ＭＯＳトランジスタＮ１１ＡとＮ１１Ｂのゲ
ートに“Ｈ”が印加されてオン若しくはＮチャネル型Ｍ
ＯＳトランジスタＮ１１Ｃのゲートに“Ｈ”が印加され
てオンし電流経路が形成された場合、出力反転信号ＯＵ
Ｔ１２は“Ｌ”となる。

【００６５】他の部分の動作に関しては、前述した本発
明による第１の実施例と同様であり、ここでの説明は省
略する。

【００６６】以上説明したように、図２（ａ）に示した
本発明の第２の実施例によれば、本発明の第１の実施例
で述べた利点の外に、Ｐチャネル型ＭＯＳトランジスタ
Ｐ１２及びＮチャネル型ＭＯＳトランジスタＮ１２の基
板電極がそれぞれソースに接続されているため、Ｐチャ
ネル型ＭＯＳトランジスタＰ１２のドレイン〜基板間に
は最高（ＶMP＋｜ＶTP｜）の電圧が，Ｎチャネル型ＭＯ
ＳトランジスタＮ１２のドレイン〜基板間には最高（Ｖ
PP−ＶMN＋ＶTN）の電圧が印加され、高電圧ＶPPが印加
されることがないので、ドレイン〜基板間の耐圧がＶPP
以下であっても正しく動作するという利点がある。

【００６７】さらに、ＶDD〜ＧＮＤ間で振幅する入力信
号ＩＮ１Ａ，ＩＮ１Ｂ及びＩＮ１Ｃで高電圧を（ＩＮ１
Ａ・ＩＮ１Ｂ＋ＩＮ１Ｃ）の否定で表される論理に従っ
て制御された出力反転信号ＯＵＴ１２が得られるという
利点を有する。

【００６８】尚、本実施例にかかわらずロジック回路の
構成を変更することで、任意の論理で高電圧が制御でき
ることは明らかである。

【００６９】図３（ａ）は本発明の第３の実施例を示す
回路図であり、図１（ａ）に示した本発明の第１の実施
例において、負荷素子Ｌ１１としてゲートにＶMPが印加
されたＰチャネル型ＭＯＳトランジスタＰ１１を接続す
ると共に、ＶPPとＧＮＤ間に、ゲートがＰチャネル型Ｍ
ＯＳトランジスタＰ１１とＰ１２の接続点Ａに接続され
たＰチャネル型ＭＯＳトランジスタＰ１３と、ゲートに
ＶPP／２近傍の電圧ＶMPが印加されたＰチャネル型ＭＯ
ＳトランジスタＰ１４及びゲートにＶPP／２近傍の電圧
ＶMNが印加されたＮチャネル型ＭＯＳトランジスタＮ１
４と、ゲートに入力信号ＩＮ１がインバータＩ１１で反
転された入力反転信号ＩＮ１が印加されたＮチャネル型
ＭＯＳトランジスタＮ１３とが直列接続された直列回路
で構成されている。

【００７０】また、Ｐチャネル型ＭＯＳトランジスタＰ
１４の基板電極が高電圧電源端子ＶPPに、Ｎチャネル型
ＭＯＳトランジスタＮ１４の基板電極が接地端子ＧＮＤ
に接続されて、Ｐチャネル型ＭＯＳトランジスタＰ１４
とＮチャネル型ＭＯＳトランジスタＮ１４の接続点から
出力信号ＯＵＴ１３が取り出されている。

【００７１】次に図３（ｂ）も参照しながら動作の説明
をする。但し、Ｐチャネル型ＭＯＳトランジスタＰ１１
のゲートにはＶPP／２近傍の電圧ＶMPが印加されてオン
しているので、抵抗素子同様負荷素子として機能してい
るため、Ｐチャネル型ＭＯＳトランジスタＰ１１及びＰ
１２と、Ｎチャネル型ＭＯＳトランジスタＮ１１及びＮ
１２で構成された第１直列回路の動作に関しては、前述
した本発明の第１の実施例と同様であるので、接続点Ａ
及びＢの電位変化を図３（ｂ）に記載し、ここでの説明
は省略する。

【００７２】入力信号ＩＮ１が“Ｌ”の場合、反転され
た入力反転信号ＩＮ１は“Ｈ”となってＮチャネル型Ｍ
ＯＳトランジスタＮ１３がオンしてＮチャネル型ＭＯＳ
トランジスタＮ１３とＮ１４の接続点Ｄが“Ｌ”にプル
ダウンされる。さらに、ＶMN＞ＶTNならばＮチャネル型
ＭＯＳトランジスタＮ１４もオンして出力信号ＯＵＴ１
３も“Ｌ”となると共に、接続点Ａの電位が“ＨＨ”と
なるためＰチャネル型ＭＯＳトランジスタＰ１３がオフ
し、Ｐチャネル型ＭＯＳトランジスタＰ１３とＰ１４の
接続点Ｃは（ＶMP＋｜ＶTP｜）まで、Ｐチャネル型ＭＯ
ＳトランジスタＰ１４を介して、プルダウンされ安定す
る。

【００７３】一方、入力信号ＩＮ１が“Ｈ”の場合、接
続点Ａが（ＶMP＋｜ＶTP｜）となるので（ＶPP−ＶMP−
｜ＶTP｜）＞｜ＶTP｜であれば、Ｐチャネル型ＭＯＳト
ランジスタＰ１３がオンして接続点Ｃが“ＨＨ”にプル
アップされ、（ＶPP−ＶMP）＞｜ＶTP｜であればＰチャ
ネル型ＭＯＳトランジスタＰ１４もオンし、出力反転信
号ＯＵＴ１３も“ＨＨ”となると共に、入力信号ＩＮ１
が反転された入力反転信号ＩＮ１が“Ｌ”となってＮチ
ャネル型ＭＯＳトランジスタＮ１３がオフし、Ｎチャネ
ル型ＭＯＳトランジスタＮ１３とＮ１４の接続点Ｄは
（ＶMN−ＶTN）まで、Ｎチャネル型ＭＯＳトランジスタ
Ｎ１４を介して、プルアップされ安定する。

【００７４】以上説明したように、Ｐチャネル型ＭＯＳ
トランジスタＰ１１及びＰ１３のドレイン〜ソース間に
は最高（ＶPP−ＶMP−｜ＶTP｜）の電圧が、Ｐチャネル
型ＭＯＳトランジスタＰ１２及びＰ１４のドレイン〜ソ
ース間には最高（ＶMP＋｜ＶTP｜）の電圧が、Ｎチャネ
ル型ＭＯＳトランジスタＮ１１及びＮ１３のドレインか
らソース間には最高（ＶMN−ＶTN）の電圧が、Ｎチャネ
ル型ＭＯＳトランジスタＮ１２及びＮ１４のドレイン〜
ソース間には最高（ＶPP−ＶMN＋ＶTN）の電圧が夫々印
加されるので、ＶMP及びＶMNをＶPP／２近傍の電圧に設
定することによって、ＭＯＳトランジスタのドレイン〜
ソース間に高電圧ＶPPが印加されることが回避され、Ｐ
チャネル型ＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３
及びＰ１４とＮチャネル型ＭＯＳトランジスタＮ１１，
Ｎ１２，Ｎ１３及びＮ１４とを高耐圧構造にする必要が
なくなる。

【００７５】よって、製造工程が複雑化し、製造コスト
が高くなるという問題点がなく、Ｐチャネル型ＭＯＳト
ランジスタＰ１１，Ｐ１２及びＰ１４のゲート酸化膜に
は最高（ＶPP−ＶMP）の電圧が、Ｐチャネル型ＭＯＳト
ランジスタＰ１３のゲート酸化膜には最高（ＶPP−ＶMP
−｜ＶTP｜）の電圧が、Ｎチャネル型ＭＯＳトランジス
タＮ１１及びＮ１３のゲート酸化膜には最高ＶDDの電圧
が、Ｎチャネル型ＭＯＳトランジスタＮ１２及びＮ１４
のゲート酸化膜には最高ＶMNの電圧が夫々印加される。

【００７６】従って、ＶMP及びＶMNをＶPP／２近傍の電
圧に設定することによって、ＭＯＳトランジスタのゲー
ト酸化膜に強電界が印加されることが回避され、ゲート
酸化が劣化し、ゲート酸化膜破壊に至って回路動作が不
可能な状態に陥ることもないという利点を有する。

【００７７】さらに、Ｐチャネル型ＭＯＳトランジスタ
Ｐ１３とＮチャネル型ＭＯＳトランジスタＮ１３とは相
補的にオン、オフするために駆動能力を大きく設定して
も消費電力が増大することがないので、大容量負荷を消
費電力の増大なく高速に駆動できるという利点も有す
る。

【００７８】図４は本発明の第４の実施例を示す回路図
であり、前述した本発明による第２の実施例に、前述し
た本発明における第３の実施例におけるＰチャネル型Ｍ
ＯＳトランジスタＰ１３及びＰ１４と、Ｎチャネル型Ｍ
ＯＳトランジスタＮ１３及びＮ１５とにより構成された
第２の直列回路を接続して構成されたものである。そし
てＰチャネル型ＭＯＳトランジスタＰ１２及びＰ１４の
基板電極がそれぞれＰチャネル型ＭＯＳトランジスタＰ
１２及びＰ１４のソースに、Ｎチャネル型ＭＯＳトラン
ジスタＮ１２及びＮ１４の基板電極がそれぞれＮチャネ
ル型ＭＯＳトランジスタＮ１２及びＮ１４のソースに接
続され、Ｎチャネル型ＭＯＳトランジスタＮ１３のゲー
トがＮチャネル型ＭＯＳトランジスタＮ１２とＮチャネ
ル型ＭＯＳトランジスタＮ１１Ａ，Ｎ１１Ｂ及びＮ１１
Ｃで構成されたロジック回路の接続点Ｂに接続され、Ｐ
チャネル型ＭＯＳトランジスタＰ１４とＮチャネル型Ｍ
ＯＳトランジスタＮ１４の接続点から出力信号ＯＵＴ１
４が取り出されている。

【００７９】他の部分に関しては、前述した本発明の第
２及び第３の実施例と同様であり、同一符号を付してこ
こでの説明は省略する。

【００８０】次に動作であるが、Ｐチャネル型ＭＯＳト
ランジスタＰ１３及びＰ１４と、Ｎチャネル型ＭＯＳト
ランジスタＮ１３及びＮ１４とにより構成された直列回
路で信号が反転されるため、出力信号ＯＵＴ１４は図２
（ｂ）に示した出力反転信号ＯＵＴ１２を反転した信
号、つまり“ＨＨ”を“Ｌ”に、“Ｌ”を“ＨＨ”に置
き換えた信号となり、他の部分の動作に関しては前述し
た本発明による第２及び第３の実施例と同様であるの
で、同一符号を付してここでの説明は省略する。

【００８１】図４に示した本発明の第４の実施例によれ
ば、前述したようにＭＯＳトランジスタのドレイン〜ソ
ース間に高電圧ＶPPが印加されることが回避され、ＭＯ
Ｓトランジスタを高耐圧構造にする必要がなくなるの
で、製造工程が複雑化し製造コストが高くなることがな
く、ＭＯＳトランジスタのゲート酸化膜に強電界が印加
されることが回避され、ゲート酸化膜が劣化しゲート酸
化膜破壊に至って回路動作が不可能な状態に陥ることも
ない。又、ＶDD〜ＧＮＤ間で振幅する入力信号によって
任意の論理で高電圧が制御でき、大容量負荷を消費電力
の増大なく高速に駆動できるという利点を有する。

【００８２】さらに、Ｐチャネル型ＭＯＳトランジスタ
Ｐ１２及びＰ１４の基板電極と、Ｎチャネル型ＭＯＳト
ランジスタＮ１２及びＮ１４の基板電極がソースに接続
されているので、ドレイン〜基板間の耐圧がＶPP以下で
も正常に動作する。又、Ｎチャネル型ＭＯＳトランジス
タＮ１３のゲートがＮチャネル型ＭＯＳトランジスタＮ
１２とＮチャネル型ＭＯＳトランジスタＮ１１Ａ，Ｎ１
１Ｂ及びＮ１１Ｃで構成されたロジック回路間に接続さ
れているので、入力信号ＩＮ１Ａ，ＩＮ１Ｂ及びＩＮ１
Ｃを反転し論理を成立させるための回路が不要になると
いう利点も有している。

【００８３】図５の（ａ）は本発明の第５の実施例を示
す回路図であり、ＶPPとＧＮＤ間に、Ｐチャネル型ＭＯ
ＳトランジスタＰ２１と、ゲートにＶPP／２近傍の電圧
ＶMPが印加されたＰチャネル型ＭＯＳトランジスタＰ２
２及びゲートにＶPP／２近傍の電圧ＶMNが印加されたＮ
チャネル型ＭＯＳトランジスタＮ２２と、ゲートに入力
信号ＩＮ２が印加されたＮチャネル型ＭＯＳトランジス
タＮ２１とが直列接続された直列回路が設けられてい
る。

【００８４】また、ＶPPとＧＮＤ間に、Ｐチャネル型Ｍ
ＯＳトランジスタＰ２３と、ゲートにＶPP／２近傍の電
圧ＶMPが印加されたＰチャネル型ＭＯＳトランジスタＰ
２４及びゲートにＶPP／２近傍の電圧ＶMNが印加された
Ｎチャネル型ＭＯＳトランジスタＮ２４と、ゲートに入
力信号ＩＮ２がインバータＩ２１で反転された入力反転
信号ＩＮ２が印加されたＮチャネル型ＭＯＳトランジス
タＮ２３とが直列接続された直列回路とが設けられてい
る。

【００８５】Ｐチャネル型ＭＯＳトランジスタＰ２１の
ゲートがＰチャネル型ＭＯＳトランジスタＰ２３とＰ２
４との接続点Ｇに、Ｐチャネル型ＭＯＳトランジスタＰ
２３のゲートがＰチャネル型ＭＯＳトランジスタＰ２１
とＰ２２との接続点Ｅに接続されると共に、Ｐチャネル
ＭＯＳトランジスタＰ２２及びＰ２４の基板電極がＶPP
に、Ｎチャネル型ＭＯＳトランジスタＮ２２及びＮ２４
の基板電極がＧＮＤに接続され、Ｐチャネル型ＭＯＳト
ランジスタＰ２２とＮチャネル型ＭＯＳトランジスタＮ
２２との接続点及びＰチャネル型ＭＯＳトランジスタＰ
２４とＮチャネル型ＭＯＳトランジスタＮ２４との接続
点から一対の相補出力信号ＯＵＴ２１が取り出されてい
る。

【００８６】次に図５（ｂ）も参照しながら動作の説明
をする。まず、入力信号ＩＮ２が“Ｌ”の場合、Ｎチャ
ネル型ＭＯＳトランジスタＮ２１がオフすると共に、反
転された入力反転信号ＩＮ２が“Ｈ”となってＮチャネ
ル型ＭＯＳトランジスタＮ２３がオンしてＮチャネル型
トランジスタＮ２３とＮ２４との接続点Ｈが“Ｌ”にプ
ルダウンされ、ＶMN＞ＶTNならば、Ｎチャネル型ＭＯＳ
トランジスタＮ２４もオンして出力信号ＯＵＴ２１が
“Ｌ”となり、接続点Ｇは（ＶMP＋｜ＶTP｜）まで、Ｐ
チャネル型ＭＯＳトランジスタＰ２４を介して、プルダ
ウンされ安定する。

【００８７】さらに、（ＶPP−ＶMP−｜ＶTP｜）＞｜Ｖ
TP｜ならば、Ｐチャネル型ＭＯＳトランジスタＰ２１が
オンして接続点Ｆが“ＨＨ”にプルアップされて、Ｐチ
ャネル型ＭＯＳトランジスタＰ２３がオフすると共に、
（ＶPP−ＶMP）＞｜ＶTP｜ならば、Ｐチャネル型ＭＯＳ
トランジスタＰ２２がオンして出力反転信号ＯＵＴ２１
も“ＨＨ”となり、Ｎチャネル型ＭＯＳトランジスタＮ
２１とＮ２２との接続点Ｆは（ＶMN−ＶTN）まで、Ｎチ
ャネル型ＭＯＳトランジスタＮ２２を介して、プルアッ
プされ安定する。

【００８８】一方、入力信号ＩＮ２が“Ｈ”の場合、Ｎ
チャネル型ＭＯＳトランジスタＮ２１がオンして接続点
Ｆが“Ｌ”にプルダウンされ、ＶMN＞ＶTNならばＮチャ
ネル型ＭＯＳトランジスタＮ２２もオンして出力反転信
号ＯＵＴ２１も“Ｌ”となり接続点Ｅが（ＶMP＋｜ＶTP
｜）まで、Ｐチャネル型ＭＯＳトランジスタＰ２２を介
して、プルダウンされ安定すると共に、反転された入力
反転信号ＩＮ２が“Ｌ”となってＮチャネル型ＭＯＳト
ランジスタＮ２３がオフする。

【００８９】さらに、（ＶPP−ＶMP−｜ＶTP｜）＞｜Ｖ
TP｜ならば、Ｐチャネル型ＭＯＳトランジスタＰ２３が
オンして接続点Ｇが“ＨＨ”にプルアップされて、Ｐチ
ャネル型ＭＯＳトランジスタＰ２１がオフすると共に、
（ＶPP−ＶMP）＞｜ＶTP｜ならば、Ｐチャネル型ＭＯＳ
トランジスタＰ２４がオンして出力信号ＯＵＴ２１も
“ＨＨ”となり、接続点Ｈが（ＶMN−ＶTN）まで、Ｎチ
ャネル型ＭＯＳトランジスタＮ２４を介して、プルアッ
プされ安定する。

【００９０】以上説明したように、図５（ａ）に示した
本発明の第５の実施例によれば、ＶDD〜ＧＮＤ間で振幅
する入力信号ＩＮ２で高電圧を制御し、“Ｌ”と“Ｈ
Ｈ”の一対の相補出力信号ＯＵＴ２１を得ることがで
き、Ｐチャネル型ＭＯＳトランジスタＰ２１及びＰ２３
のドレイン〜ソース間には最高（ＶPP−ＶMP−｜ＶTP
｜）の電圧が、Ｐチャネル型ＭＯＳトランジスタＰ２２
及びＰ２４のドレイン〜ソース間には最高（ＶMP−｜Ｖ
TP｜）の電圧が、Ｎチャネル型ＭＯＳトランジスタＮ２
１及びＮ２３のドレイン〜ソース間には最高（ＶMN−Ｖ
TN) の電圧が、Ｎチャネル型ＭＯＳトランジスタＮ２２
及びＮ２４のドレイン〜ソース間には最高（ＶPP−ＶMN
＋ＶTN）の電圧が夫々印加される。

【００９１】よってＶMP及びＶMNをＶPP／２近傍の電圧
に設定することにより、ＭＯＳトランジスタのドレイン
〜ソース間に高電圧が印加されることが回避され、高耐
圧構造にする必要がなくなるため、製造工程が複雑化
し、製造コストが高くなるという問題も解消される。

【００９２】さらに、Ｐチャネル型ＭＯＳトランジスタ
Ｐ２１及びＰ２３のゲート酸化膜には最高（ＶPP−ＶMP
−｜ＶTP｜）の電圧が、Ｐチャネル型ＭＯＳトランジス
タＰ２２及びＰ２４のゲート酸化膜には最高（ＶPP−Ｖ
MP）の電圧が、Ｎチャネル型ＭＯＳトランジスタＮ２１
及びＮ２３のゲート酸化膜には最高ＶDDの電圧が、Ｎチ
ャネル型ＭＯＳトランジスタＮ２２及びＮ２４のゲート
酸化膜は最高ＶMNの電圧が夫々印加される。

【００９３】よってＶMP及びＶMNをＶPP／２近傍の電圧
に設定することにより、ＭＯＳトランジスタのゲート酸
化膜に強電界が印加されることが回避され、ゲート酸化
膜が劣化し、ゲート酸化膜破壊に至って回路動作が不可
能な状態に陥ることもない。さらにＰチャネル型ＭＯＳ
トランジスタＰ２１とＮチャネル型ＭＯＳトランジスタ
Ｎ２１及びＰチャネル型ＭＯＳトランジスタＰ２３とＮ
チャネル型ＭＯＳトランジスタＮ２３は相補的にオン、
オフするため、消費電力が非常に小さくなるという利点
も有する。

【００９４】図６（ａ）は本発明による第６の実施例を
示す回路図であり、図５（ａ）に示した本発明の第５の
実施例にＶPPとＧＮＤ間に、ゲートが接続点Ｇに接続さ
れたＰチャネル型ＭＯＳトランジスタＰ２５と、ゲート
にＶPP／２近傍の電圧ＶMPが印加されたＰチャネル型Ｍ
ＯＳトランジスタＰ２６及びゲートにＶPP／２近傍の電
圧ＶMNが印加されたＮチャネル型ＭＯＳトランジスタＮ
２６と、ゲートに入力信号ＩＮ２が印加されたＮチャネ
ル型ＭＯＳトランジスタＮ２５とが直列接続された直列
回路が付加されている。

【００９５】Ｐチャネル型ＭＯＳトランジスタＰ２２，
Ｐ２４及びＰ２６の基板電極がそれぞれＰチャネル型Ｍ
ＯＳトランジスタＰ２２，Ｐ２４及びＰ２５のソースに
接続され、ＰチャネルＭＯＳトランジスタＰ２６とＮチ
ャネル型ＭＯＳトランジスタＮ２６との接続点から出力
反転信号ＯＵＴ２２が取り出されている。他の部分に関
しては前述した本発明の第５の実施例と同様であり同一
符号を付してここでの説明は省略する。

【００９６】次に図６（ｂ）も参照しながら動作の説明
をする。尚、本発明の第５の実施例で説明した接続点
Ｅ，Ｆ，Ｇ及びＨの電位変化は図６（ｂ）に記載してこ
こでの説明は省略する。

【００９７】まず、入力電圧ＩＮ２が“Ｌ”の場合、Ｎ
チャネル型ＭＯＳトランジスタＮ２５がオフすると共
に、接続点Ｇが（ＶMP＋｜ＶTP｜）であるので（ＶPP−
ＶMP−｜ＶTP｜）＞｜ＶTP｜であれば、Ｐチャネル型Ｍ
ＯＳトランジスタＰ２５がオンしてＰチャネル型ＭＯＳ
トランジスタＰ２５とＰ２６との接続点Ｉが“ＨＨ”に
プルアップされる。（ＶPP−ＶMP）＞｜ＶTP｜であれ
ば、Ｐチャネル型ＭＯＳトランジスタＰ２６もオンし出
力反転信号ＯＵＴ２２も“ＨＨ”となり、さらにＮチャ
ネル型ＭＯＳトランジスタＮ２５とＮ２６との接続点Ｊ
が（ＶMN−ＶTN）まで、Ｎチャネル型ＭＯＳトランジス
タＮ２６を介して、プルアップされ安定する。

【００９８】一方、入力信号ＩＮ２が“Ｈ”の場合、Ｎ
チャネル型ＭＯＳトランジスタＮ２５がオンして接続点
Ｊが“Ｌ”にプルダウンされ、ＶMN＞ＶTNであればＮチ
ャネル型ＭＯＳトランジスタＮ２６もオンして出力反転
信号ＯＵＴ２２も“Ｌ”となり、さらに接続点Ｇが“Ｈ
Ｈ”であるので、Ｐチャネル型ＭＯＳトランジスタＰ２
５がオフして６ｌ、よって、接続点Ｉが（ＶMP＋｜ＶTP
｜）まで、Ｐチャネル型ＭＯＳトランジスタＰ２６を介
してプルダウンされ安定する。

【００９９】以上説明したように、図６（ａ）に示した
本発明の第６の実施例によれば、ＶDD〜ＧＮＤ間で振幅
する入力信号ＩＮ２で高電圧を制御し、“Ｌ”と“Ｈ
Ｈ”の出力反転信号ＯＵＴ２２を得ることができ、Ｐチ
ャネル型ＭＯＳトランジスタＰ２５のドレイン〜ソース
間には最高（ＶPP−ＶMP−｜ＶTP｜）の電圧が、Ｐチャ
ネル型ＭＯＳトランジスタＰ２６のドレイン〜ソース間
には最高（ＶMP＋｜ＶTP｜）の電圧が、Ｎチャネル型Ｍ
ＯＳトランジスタＮ２５のドレイン〜ソース間には最高
（ＶMN＋ＶTN）の電圧が、Ｎチャネル型ＭＯＳトランジ
スタＮ２６のドレイン〜ソース間には最高（ＶPP−ＶMN
＋ＶTN）の電圧が夫々印加される。

【０１００】ＶMP及びＶMNをＶPP／２近傍の電圧に設定
することによって、ＭＯＳトランジスタのドレイン〜ソ
ース間に高電圧ＶPPが印加されることが回避され、高耐
圧構造にする必要がなくなるため、製造工程が複雑化し
製造コストが高くなるという問題点も解消される。

【０１０１】Ｐチャネル型ＭＯＳトランジスタＰ２５，
のゲート酸化膜には最高（ＶPP−ＶMP−｜ＶTP｜）の電
圧が、Ｐチャネル型ＭＯＳトランジスタのゲート酸化膜
には最高（ＶPP−ＶMP）の電圧が、Ｎチャネル型ＭＯＳ
トランジスタＮ２５のゲート酸化膜には最高ＶDDの電圧
が、Ｎチャネル型ＭＯＳトランジスタＮ２６のゲート酸
化膜には最高ＶMNの電圧が夫々印加される。

【０１０２】ＶMP及びＶMNをＶPP／２近傍の電圧に設定
することによってＭＯＳトランジスタのゲート酸化膜に
強電界が印加されることが回避され、ゲート酸化膜が劣
化し、ゲート酸化膜破壊に至って回路動作が不可能な状
態に陥ることもない。

【０１０３】さらに、Ｐチャネル型ＭＯＳトランジスタ
Ｐ２２とＰ２４との基板電極がソースに接続されている
ため、Ｐチャネル型ＭＯＳトランジスタＰ２２とＰ２４
とのドレイン〜基板間に印加される電圧が最高で（ＶMP
＋｜ＶTP｜）に抑制されるため、Ｐチャネル型ＭＯＳト
ランジスタＰ２２とＰ２４とのドレイン〜基板間の耐圧
がＶPP以下でも正しく動作するという利点がある。

【０１０４】また、Ｐチャネル型ＭＯＳトランジスタＰ
２５とＮチャネル型ＭＯＳトランジスタＮ２３とが相補
的にオン、オフするため駆動能力を大きく設定しても消
費電力が増大することがないので、大容量負荷を消費電
力の増大なく高速に駆動できるという利点もある。

【０１０５】図７は本発明の第７の実施例を示す回路図
であり、前述した本発明の第６の実施例において、Ｎチ
ャネル型ＭＯＳトランジスタＮ２２，Ｎ２４及びＮ２６
の基板電極をそれぞれＮチャネルＭＯＳトランジスタＮ
２２及びＮ２６のソースに接続すると共に、Ｎチャネル
型ＭＯＳトランジスタＮ２１の代わりにゲートに入力信
号ＩＮ２Ａが印加されたＮチャネル型ＭＯＳトランジス
タＮ２１Ａとゲートに入力信号ＩＮ２Ｂが印加されたＮ
チャネル型ＭＯＳトランジスタＮ２１Ｂとが直列接続さ
れると共に、ゲートに入力信号ＩＮ２Ｃが印加されたＮ
チャネル型ＭＯＳトランジスタＮ２１Ｃが並列接続され
てなるロジック回路が接続されている。

【０１０６】また、Ｎチャネル型ＭＯＳトランジスタＮ
２３の代わりに、ゲートに入力信号ＩＮ２Ａが反転され
た入力信号ＩＮ２Ａが印加されたＮチャネル型ＭＯＳト
ランジスタＮ２３Ａとゲートに入力信号ＩＮ２Ｂが反転
された入力反転信号ＩＮ２Ｂが印加されたＮチャネル型
ＭＯＳトランジスタＮ２３Ｂが並列接続され、さらにゲ
ートに入力信号ＩＮ２Ｃが反転された入力反転信号ＩＮ
２Ｃが印加されたＮチャネル型ＭＯＳトランジスタＮ２
３Ｃが直列接続され、Ｎチャネル型ＭＯＳトランジスタ
Ｎ２１Ａ，Ｎ２１Ｂ及びＮ２１Ｃにより構成されたロジ
ック回路に対応したロジック回路が接続されて構成され
ている。

【０１０７】他の部分に関しては、図６（ａ）に示した
本発明の第６の実施例と同様であり、ここでの説明は省
略する。また、動作についても、接続点Ｅ〜Ｊの各電位
は図６（ｂ）に示した本発明の第６の実施例と同様であ
るので、ここでの説明は省略し、出力反転信号ＯＵＴ２
３も図２（ｂ）に示した本発明の第２の実施例の出力反
転信号ＯＵＴ１２と同様であるので説明は省略する。

【０１０８】図７で示した本発明の第７の実施例では、
前述した本発明の第６の実施例が有する利点の他に、Ｎ
チャネル型ＭＯＳトランジスタＮ２２，Ｎ２４及びＮ２
６の基板電極が各々のソースに接続されているので、Ｎ
チャネル型ＭＯＳトランジスタＮ２２，Ｎ２４及びＮ２
６のドレイン〜基板間に印加される最高の電圧が（ＶPP
−ＶMN＋ＶTN）に抑制され、Ｎチャネル型ＭＯＳトラン
ジスタＮ２２，Ｎ２４及びＮ２６のドレイン〜基板間の
耐圧がＶPP以下でも正しく動作するという利点を有す
る。

【０１０９】また、ＶDD〜ＧＮＤ間で振幅する入力信号
ＩＮ２Ａ，ＩＮ２Ｂ及びＩＮ２Ｃで高電圧を（ＩＮ２Ａ
・ＩＮ２Ｂ＋ＩＮ２Ｃ）の反転で表される論理に従って
制御された反転信号ＯＵＴ２３が得られるという利点を
有する。

【０１１０】尚、本実施例にかかわらず、ロジック回路
の構成を種々変更することで、任意の論理で高電圧が制
御できることは明らかである。

【０１１１】図１５（ａ）は本発明の第８の実施例を示
す回路図であり、図５（ａ），（ｂ）で説明した本発明
の第５の実施例において、ゲートがＰチャネル型ＭＯＳ
トランジスタＰ２１及びＰ２２の接続点Ｅに接続され、
ソースがＶPPに接続されたＰチャネル型ＭＯＳトランジ
スタＰ２７と、ゲートがＰチャネル型ＭＯＳトランジス
タＰ２４とＮチャネル型ＭＯＳトランジスタＮ２４の接
続点Ｋに接続され、ソースが略ＶPP／２の電圧を有する
電源ＶPP／２に接続されたＰチャネル型ＭＯＳトランジ
スタＰ２８で構成され、Ｐチャネル型ＭＯＳトランジス
タＰ２７とＰ２８のドレインを接続した接続点ＯＵＴ２
４から出力を導出する。

【０１１２】他の部分に関しては、前述した本発明の第
５の実施例と同様であり、同一符号を付してここでの説
明は省略する。

【０１１３】次に、図１５（ｂ）も参照しながら動作の
説明をする。尚、本発明の第５の実施例で説明した図５
（ｂ）におけるＯＵＴ２１の電位変化をそのままＫに置
き換えると共に、反転入力ＩＮ２，接続点Ｅ，Ｆ，Ｇ及
びＨの各電位変化を図１５（ｂ）に記載してここでの説
明は省略する。

【０１１４】先ず、入力電圧ＩＮ２が“Ｌ”の場合、接
続点ＥがＶPPであるのでＰチャネル型ＭＯＳトランジス
タＰ２７がオフすると共に、接続点ＫがＧＮＤとなるの
でＰチャネル型ＭＯＳトランジスタＰ２８がオンし、Ｖ
PP／２の電位がＯＵＴ２４から出力される。

【０１１５】一方、入力電圧ＩＮ２が“Ｈ”の場合、接
続点Ｅが（ＶMP＋｜ＶTP｜）であるのでＰチャネル型Ｍ
ＯＳトランジスタＰ２７がオンすると共に、接続点Ｋが
ＶPPとなるのでＰチャネル型ＭＯＳトランジスタＰ２８
がオフし、“ＨＨ”がＯＵＴ２４から出力される。

【０１１６】本実施例では、ＶDD〜ＧＮＤ間で振幅する
入力信号ＩＮ２で高電圧を制御してＶPP／２と“ＨＨ”
の出力信号ＯＵＴ２４を得ることが可能となり、Ｐチャ
ネル型ＭＯＳトランジスタＰ２７とＰ２８のドレイン〜
ソース間及びゲート酸化膜には（ＶPP−ＶPP／２）以上
の電圧が印加されることがなく、また他のＭＯＳトラン
ジスタにおいても、本発明の第５の実施例で説明したよ
うに、ドレイン〜ソース間及びゲート酸化膜に高電圧が
印加されることがないため、ＭＯＳトランジスタを高耐
圧構造にする必要がなく、ゲート酸化膜が劣化し回路動
作が不可能な状態に陥ることもない。

【０１１７】図１６（ａ）及び（ｂ）は本発明の第９の
実施例を示す回路図とタイミングであり、図３（ａ）及
び（ｂ）で説明した本発明の第３の実施例において、例
えばＶPPがＶDDと等しくなる待機状態にある場合、Ｐチ
ャネル型ＭＯＳトランジスタＰ１２及びＰ１４のゲート
に印加されているＶMPをＧＮＤレベルに設定し、かつＮ
チャネル型ＭＯＳトランジスタＮ１２及びＮ１４のゲー
トに印加されているＶMNをＶDDレベルに設定したもので
ある。

【０１１８】本実施例において、入力信号ＩＮ１が
“Ｌ”の場合、接続点ＡがＶDDとなってＰチャネル型Ｍ
ＯＳトランジスタＰ１３がオフし、反転入力ＩＮ１が
“Ｈ”となるので、接続点Ｃが｜ＶTP｜に、接続点Ｄが
ＧＮＤとなると共にＯＵＴ１５から“Ｌ”が出力され
る。

【０１１９】一方、入力信号ＩＮ１が“Ｈ”の場合、接
続点Ａが｜ＶTP｜となってＶDD＞２｜ＶTP｜であれば、
Ｐチャネル型ＭＯＳトランジスタＰ１３がオンし、反転
入力ＩＮ１が“Ｌ”となるので、接続点ＣがＶDDに、接
続点Ｄが（ＶDD−ＶTN）となると共に、ＯＵＴ１５から
“Ｈ”が出力される。

【０１２０】本実施例では、入力信号ＩＮ１が“Ｌ”の
場合ＶDD＞ＶTNであれば、Ｎチャネル型ＭＯＳトランジ
スタＮ１３及びＮ１４がＯＮしてＯＵＴ１３からは
“Ｌ”が安定に出力され、入力信号ＩＮ１が“Ｈ”の場
合ＶDD＞２｜ＶTP｜であれば、Ｐチャネル型ＭＯＳトラ
ンジスタＰ１３及びＰ１４がオンして、ＯＵＴ１３から
は“Ｈ”が安定に出力される。

【０１２１】一方、図３（ａ）及び（ｂ）で説明した本
発明の第３の実施例では、ＶMN＝ＶMP＝ＶPP／２である
ので、ＶPP＝ＶDDとなった場合、入力信号ＩＮ１が
“Ｌ”の場合、ＶMN＞ＶTNつまりＶDD＞２ＶTNでＮチャ
ネル型ＭＯＳトランジスタＮ１４がオンしＯＵＴ１３か
ら“Ｌ”が安定に出力され、入力信号ＩＮ１が“Ｈ”の
場合、接続点ＡがＶMP＋｜ＶTP｜となるため、ＶDD＞
（ＶMP＋｜ＶTP｜）＋｜ＶTP｜つまりＶDD＞４｜ＶTP｜
でＰチャネル型ＭＯＳトランジスタＰ１３がオンしてＯ
ＵＴ１３から“Ｈ”が安定に出力される。

【０１２２】従って、図１６（ａ）及び（ｂ）に示され
た本発明の第９の実施例によれば、ＶPP＝ＶDDとなった
状態で、例えば入力信号ＩＮ１が“Ｈ”の場合ＶDD＞４
｜ＶTP｜でなければ安定な出力が得られず、ＶDD≦４｜
ＶTP｜では回路の誤動作を生じる可能性があるレベルシ
フト回路が、ＶDD＞２｜ＶTP｜で安定な出力が得られ２
倍の低電圧化が実現できる。

【０１２３】ここでは図３に示した本発明の第３の実施
例において、ＶPP＝ＶDDとなる状態で、ＶMPをＧＮＤレ
ベルに、ＶMNをＶDDレベルに夫々設定した例で説明した
が、図１に示された本発明の第１の実施例、図２に示さ
れた本発明の第２の実施例及び図４に示された本発明の
第４の実施例においても、例えばＶPPがＶDDレベルと等
しくなる状態において、ＶMPをＧＮＤレベルに、ＶMNを
ＶDDレベルに夫々設定することによって、本発明の第９
の実施例と同様の効果が得られることは明らかであり、
ここでの説明は省略する。

【０１２４】尚、例えば、ＶPPがＶDDと等しくなる待機
状態において、ＶMPをＧＮＤレベルに、ＶMNをＶDDレベ
ルに設定するために、例えば図２０（ａ）に示すよう
に、図１３で説明したＶPP／２近傍の電圧を発生させる
回路に加えて、抵抗素子Ｒ７１とＧＮＤ間にＮチャネル
型ＭＯＳトランジスタＮ７２を接続して、Ｎ７２のゲー
トに待機状態で“Ｌ”となり、ＶPPが高電圧であるばあ
いには“Ｈ”となる制御信号Ｃを印加し、抵抗素子Ｒ７
１とＲ７２の接続点とＶMP間にＰチャネル型ＭＯＳトラ
ンジスタＰ７１を接続すると共に、ＶMPとＧＮＤ間にＮ
チャネル型ＭＯＳトランジスタＮ７１を接続し、Ｐ７１
とＮ７１のゲートに制御信号ＣをインバータＩ７１で反
転した信号を印加して構成される回路を考える。

【０１２５】次に図２０（ｂ）も参照しながら動作の説
明を行う。ＶPPがＶDDに等しくなる待機状態では、制御
信号Ｃが“Ｌ”となるので、トランジスタＮ７２がオフ
して抵抗素子Ｒ７１とＲ７２の接続点の電位がＶPP＝Ｖ
DDとなるので、ＶMNもＶDDとなり、反転された制御信号
Ｃが“Ｈ”となるのでトランジスタＰ７１がオフし、ト
ランジスタＮ７１がオンしてＶMPがＧＮＤとなる。

【０１２６】一方、ＶPPが高電圧の場合、制御信号Ｃが
“Ｈ”となるので、トランジスタＮ７２がオンしてＲ７
１＝Ｒ７２であれば抵抗素子Ｒ７１とＲ７２の接続点の
電位がＶPP／２となるので、ＶMNもＶPP／２となり、反
転された制御信号が“Ｌ”となるので、トランジスタＰ
７１がオンし、トランジスタＮ７１がオフしてＶMPもＶ
PP／２となる。

【０１２７】図１７（ａ）は本発明の第１０の実施例を
示す回路図であり、図３（ａ）及び（ｂ）で説明した本
発明の第３の実施例において、ゲートにＶMNが印加され
たＮチャネル型ＭＯＳトランジスタＮ１５と、ゲートに
ＶPPがＶDDに等しくなる例えば待機状態では“Ｈ”とな
り、ＶPPが高電圧である場合には“Ｌ”となる制御信号
Ｓ１１が印加されたＮチャネル型ＭＯＳトランジスタＮ
１６とからなる直列回路の一端が、負荷素子Ｌ１１とＰ
チャネル型ＭＯＳトランジスタＰ１２の接続点に接続さ
れ、他端にインバータＩ１１で反転された反転入力信号
ＩＮ１が印加されている。

【０１２８】本実施例では、ＶPPが高電圧となっている
期間では、制御信号Ｓ１１が“Ｌ”でトランジスタＮ１
６がオフしているため、前述した本発明の第３の実施例
と同様であるのでここでの説明は省略し、ＶPPがＶDDと
等しい待機状態での動作を図１７（ｂ）も参照しながら
説明する。

【０１２９】入力信号ＩＮ１が“Ｈ”の期間、反転入力
信号ＩＮ１が“Ｌ”となりＶMN＝ＶDD，Ｓ１１＝ＶDDと
なっているので、Ｎチャネル型ＭＯＳトランジスタＮ１
５とＮ１６がオンし、負荷素子Ｌ１１とＰチャネル型Ｍ
ＯＳトランジスタＰ１２の接続点ＡがＧＮＤまでプルダ
ウンされるので、ＶDD＞｜ＶTP｜でＰチャネル型ＭＯＳ
トランジスタＰ１３がオンしＯＵＴ１３から“Ｈ”が安
定に出力される。

【０１３０】入力信号ＩＮ１が“Ｌ”の期間では、反転
入力信号ＩＮ１が“Ｈ”となって、Ｎチャネル型ＭＯＳ
トランジスタＮ１５とＮ１６を介して接続点Ａが（ＶDD
−ＶTN）までプルアップされるが、更に負荷素子を介し
てＶDDまで引き上げられるので、図３（ａ）及び（ｂ）
で説明した本発明の第３の実施例と同様の動作であり、
ここでの説明は省略する。

【０１３１】以上説明したように、図１７（ａ）及び
（ｂ）に示された本発明の第１０の実施例によれば、Ｎ
チャネル型ＭＯＳトランジスタＮ１５及びＮ１６を付加
することにより、図１６（ａ）及び（ｂ）に示された本
発明の第９の実施例におけるＶDD＞２｜ＶTP｜よりも更
に低いＶDD＞｜ＶTP｜で、入力信号ＩＮ１が“Ｈ”の場
合ＯＵＴ１３から“Ｈ”が安定に出力できる。

【０１３２】尚、図１に示された本発明の第１の実施
例，図２に示された本発明の第２の実施例及び図４に示
した本発明の第４の実施例においても、ゲートにＶMNが
印加されたＮチャネル型ＭＯＳトランジスタと、例えば
ＶPPがＶDDと等しくなる待機状態では“Ｈ”となり、Ｖ
PPが高電圧である場合には“Ｌ”となる制御信号が印加
されたＮチャネル型ＭＯＳトランジスタとからなる直列
回路の一端を、負荷素子Ｌ１１とＰチャネル型ＭＯＳト
ランジスタＰ１２との接続点に接続し、他端に反転され
た入力信号を印加した場合も、前述した本発明の第１０
の実施例と同様の効果を有することは明らかであり、こ
こでの説明は省略する。

【０１３３】図１８（ａ）及び（ｂ）は本発明の第１１
の実施例を示す回路図とタイミングであり、図５（ａ）
及び（ｂ）で説明した本発明の第５の実施例において、
例えばＶPPがＶDDと等しくなる待機状態にある場合、Ｐ
チャネル型ＭＯＳトランジスタＰ２２及びＰ２４のゲー
トに印加されているＶMPをＧＮＤレベルに設定し、かつ
Ｎチャネル型ＭＯＳトランジスタＮ２２及びＮ２４のゲ
ートに印加されているＶMNをＶDDレベルに設定したもの
である。

【０１３４】本実施例において、例えば、ＶPPがＶDDに
等しくなる待機状態において、入力信号ＩＮ２が“Ｌ”
の場合Ｎチャネル型ＭＯＳトランジスタＮ２１がオフす
ると共に反転入力信号ＩＮ２が“Ｈ”となってＶDD＞Ｖ
TNであれば、Ｎチャネル型ＭＯＳトランジスタＮ２３と
Ｎ２４がオンしてＯＵＴ２１から“Ｌ”が安定に出力さ
れると共に、接続点Ｇの電位がＰチャネル型ＭＯＳトラ
ンジスタＰ２４を介してプルダウンされて｜ＶTP｜とな
り、ＶDD＞２｜ＶTP｜であれば、Ｐチャネル型ＭＯＳト
ランジスタＰ２１とＰ２２がオンして、反転ＯＵＴ２１
からは“Ｈ”が安定に出力され、接続点ＥがＶDDとなっ
てＰチャネル型ＭＯＳトランジスタＰ２３がオフする。

【０１３５】一方、入力信号ＩＮ２が“Ｈ”の場合、Ｖ
DD＞ＶTNであれば、Ｎチャネル型ＭＯＳトランジスタＮ
２１及びＮ２２がオンして反転ＯＵＴ２１から“Ｌ”が
安定に出力されると共に、接続点Ｅの電位がＰチャネル
型ＭＯＳトランジスタＰ２２を介してプルダウンされて
｜ＶTP｜となり、ＶDD＞２｜ＶTP｜であれば、Ｐチャネ
ル型ＭＯＳトランジスタＰ２３とＰ２４がオンして、Ｏ
ＵＴ２１からは“Ｈ”が安定に出力され、接続点ＧがＶ
DDとなってＰチャネル型ＭＯＳトランジスタＰ２１がオ
フする。

【０１３６】図５（ａ）及び（ｂ）に示した本発明の第
５の実施例では、ＶMP＝ＶMN＝ＶPP／２に設定されてい
るため、ＶPP＝ＶDDとなった場合、接続点Ｅ若しくはＧ
のプルダウン電位がＶMP＋｜ＶTP｜となるため、（ＶDD
−｜ＶTP｜）＞（ＶMP＋｜ＶTP｜）つまりＶDD＞４｜Ｖ
TP｜の場合、Ｐチャネル型ＭＯＳトランジスタＰ２１若
しくはＰ２３がオンして、ＯＵＴ２１若しくは反転ＯＵ
Ｔ２１から“Ｈ”が安定に出力されるが、上述した本実
施例のようにＶPPがＶDDと等しい期間、ＶMPをＧＮＤレ
ベルに、ＶMNをＶDDレベルに夫々設定することにより、
ＶDD＞２｜ＶTP｜であれば、ＯＵＴ２１若しくは反転Ｏ
ＵＴ２１から“Ｈ”が安定に出力され、２倍の低電圧化
が実現できる。

【０１３７】尚、図６に示した本発明の第６の実施例及
び図１に示した本発明の第１の実施例においても、例え
ば、ＶPPがＶDDに等しい待機状態において、ＶMPをＧＮ
Ｄレベルに、ＶMNをＶDDレベルに設定することにより、
本実施例同様ＶDD＞２｜ＶTP｜で安定した出力が得られ
ることは明らかであり、ここでの説明は省略する。

【０１３８】図１９（ａ）及び（ｂ）は本発明の第１２
の実施例を示す回路図とタイミングであり、図５（ａ）
で示した本発明の第５の実施例を示す回路図において、
ゲートにＶMNが印加されたＮチャネル型ＭＯＳトランジ
スタＮ２７と、ゲートにＶPPがＶDDに等しくなる例えば
待機状態では“Ｈ”となり、ＶPPが高電圧である場合に
は“Ｌ”となる制御信号Ｓ２１が印加されたＮチャネル
型ＭＯＳトランジスタＮ２８とからなる直列回路の一端
が、Ｎチャネル型ＭＯＳトランジスタＰ２１とＰ２２の
接続点Ｅに接続され、他端にインバータＩ２１で反転入
力信号ＩＮ２が印加され、ゲートにＶMNが印加されたＮ
チャネル型ＭＯＳトランジスタＮ２９と、ゲートに制御
信号Ｓ２１が印加されたＮチャネル型ＭＯＳトランジス
タＮ３０とからなる直列回路の一端が、Ｐチャネル型Ｍ
ＯＳトランジスタＰ２３とＰ２４の接続点Ｇに接続さ
れ、他端に入力信号ＩＮ２が印加されている。

【０１３９】本実施例では、ＶPPが高電圧となっている
期間は、制御信号Ｓ２１が“Ｌ”でＰチャネル型ＭＯＳ
トランジスタＮ２８とＮ３０がオフしているため、前述
した本発明の第５の実施例と同様であるので、ここでの
説明は省略し、ＶPPがＶDDと等しい待機状態での動作を
図１９（ｂ）も参照しながら説明する。

【０１４０】入力信号ＩＮ２が“Ｌ”の期間、Ｎチャネ
ル型ＭＯＳトランジスタＮ２１がオフすると共に、反転
入力信号ＩＮ２とＶMNがＶDDとなっているので、ＶDD＞
ＶTNでＮチャネル型ＭＯＳトランジスタＮ２３とＮ１４
がオンしてＯＵＴ２１から“Ｌ”が安定に出力され、Ｖ
MPがＧＮＤレベルとなっているのでＰチャネル型ＭＯＳ
トランジスタＰ２４を介して接続点Ｇが｜ＶTP｜までプ
ルダウンされ、更にＮチャネル型ＭＯＳトランジスタＮ
２９とＮ３０を介してＧＮＤまでプルダウンされる。

【０１４１】従って、ＶDD＞ＶTPであれば、Ｐチャネル
型ＭＯＳトランジスタＰ２１とＰ２２がオンし反転ＯＵ
Ｔ２１から“Ｈ”が安定に出力される。

【０１４２】同様にして、入力信号ＩＮ２が“Ｈ”の期
間、ＶDD＞ＶTNかつＶDD＞｜ＶTP｜であれば、ＯＵＴ２
１からは安定に“Ｌ”が、反転出力ＯＵＴ２１からは安
定に“Ｈ”が出力される。

【０１４３】上述したように、本実施例においては、例
えばＶPPがＶDDと等しくなる待機状態において、ＶDD＞
ＶTNかつＶDD＞｜ＶTP｜を満足する非常に低い電源電圧
でも安定な出力が得られる。

【０１４４】

【発明の効果】以上説明したように、本発明によれば、
高耐圧構造のＭＯＳトランジスタを使用することなく、
さらにＭＯＳトランジスタのゲート酸化膜に印加される
電界が抑制されるので、ゲート酸化膜が劣化しゲート酸
化膜破壊に至って回路動作が不可能な状態に陥ることが
ないので高信頼性の高電圧レベルシフト回路が実現でき
るという効果がある。

【図面の簡単な説明】

【図１】（ａ）及び（ｂ）は本発明の第１の実施例を示
す回路図及びその動作を示す図。

【図２】（ａ）及び（ｂ）は本発明の第２の実施例を示
す回路図及びその動作を示す真理値表。

【図３】（ａ）及び（ｂ）は本発明の第３の実施例を示
す回路図及びその動作を示す図。

【図４】本発明の第４の実施例を示す回路図。

【図５】（ａ）及び（ｂ）は本発明による第５の実施例
を示す回路図及びその動作を示す図。

【図６】（ａ）及び（ｂ）は本発明の第６の実施例を示
す回路図及びその動作を示す図。

【図７】本発明の第７の実施例を示す回路図。

【図８】（ａ）及び（ｂ）は従来の第１の例を示す回路
図及びその動作を示す図。

【図９】（ａ）及び（ｂ）は従来の第２の例を示す回路
図及びその動作を示す図。

【図１０】（ａ）及び（ｂ）は従来の第３の例を示す回
路図及びその動作を示す図。

【図１１】（ａ）及び（ｂ）は従来の第４の例を示す回
路図及びその動作を示す図。

【図１２】従来の第５の例を示す回路図。

【図１３】ＶPP／２近傍の電圧を発生させる回路の一実
施例を示す図。

【図１４】（ａ）及び（ｂ）は不揮発性メモリを示すシ
ステム図及びメモリセルを示す回路図。

【図１５】（ａ）及び（ｂ）は本発明の第８の実施例を
示す回路図及びその動作を示す図。

【図１６】（ａ）及び（ｂ）は本発明の第９の実施例を
示す回路図及びその動作を示す図。

【図１７】（ａ）及び（ｂ）は本発明の第１０の実施例
を示す回路図及びその動作を示す図。

【図１８】（ａ）及び（ｂ）は本発明の第１１の実施例
を示す回路図及びその動作を示す図。

【図１９】（ａ）及び（ｂ）は本発明の第１２の実施例
を示す回路図及びその動作を示す図。

【図２０】（ａ）及び（ｂ）はＶPP／２近傍の電圧を発
生させる回路の第２の例を示す回路図及びその動作を示
す図。

【符号の説明】

ＶPP 高電圧電源端子ＧＮＤ接地端子ＩＮ１，ＩＮ１Ａ，ＩＮ１Ｂ，ＩＮ１Ｃ，ＩＮ２，ＩＮ
２Ａ，ＩＮ２Ｂ，ＩＮ２Ｃ入力信号ＯＵＴ１１，ＯＵＴ１２，ＯＵＴ１３，ＯＵＴ１４，Ｏ
ＵＴ２１，ＯＵＴ２２，ＯＵＴ２３出力信号Ｌ１１負荷素子Ｒ１１抵抗素子Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ２１〜Ｐ２８Ｐ
チャネル型ＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ１１Ａ，Ｎ１１Ｂ，Ｎ１１Ｃ，Ｎ１
３〜Ｎ１６，Ｎ２１〜Ｎ２９，Ｎ２１Ａ，Ｎ２１Ｂ，Ｎ
２１Ｃ，Ｎ２３Ａ，Ｎ２３Ｂ，Ｎ２３ＣＮチャネル型
ＭＯＳトランジスタＩ１１，Ｉ２１インバータＳ１１，Ｓ２１，Ｃ制御信号

Claims

(57)【特許請求の範囲】

【請求項１】所定振幅レベルの論理入力に応答して前
記振幅レベルよりも大なる振幅ＶPPを有する論理出力を
発生する電圧レベルシフト回路であって、負荷素子と、
ゲートに略ＶPP／２レベルの電圧が印加された一導電型
の第１のＭＯＳトランジスタと、ゲートに略ＶPP／２レ
ベルの電圧が印加された逆導電型の第２のＭＯＳトラン
ジスタと、ゲートに前記論理入力が印加された前記逆導
電型の第３のＭＯＳトランジスタとがこの順に電源電圧
ＶPPと接地間に直列接続され、前記第１及び第２のＭＯ
Ｓトランジスタの接続点から前記論理出力を導出するこ
とを特徴とする電圧レベルシフト回路。
【請求項２】ゲートが前記負荷素子と前記第１のＭＯ
Ｓトランジスタとの接続点に接続された前記一導電型の
第４のＭＯＳトランジスタと、ゲートに前記略ＶPP／２
レベルの電圧が印加された前記一導電型の第５のＭＯＳ
トランジスタと、ゲートに略ＶPP／２レベルの電圧が印
加された前記逆導電型の第６のＭＯＳトランジスタと、
ゲートに前記論理入力の反転信号が印加された前記逆導
電型の第７のＭＯＳトランジスタとがこの順に前記電源
電圧ＶPPと接地間に直列接続され、前記第１及び第２の
ＭＯＳトランジスタの接続点から前記論理出力を導出す
る代わりに、前記第５及び第６のＭＯＳトランジスタの
接続点から前記論理出力を導出することを特徴とする請
求項１記載の電圧レベルシフト回路。
【請求項３】前記論理入力の反転信号は前記論理入力
信号と同一振幅を有する信号であることを特徴とする請
求項２記載の電圧レベルシフト回路。
【請求項４】前記第３のＭＯＳトランジスタに代え
て、各ゲートに前記所定振幅の論理入力が夫々印加され
互いに直列または並列接続された前記逆導電型の複数の
ＭＯＳトランジスタからなるロジック回路を有すること
を特徴とする請求項１または２記載の電圧レベルシフト
回路。
【請求項５】所定振幅レベルの論理入力に応答して前
記振幅レベルよりも大なる振幅ＶPPを有する論理出力を
発生する電圧レベルシフト回路であって、一導電型の第１のＭＯＳトランジスタと、ゲートに略Ｖ
PP／２レベルの電圧が印加された前記一導電型の第２の
ＭＯＳトランジスタと、ゲートに略ＶPP／２レベルの電
圧が印加された逆導電型の第３のＭＯＳトランジスタ
と、ゲートに前記論理入力が印加された前記逆導電型の
第４のＭＯＳトランジスタとがこの順に電源電圧ＶPPと
接地間に直列接続され、前記一導電型の第５のＭＯＳトランジスタと、ゲートに
略ＶPP／２レベルの電圧が印加された前記一導電型の第
６のＭＯＳトランジスタと、ゲートに略ＶPP／２レベル
の電圧が印加された前記逆導電型の第７のＭＯＳトラン
ジスタと、ゲートに前記論理入力の反転信号が印加され
た前記逆導電型の第８のＭＯＳトランジスタとがこの順
に前記電源電圧ＶPPと接地間に直列接続され、前記第１のＭＯＳトランジスタのゲートが前記第５の及
び第６のＭＯＳトランジスタの接続点に接続され、前記
第５のＭＯＳトランジスタのゲートが前記第１の及び第
２のＭＯＳトランジスタの接続点に接続され、前記第２
の及び第３のＭＯＳトランジスタの接続点及び前記第６
の及び第７のＭＯＳトランジスタの接続点から夫々一対
の相補論理出力を導出することを特徴とする電圧レベル
シフト回路。
【請求項６】ゲートに前記第５及び第６のＭＯＳトラ
ンジスタの接続点に接続された前記一導電型の第９のＭ
ＯＳトランジスタと、ゲートに略ＶPP／２レベルの電圧
が印加された前記一導電型の第１０のＭＯＳトランジス
タと、ゲートに略ＶPP／２レベルの電圧が印加された前
記逆導電型の第１１のＭＯＳトランジスタと、ゲートに
前記論理入力が印加された前記逆導電型の第１２のＭＯ
Ｓトランジスタとがこの順に前記電源電圧ＶPPと接地間
に直列接続され、前記一対の相補論理出力に代えて、前
記第１０及び第１１のトランジスタの接続点から前記論
理出力を導出することを特徴とする請求項５記載の電圧
レベルシフト回路。
【請求項７】前記第４のＭＯＳトランジスタに代え
て、各ゲートに前記所定振幅の論理入力が夫々印加され
互いに直列または並列接続された前記逆導電型の複数の
ＭＯＳトランジスタからなる第１のロジック回路を有
し、前記第８のＭＯＳトランジスタに代えて、各ゲート
に前記論理入力の各反転信号が夫々印加され互いに直列
または並列接続された前記逆導電型の複数のＭＯＳトラ
ンジスタからなる第２のロジック回路を有することを特
徴とする請求項５または６記載の電圧レベルシフト回
路。
【請求項８】前記ＶPPが前記所定振幅レベルの高レベ
ルに等しいか若しくはその近傍の電位にある状態の場
合、前記第２，第６及び第１０のＭＯＳトランジスタの
ゲートに印加される電位を前記所定振幅の低レベルに設
定し、かつ前記第３、第７及び第１１のＭＯＳトランジ
スタのゲートに印加される電位を前記所定振幅レベルの
高レベルに設定することを特徴とする請求項６記載の電
圧レベルシフト回路。
【請求項９】ゲートが前記第１及び第２のＭＯＳトラ
ンジスタの接続点に接続されソースが前記電源電圧ＶPP
に接続された前記一導電型の第１３のＭＯＳトランジス
タと、ゲートが前記第６及び第７のＭＯＳトランジスタ
の接続点に接続されソースに略ＶPP／２レベルの電圧が
印加された前記一導電型の第１４のＭＯＳトランジスタ
とを有し、前記所定振幅レベルよりも大なる振幅ＶPPを
有する前記一対の相補論理出力に代えて前記第１３のＭ
ＯＳトランジスタのドレインと前記第１４のＭＯＳトラ
ンジスタのドレインとを接続した接続点よりＶPPと略Ｖ
PP／２との間で振幅する論理出力を導出することを特徴
とする請求項５，６いずれか記載の電圧レベルシフト回
路。
【請求項１０】前記ＶPPが前記所定振幅レベルの高レ
ベルに等しいか若しくはその近傍の電位にある状態の場
合、前記第１のＭＯＳトランジスタのゲートに印加され
る電位を前記所定振幅の低レベルに設定し、かつ前記第
２のＭＯＳトランジスタのゲートに印加される電位を前
記所定振幅レベルの高レベルに設定することを特徴とす
る請求項１〜４いずれか記載の電圧レベルシフト回路。
【請求項１１】ゲートに前記略ＶPP／２レベルの電圧
が印加された前記逆導電型の第８のＭＯＳトランジスタ
とゲートに制御信号が印加された前記逆導電型の第９の
ＭＯＳトランジスタとからなる直列回路の一端が、前記
負荷素子と前記第１のＭＯＳトランジスタとの接続点に
接続され、他端に前記論理入力の反転信号が印加されて
いることを特徴とする請求項２，３いずれか記載の電圧
レベルシフト回路。
【請求項１２】前記ＶPPが前記所定振幅レベルの高レ
ベルに等しいか若しくはその近傍の電位にある状態の場
合、前記第１及び第５のＭＯＳトランジスタのゲートに
印加される電位を前記所定振幅レベルの低レベルに設定
し、かつ前記第２，第６及び第８のＭＯＳトランジスタ
のゲートに印加される電位を前記所定振幅レベルの高レ
ベルに設定することを特徴とする請求項１１記載の電圧
レベルシフト回路。
【請求項１３】前記ＶPPが所定振幅レベルの高レベル
に等しいか若しくはその近傍の電位にある状態の場合、
前記第２及び第６のＭＯＳトランジスタのゲートに印加
される電位を前記所定振幅の低レベルに設定し、かつ前
記第３及び第７のＭＯＳトランジスタのゲートに印加さ
れる電位を前記所定振幅レベルの高レベルに設定するこ
とを特徴とする請求項５〜７，９いずれか記載の電圧レ
ベルシフト回路。
【請求項１４】ゲートに前記略ＶPP／２レベルの電圧
が印加された前記逆導電型の第１５のＭＯＳトランジス
タとゲートに制御信号が印加された前記逆導電型の第１
６のＭＯＳトランジスタとからなる直列回路の一端が、
前記第１のＭＯＳトランジスタと前記第２のＭＯＳトラ
ンジスタとの接続点に接続され、他端に前記論理入力の
反転信号を印加し、ゲートに前記略ＶPP／２レベルの電
圧が印加された前記逆導電型の第１７のＭＯＳトランジ
スタとゲートに制御信号が印加された前記逆導電型の第
１８のＭＯＳトランジスタとからなる直列回路の一端
が、前記第５のＭＯＳトランジスタと前記第６のＭＯＳ
トランジスタの接続点に接続され、他端に前記論理入力
を印加したことを特徴とする請求項５〜７，９いずれか
記載の電圧レベルシフト回路。
【請求項１５】前記ＶPPが前記所定振幅レベルの高レ
ベルに等しいか若しくはその近傍の電位にある状態の場
合、前記第２及び第４のＭＯＳトランジスタのゲートに
印加される電圧を前記所定振幅の低レベルに設定し、か
つ前記第３、第７、第１５及び第１７のＭＯＳトランジ
スタのゲートに印加される電位を前記所定振幅レベルの
高レベルに設定することを特徴とする請求項１４記載の
電圧レベルシフト回路。