JP6234750B2

JP6234750B2 - 静電容量型アクチュエータアレイの駆動回路

Info

Publication number: JP6234750B2
Application number: JP2013189309A
Authority: JP
Inventors: 太田　則一; 則一太田; 藤塚　徳夫; 徳夫藤塚; 尾崎　貴志; 貴志尾崎; 牧野　泰明; 牧野　　泰明
Original assignee: Denso Corp; Toyota Central R&D Labs Inc
Current assignee: Denso Corp; Toyota Central R&D Labs Inc
Priority date: 2013-09-12
Filing date: 2013-09-12
Publication date: 2017-11-22
Anticipated expiration: 2033-09-12
Also published as: JP2015056783A

Description

本明細書では、一対の電極間に電位差を加える状態と電位差を加えない状態を切り替えることで動作状態を切り替える静電容量型アクチュエータの駆動回路を開示する。特に、複数個のアクチュエータがマトリクス（行列）に沿って二次元に配置されているアクチュエータアレイのための駆動回路を開示する。

ＭＥＭＳ（Micro Electro Mechanical Systems）の一例に、複数個の可動鏡（傾斜可能な鏡）が行列に沿って配置されており、各可動鏡に対して一対の電極を配置した装置が知られている。一対の電極間に電位差を加えると電極間に吸引力が作用するために可動鏡が傾斜する。一対の電極間に電位差を加えるのを停止すると電極間に吸引力が作用しなくなるために可動鏡の傾斜角がもとに戻る。複数個の可動鏡を行列に沿って配置しておき、各可動鏡の傾斜角を独立に制御可能としておくと、行列内の位置毎に反射光を特定方向に向けるか否かが制御可能となり、特定方向における反射光の照射パターンを制御することができる。例えば特定方向にスクリーンを置いておくとスクリーンに映像を投影することができる。あるいは、反射光を車両の進行方向に向けるか否かを制御することによって、ヘッドライトによる照射範囲を制御するといったことが可能となる。

図４は、一対の電極ａ，ｃ（電極対Ａ）に電位差を加えるか電位差を加えないかを切り替える駆動回路Ｊを示している。電源電圧ＶＨＨと接地電圧ＧＲＤの間に、ｐＭＯＳトランジスタ６とｎＭＯＳトランジスタ８が直列に接続されており、その中間点７の電位が電極対Ａのうちの一方の電極ａに印加される。他方の電極ｃは接地されている。
一対の電極ａ，ｃの間に必要な吸引力を発生させるためには、論理回路で多用されている数ボルト程度の電圧では足りず、数十ボルトの電圧を印加する必要がある。そこで、電源電圧ＶＨＨには数十ボルト（例えば４０ボルト程度）の電圧が加えられている。
ｐＭＯＳトランジスタ６には閾値電圧がＶＨＨよりもわずかに低いエンハンスメント型ｐＭＯＳトランジスタを利用する。ｐＭＯＳトランジスタ６のゲートにはＶＨＨとＶＨＤの間で変化する電圧ＤＨが印加される。ここでＶＨＤは、ｐＭＯＳトランジスタ６の閾値電圧よりもわずかに低い電圧に調整されている。ＶＨＨ＞ｐＭＯＳトランジスタ６の閾値電圧＞ＶＨＤの関係にある。ｐＭＯＳトランジスタ６は、ゲート電圧ＤＨがＶＨＨである場合はオフし、ゲート電圧ＤＨがＶＨＤである場合はオンする。
ｎＭＯＳトランジスタ８には閾値電圧がＧＲＤ（接地電圧）よりもわずかに高いエンハンスメント型ｎＭＯＳトランジスタを利用する。ｎＭＯＳトランジスタ８のゲートにはＧＲＤとＶＤＤの間で変化する電圧Ｄが印加される。ここでＶＤＤは、ｎＭＯＳトランジスタ８の閾値電圧よりもわずかに高い電圧に調整されている。ＧＲＤ＜ｎＭＯＳトランジスタ８の閾値電圧＜ＶＤＤの関係にある。またＶＤＤ＜ＶＨＤの関係にある。ｎＭＯＳトランジスタ８は、ゲート電圧ＤがＶＤＤである場合はオンし、ゲート電圧ＤがＧＲＤである場合はオフする。

後記するように、ｐＭＯＳトランジスタ６のゲート電圧ＤＨとｎＭＯＳトランジスタ８のゲート電圧Ｄは、同期して変化する。ＤＨ＝ＶＨＨである状態ではＤ＝ＶＤＤであり、ＤＨ＝ＶＨＤである状態ではＤ＝ＧＲＤである。この結果、ｐＭＯＳトランジスタ６がオフすればｎＭＯＳトランジスタ８がオンし、ｐＭＯＳトランジスタ６がオンすればｎＭＯＳトランジスタ８がオフすることになる。
ｐＭＯＳトランジスタ６がオンしてｎＭＯＳトランジスタ８がオフすれば、電極ａにＶＨＨが加えられ、電極ａ，ｃ間にＶＨＨの電位差が加えられる。電極ａ，ｃ間に吸引力が作用し、図示しない可動鏡が傾斜する。ｐＭＯＳトランジスタ６がオフしてｎＭＯＳトランジスタ８がオンすれば、電極ａが接地される。電極ａ，ｃ間に電位差が加えられない状態に切り替えられる。この状態では電極ａ，ｃ間に吸引力が作用せず、図示しない可動鏡の傾斜角がもとに戻る。この形式のアクチュエータの場合、ばね性を持つ梁等によって可動鏡が支持されており、電極ａ，ｃ間に吸引力が作用しない場合には、梁が自然形状に復帰する弾性力によって、可動鏡の傾斜角が所定角度（吸引力が作用しないときの角度）に戻る。
本明細書では、一対の電極のことを電極対といい、一対の電極間に電位差を加えることを電極対に電位差（または電圧）を加えるといい、一対の電極間に吸引力が作用することを電極対に吸引力が作用するということがある。

図４では、一個の電極対Ａに吸引力を作用させるか・させないかによって可動体の姿勢を変化させる。これに代えて、一つの可動体に対して二個の電極対を用いることがある。図５は、その場合の電圧印加回路Ｊを示している。この回路では、一方の電極対Ａには電圧を加えて吸引力を発生させるとともに他方の電極対Ｂには電圧を加えないことで吸引力を発生させない状態と、一方の電極対Ａには電圧を加えないことで吸引力を発生させないとともに他方の電極対Ｂには電圧を加えて吸引力を発生させる状態を切り替える。この方式によると、電極対Ａが吸引されたときの姿勢と、電極対Ｂが吸引されたときの姿勢の間で切り替えることができ、可動体を支持する梁が自然形状に復帰する弾性力によって可動体の傾斜角が所定角度（吸引力が作用しないときの角度）に戻る方式によるよりも、可動体の姿勢を正確に制御することが可能となる。また可動鏡が姿勢を変える速度を高速化することができ、可動鏡の傾斜角変化範囲を拡大することができる。

図５では、電極対Ａに電圧を加えるか・加えないかを切り替える電圧印加回路と、電極対Ｂに電圧を加えるか・加えないかを切り替える電圧印加回路を用いる。二つの電圧印加回路は、前者が電圧を加えれば後者は電圧を加えず、前者が電圧を加えなければ後者が電圧を加えるように動作する。
電極対Ａ用の電圧印加回路の回路構成と、電極対Ｂ用の電圧印加回路の回路構成は、図４に示したものと同じであり、重複説明を省略する。ただし、ｐＭＯＳトランジスタ６Ａのゲート電圧ＤＨＡとｐＭＯＳトランジスタ６Ｂのゲート電圧ＤＨＢは、反転した関係にある。またｎＭＯＳトランジスタ８Ａのゲート電圧ＤＡとｎＭＯＳトランジスタ８Ｂのゲート電圧ＤＢは、反転した関係にある。前者の関係から、ｐＭＯＳトランジスタ６ＡがオンすればｐＭＯＳトランジスタ６Ｂがオフし、ｐＭＯＳトランジスタ６ＡがオフすればｐＭＯＳトランジスタ６Ｂがオンする関係が得られる。後者の関係から、ｎＭＯＳトランジスタ８ＡがオンすればｎＭＯＳトランジスタ８Ｂがオフし、ｎＭＯＳトランジスタ８ＡがオフすればｎＭＯＳトランジスタ８Ｂがオンする関係が得られる。前記したように、ｐＭＯＳトランジスタ６ＡがオンすればｎＭＯＳトランジスタ８Ａはオフし、ｐＭＯＳトランジスタ６ＡがオフすればｎＭＯＳトランジスタ８Ａはオンする。またｐＭＯＳトランジスタ６ＢがオンすればｎＭＯＳトランジスタ８Ｂはオフし、ｐＭＯＳトランジスタ６ＢがオフすればｎＭＯＳトランジスタ８Ｂはオンする。
以上から、図５の回路によって、（１）に示す状態、すなわち「ｐＭＯＳトランジスタ６Ａはオンし、ｎＭＯＳトランジスタ８Ａはオフし、ｐＭＯＳトランジスタ６Ｂはオフし、ｎＭＯＳトランジスタ８Ｂはオンする状態」と、（２）に示す状態、すなわち「ｐＭＯＳトランジスタ６Ａはオフし、ｎＭＯＳトランジスタ８Ａはオンし、ｐＭＯＳトランジスタ６Ｂはオンし、ｎＭＯＳトランジスタ８Ｂはオフする状態」の間で切り替えられることがわかる。（１）の状態では、電極対Ａに電位差を加えて吸引力を発生させるとともに電極対Ｂには電位差を加えないことで吸引力を発生させない。（２）の状態では、電極対Ａには電位差を加えないことで吸引力を発生させないとともに電極対Ｂに電位差を加えて吸引力を発生させる。

一個の電極対を利用するアクチュエータ（図４の場合）あるいは二個の電極対を利用するアクチュエータ（図５の場合）の複数個が、行列に沿って二次元に配置されている場合がある。
複数個のアクチュエータが行列に沿って配置されている場合、行方向に伸びる選択線と列方向に伸びるデータ線によって、各アクチュエータに動作状態を指示する技術が採用される。複数本の選択線のうちの一本のみに書き込み用電圧を加え、他の選択線には保持用電圧を加えると、データ線で動作状態を指示する一行を選択することができる。書き込み用電圧を加える選択線を経時的に切り替えていくと、データ線で動作状態を指示する行を経時的に切り替えていくことができる。ｍ×ｎ個のアクチュエータが、ｍ行ｎ列の行列に沿って配置されている場合、上記技術によると、ｎ本のデータ線によってｍ×ｎ個のアクチュエータに動作状態を指示することができる。

選択線とデータ線によって、マトリクス状に配置されたアクチュエータ群に動作状態を指示する技術では、選択線に書き込み用電圧を加えている間にデータ線から送られた指示内容を記憶しておくメモリが利用される。図６は、１ビットメモリの一例を示している。選択線ＷＲに書き込み用電圧が印加されると、スイッチＳＷ１がオンしてスイッチＳＷ２がオフされる。この状態では、データ線ＩＮに入力される電圧が出力線ＤＡに伝達され、それを反転した電圧が出力線ＤＢに伝達される。その一方において選択線ＷＲに書き込み用電圧が印加されないと、スイッチＳＷ１がオフしてスイッチＳＷ２がオンする。その状態では、反転回路２と反転回路４が直列に接続されているループが完成し、出力線ＤＡ，ＤＢには、スイッチＳＷ１がオフする直前に出力していた電圧が出力されつづける。
例えば、データ線ＩＮの電圧がＶＤＤ（例えば３．３Ｖ）なら電極対に電位差を印加する動作状態を指示し、データ線ＩＮの電圧がＧＲＤなら電極対に電位差を印加しない動作状態を指示し、選択線ＷＲの電圧がＶＤＤなら書き込みを指示し、選択線ＷＲの電圧がＧＲＤなら保持を指示する場合、選択線ＷＲの電圧がＶＤＤである期間では、データ線ＩＮの電圧が３．３Ｖなら出力線ＤＡの電圧は３．３Ｖとなって出力線ＤＢの電圧は０Ｖとなり、データ線ＩＮの電圧が０Ｖなら出力線ＤＡの電圧は０Ｖとなって出力線ＤＢの電圧は３．３Ｖとなる。選択線ＷＲの電圧が０Ｖの期間は、データ線ＩＮの電圧にかかわらず、スイッチＳＷ１がオフする直前のＤＡとＤＢの電圧がそのまま保持される。
反転回路２，４とスイッチＳＷ１、ＳＷ２等によって１ビットメモリＨが構成されている。
本明細書では、電圧の大きさを示す参照符号と、その電圧が印加されている導電線を示す参照符号を区別しない。例えば出力線ＤＡに電圧ＤＡが印加されるという。前者の参照符号が導電線に種類を示し、後者の参照符号は電圧の大きさを示している。

図６に示すように、１ビットメモリＨはＧＲＤ（０Ｖ）またはＶＤＤ（例えば３．３Ｖ）を出力する。ｎＭＯＳトランジスタ８，８Ａ，８Ｂは、ＧＲＤ〜ＶＤＤの間に閾値電圧を備えており、１ビットメモリＨの出力でｎＭＯＳトランジスタ８，８Ａ，８Ｂのオン・オフを切り替えることができる。しかしながら、ｐＭＯＳトランジスタ６，６Ａ，６Ｂの閾値電圧はＶＨＨ（例えば４０Ｖ）に近く、ＶＤＤ（例えば３．３Ｖ）よりも高い。１ビットメモリＨによって、ｐＭＯＳトランジスタ６，６Ａ，６Ｂのオン・オフを切り替えることはできない。

そこで図７に示すように、電圧レベル変換回路Ｄが必要となる。電圧レベル変換回路Ｄは、論理を反転しながら電圧レベルを変換する。電圧レベル変換回路Ｄは、１ビットメモリＨが出力する電圧ＤＢをＤＨＡに変換し、電圧ＤＡをＤＨＢに変換する。すなわち、電圧ＤＢ＝ＶＤＤ（例えば３．３Ｖ）であればＤＨＡ＝ＶＨＤ（例えば３６．７Ｖ）の電圧に変換し、電圧ＤＢ＝ＧＲＤであればＤＨＡ＝ＶＨＨ（例えば４０Ｖ）の電圧に変換する。同様に、電圧ＤＡ＝ＶＤＤであればＤＨＢ＝ＶＨＤの電圧に変換し、電圧ＤＡ＝ＧＲＤであればＤＨＢ＝ＶＨＨに変換する。この結果、図５に示した関係を満たす電圧ＤＨＡ，ＤＨＢが得られる。
前記したように、ｐＭＯＳトランジスタ６Ａ，６Ｂは、ＶＨＤ〜ＶＨＨの間に閾値電圧を備えている。電圧レベルが変換されたＤＨＡによるとｐＭＯＳトランジスタ６Ａのオン・オフが切り替えられ、電圧レベルが変換されたＤＨＢによるとｐＭＯＳトランジスタ６Ｂのオン・オフが切り替えられる。

図８は、電圧レベル変換回路Ｄの回路構成を示している。回路を構成するトランジスタのうち、ｎＭＯＳトランジスタであるｎｈａとｎｈｂのソース・ドレイン間には高い電圧が加えられるために高耐圧のトランジスタを用いる。（１）はＤＡ＝ＧＲＤであってＤＢ＝ＶＤＤの場合を示し、（２）はＤＡ＝ＶＤＤあってＤＢ＝ＧＲＤの場合を示している。
（１）に示すように、ＤＡ＝ＧＲＤであってＤＢ＝ＶＤＤの場合は、高耐圧ｎＭＯＳトランジスタであるｎｈｂがオンし、ｐＭＯＳトランジスタであるｐｂ１，ｐｂ２がオンする。電圧ＶＢは、ｎＭＯＳトランジスタであるｎ１に所定の電流が流れる電圧に調整されている。そのために、ＤＨＡの電圧＝ＶＨＨ−ｐｂ１の閾値電圧―ｐｂ２の閾値電圧となる。両方の閾値電圧がともにＶｔｈであれば、ＤＨＡの電圧＝ＶＨＨ−２×Ｖｔｈとなる。電圧レベル変換回路Ｄでは、ＶＨＨ−２×Ｖｔｈ＝ＶＨＤ（例えば３６．７Ｖ）となるＭＯＳトランジスタが選択されている。この状態では、ｐＭＯＳトランジスタであるｐａ３がオンするので、ＤＨＢの電圧＝ＶＨＨ（４０Ｖ）となる。この状態では、ｐＭＯＳトランジスタであるｐａ１，ｐａ２，ｐｂ３と、高耐圧ｎＭＯＳトランジスタであるｎｈａはオフしている。
（２）に示すように、ＤＡ＝ＶＤＤであってＤＢ＝ＧＲＤの場合は、高耐圧ｎＭＯＳトランジスタであるｎｈａがオンし、ｐＭＯＳトランジスタであるｐａ１，ｐａ２がオンする。電圧ＶＢは、ｎＭＯＳトランジスタであるｎ１に所定の電流が流れる電圧に調整されている。そのために、ＤＨＢの電圧＝ＶＨＨ−ｐａ１の閾値電圧―ｐａ２の閾値電圧となる。両方の閾値電圧がともにＶｔｈであれば、ＤＨＢの電圧＝ＶＨＨ−２×Ｖｔｈとなる。ＶＨＨ−２×Ｖｔｈ＝ＶＨＤ（例えば３６．７Ｖ）となるＭＯＳトランジスタが選択されている。この状態では、ｐＭＯＳトランジスタであるｐｂ３がオンするので、ＤＨＡの電圧＝ＶＨＨ（４０Ｖ）となる。この状態では、ｐＭＯＳトランジスタであるｐｂ１，ｐｂ２，ｐａ３と、高耐圧ｎＭＯＳトランジスタであるｎｈｂはオフしている。
上記によって、電圧レベル変換回路Ｄによって、図５に示した、ＧＲＤとＶＤＤの間で反転する電圧ＤＡ，ＤＢから、ＶＨＤとＶＨＨの間で反転する電圧ＤＨＡ，ＤＨＢが生成されることが確認される。

図９は、静電容量型アクチュエータがｍ行×ｎ列に配置されているアクチュエータアレイの駆動回路を示している。データ線ＩＮ１，ＩＮ２，・・ＩＮｎは、ｎビットレジスタに接続されている。選択線ＷＲ１，ＷＲ２，・・Ｗｒｍは、ｍビットレジスタに接続されている。データ線と選択線の交点ごとに、単位回路Ｋ１１，Ｋ１２，・・Ｋ１ｎ，Ｋ２１，・・・Ｋｍｎが配置されている。それぞれの単位回路Ｋは、図６に示した１ビットメモリＨ，図８に示した電圧レベル変換回路Ｄ、図４、図５、図７に示した電圧印加回路Ｊで構成されている。なお本明細書では、行番号と列番号を示す添え字を省略して説明する事象は、行番号や列番号と無関係に共通する事象であることを示している。

特開２００５―２５７８０４号公報

従来の技術では、データ線ＩＮと選択線ＷＲの交点ごとに電圧レベル変換回路Ｄを必要とする。図８に示した電圧レベル変換回路Ｄを構成するＭＯＳトランジスタであるｎｈａとｎｈｂのソース・ドレイン間にはＶＨＨ（例えば４０Ｖ）の電位差が加えられる。論理回路で汎用されるトランジスタの場合、ソース・ドレイン間に加えられる電圧はＶＤＤ（例えば３．３Ｖ）である。本明細書では、ソース・ドレイン間に加えられる電圧がＶＤＤ以下に制約されている場合に利用されるトランジスタを低耐圧トランジスタといい、ソース・ドレイン間にＶＨＨの電圧が加えられる場合に利用されるトランジスタを高耐圧トランジスタという。図８に示すように、電圧レベル変換回路Ｄは２個の高耐圧トランジスタを必要とする。高耐圧トランジスタは、耐圧を確保するために、低耐圧トランジスタに比して非常に大きくなる。従来の技術では、大きな高耐圧トランジスタを、２×ｍ×ｎ個も必要とする。
本明細書では、大きな高耐圧トランジスタの必要数を減少する技術を開示する。

本明細書で開示する駆動回路は、複数個の電極対が行列に沿って配置されている静電容量型アクチュエータを駆動する。一つの実施例では、各電極対の一方の電極が、ｐＭＯＳトランジスタを介して電源電圧ＶＨＨに接続されているとともにｎＭＯＳトランジスタを介して接地電圧ＧＲＤに接続されている。各電極対の他方の電極は接地電圧ＧＲＤに接続されている。各電極対に対応して、選択線とデータ線に接続されているメモリが配置されている。各電極対に対応するメモリからの出力線が当該電極対に対応するｎＭＯＳトランジスタのゲートに接続されている。その一方において、ｐＭＯＳトランジスタのゲートには、メモリの記憶内容に依らない電圧が印加されている。ｐＭＯＳトランジスタのゲートには、メモリの記憶内容に依らないで、ソース・ドレイン間が適当な抵抗値を持って導通する電圧を加える。

図４と図５に示す電圧印加回路において、ｐＭＯＳトランジスタ６，６Ａ，６Ｂが適当な抵抗値を持って導通していると、ｎＭＯＳトランジスタ８，８Ａ，８Ｂのオン・オフによって電極対に電圧を加えるか加えないかを制御することができる。例えば、図４のｎＭＯＳトランジスタ８がオフすれば電極ａの電圧を電源電圧ＶＨＨに等しくすることができ、図５のｎＭＯＳトランジスタ８Ａがオフすれば電極ａの電圧を電源電圧ＶＨＨに等しくすることができ、図５のｎＭＯＳトランジスタ８Ｂがオフすれば電極ｂの電圧を電源電圧ＶＨＨに等しくすることができる。その一方において、ｎＭＯＳトランジスタ８，８Ａ，８Ｂのオン抵抗が低いことから、図４のｎＭＯＳトランジスタ８がオンすれば電極ａの電圧を接地電圧にほぼ等しくすることができ、図５のｎＭＯＳトランジスタ８Ａがオンすれば電極ａの電圧を接地電圧にほぼ等しくすることができ、図５のｎＭＯＳトランジスタ８Ｂがオンすれば電極ｂの電圧を接地電圧にほぼ等しくすることができる。
ｎＭＯＳトランジスタがオンすると、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの直列回路に電流が流れ、消費電力の増大を招く。しかしながら、この問題は、ｐＭＯＳトランジスタのオン抵抗を調整することでチューニングすることができる。ｐＭＯＳトランジスタのオン抵抗が高くなるゲート電圧を加えれば、電力消費を抑制できる反面、電極対Ａ，Ｂ等に所定の電圧が作用するまでに充電するのに要する時間が長くなる。ｐＭＯＳトランジスタのオン抵抗が低くなるゲート電圧を加えれば、電極対Ａ，Ｂ等に所定の電圧が作用するまでに充電するのに要する時間を短縮できるが、電力消費が増大する。応答性と電力消費量が両立するゲート電圧に調整することができる。

上記では、プラスの電源電圧を用いる場合を説明した。これに代えて、マイナスの電源電圧を用いることもできる。マイナスの電源電圧を用いる場合は、各電極対の一方の電極を、ｐＭＯＳトランジスタを介して接地電圧に接続するとともにｎＭＯＳトランジスタを介してマイナスの電源電圧に接続する。また各電極対の他方の電極を接地電圧に接続する。マイナスの電源電圧を用いる場合は、接地電圧に接続されるｐＭＯＳトランジスタの閾値電圧が接地電圧に近く、メモリからの出力電圧でオン・オフを制御できるのに対し、マイナスの電源電圧に接続されるｎＭＯＳトランジスタの閾値電圧は接地電圧から大きく離れており、メモリからの出力電圧ではオン・オフを制御することができない。従来技術によると、ｎＭＯＳトランジスタのオン・オフを制御するために、メモリが出力する電圧のレベルを変換する回路を必要とする。本明細書に開示する技術では、マイナスの電源電圧を用いる場合は、ｎＭＯＳトランジスタのゲートに、メモリの記憶内容に依らない電圧を印加する。ｎＭＯＳトランジスタのゲートに、ソース・ドレイン間が適当な抵抗値を持って導通する電圧を加える。
プラスの電源電圧を用いる場合もマイナスの電源電圧を用いる場合も、電極対の一方の電圧は、ｐＭＯＳトランジスタを介して高圧側電源電圧に接続するとともにｎＭＯＳトランジスタを介して低圧側電源電圧に接続する。プラスの電源電圧を用いる場合は、プラスの電源電圧が高圧側電源電圧であり、接地電圧が低圧側電源電圧である。マイナスの電源電圧を用いる場合は、接地電圧が高圧側電源電圧であり、マイナスの電源電圧が低圧側電源電圧である。電極対の他方の電極は、接地電圧に接続する。接地電圧に接続されているＭＯＳトランジスタ（プラスの電源電圧の場合はｎＭＯＳトランジスタであり、マイナスの電源電圧の場合はｐＭＯＳトランジスタである）のゲートには、メモリからの出力線を接続する。それに対して電源電圧に接続されているＭＯＳトランジスタ（単に電源電圧に
接続されているという場合は、接地電圧ではない側の電源電圧に接続されていることをいう。すなわち、プラスの電源電圧の場合はプラスの電源電圧に接続されているｐＭＯＳトランジスタであり、マイナスの電源電圧の場合はマイナスの電源電圧に接続されているｎＭＯＳトランジスタである）のゲートには、メモリの記憶内容に依らない電圧（ソース・ドレイン間が適当な抵抗値を持って導通する電圧）を加える。

電源電圧に接続されているＭＯＳトランジスタのゲート電圧を常時一定に維持する技術でも成立するが、選択線の電位に連動して切り替えてもよい。選択線は同一行に配置されているｎ個のアクチュエータによって共有されており、各選択線に電圧切り替え回路を設けてもｍ個ですむ。ｎ×ｍ個の電圧レベル変換回路を用意する技術に比すと、高耐圧トランジスタの必要数を顕著に低減することができる。
選択線の電位に連動して電源電圧に接続されているＭＯＳトランジスタのゲート電圧を切り替える場合、選択線に書き込みを指令する電圧が印加されているとソース・ドレイン間抵抗を低下させる電圧を出力し、選択線に保持を指令する電圧が印加されているとソース・ドレイン間抵抗を上昇させる電圧を出力する電圧切り替え回路を利用する。その電圧切り替え回路を各行に配置する。そして、その電圧切り替え回路で切り替えられた出力電圧を、電圧切り替え回路に対応する行のＭＯＳトランジスタのゲートに印加する。

上記構成を備えていると、選択線に書き込みを指令する電圧が印加されている行では、電源電圧に接続されているＭＯＳトランジスタのソース・ドレイン間抵抗が低下する。電極対を高速に充電して短時間のうちに必要な電圧をかけることができる。アクチュエータの応答性を高速化することができる。選択線に保持を指令する電圧が印加されている行では、電源電圧に接続されているＭＯＳトランジスタのソース・ドレイン間抵抗が上昇する。ｐＭＯＳトランジスタとｎＭＯＳトランジスタの直列回路を流れる電流を減少させ、消費電力を減少させることができる。選択線の電位に連動して電源電圧に接続されているＭＯＳトランジスタのゲート電圧を切り替える技術を併用すると、アクチュエータの応答性と電力消費量を両立させやすい。

本明細書で開示する技術は、図４に示したように、一つのアクチュエータを一個の電極対で制御する場合にも有効であり、図５に示したように、一つのアクチュエータを二個の電極対で制御する場合にも有効である。

第1実施例の駆動回路の全体構成と単位回路の構成を示す。実施例の電圧印加回路の構成を示す。第２実施例の駆動回路の全体構成と単位回路の構成を示す。電圧印加回路の一例を示す電圧印加回路の他の例を示す。メモリの一例を示す。メモリＨと電圧レベル変換回路Ｄと電圧印加回路Ｊの関係を示す。電圧レベル変換回路の回路構成を示す。従来の駆動回路の全体構成と単位回路の構成を示す。

以下、本明細書で開示される技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）
各単位回路に、ＶＨＨ、ＶＢ、ＶＤＤ，ＧＲＤの４本の電源線が接続されている。ＶＢはｐＭＯＳトランジスタの閾値電圧にほぼ等しく、ｐＭＯＳトランジスタのソース・ドレイン間が適当な抵抗値を持って導通する状態とするバイアス電圧である。ＶＨＨ＞ＶＢ＞ＶＤＤ＞ｎＭＯＳトランジスタの閾値電圧＞ＧＲＤの関係にある。
（第２特徴）各々のアクチュエータに、二個の電極対（Ａ側電極対とＢ側電極対）が配置されている。電圧印加回路は「Ａ側電極対に電位差を加えてＢ側電極対に電位差を加えない第１状態」と「Ａ側電極対に電位差を加えないでＢ側電極対に電位差を加える第２状態」を切り替える。傾斜可能な鏡にアクチュエータが付設されており、第１状態における鏡の傾斜角と第２状態における鏡の傾斜角が相違する。

（実施例１）
図１は、駆動回路の一実施例の全体構成と単位回路の構成を示している。参照符号Ｆは単位回路を示し、ｍ行×ｎ列のマトリクスの各交点に配置されている。各単位回路Ｆは、図示しない鏡（傾斜可能となっている）に対応している。ｍ×ｎ個の鏡がｍ行×ｎ列のマトリクス状に配置されている。
各鏡に、二個の電極対（電極対Ａと電極対Ｂ）が配置されている。電極対は図５に示したものと同様であり、図１では参照符号の記載が省略されている。単位回路Ｆは、「電極対Ａに電位差を加えて電極対Ｂに電位差を加えない第１状態」と「電極対Ａに電位差を加えないで電極対Ｂに電位差を加える第２状態」を切り替える。電極対に吸引力が作用するかしないかによって、鏡の傾斜角が変化する。第１状態における鏡の傾斜角と第２状態における鏡の傾斜角が相違する。

従来の単位回路Ｋが電圧レベル変換回路Ｄを備えていたのに反し（図９参照）、図１の単位回路Ｆは電圧レベル変換回路Ｄを備えていない。単位回路Ｆの構成が単純化されている。

動作状態を指令する行を選択するｍビットデータを生成するｍビットレジスタに、ｍ本の選択線ＷＲ１，ＷＲ２・・が接続されている。ｍビットレジスタは、ｍ本のうちの１本の選択線の電位を３．３Ｖ（ＶＤＤという）とし、他の選択線の電位をゼロＶ（ＧＲＤという）とする。ｍビットレジスタは、電位をＶＤＤとする選択線を経時的にシフトしていく。例えば、１番選択線、２番選択線、・・・ｍ番選択線、１番選択線といったようにスキャンしていく。

図１に示すように、動作状態を指令するｎビットレジスタに、ｎ本のデータ線ＩＮ１，ＩＮ２・・，ＩＮｎが接続されている。ｎビットレジスタは、例えば電極対Ａに電位差を加えて電極対Ｂには電位差を加えないアクチェータに接続されているデータ線の電位を３．３Ｖ（ＶＤＤという）とし、電極対Ａに電位差を加えないで電極対Ｂに電位差を加えるアクチェータに接続されているデータ線の電位をゼロＶ（ＧＲＤという）とする。電位差をＡ側に加えるかＢ側に加えるかを示すデータは、選択線にＶＤＤが印加されている行のメモリＨに記憶され、選択線にＧＲＤが印加されている行のメモリＨは、すでに記憶しているメモリ値を保持する。

メモリＨは、図６に示したものと同様であり、重複説明を省略する。メモリＨは、ＤＡ端子とＤＢ端子に、ＶＤＤまたはＧＲＤ電圧を出力する。選択線ＷＲに書き込み用電圧（ＶＤＤ）が印加されると、出力端子ＤＡにデータ線ＩＮの電位が出力され、出力端子ＤＢにはデータ線ＩＮの電位を反転した電位が出力される。選択線ＷＲに非書き込み用電圧（ＧＲＤ）が印加される間は、選択線ＷＲが非書き込み用電圧（ＧＲＤ）に反転する直前に出力していた電圧が出力されつづける。

メモリＨの出力端子ＤＡの電位がＶＤＤかＧＲＤのいずれかであり、出力端子ＤＢの電位がＧＲＤかＶＤＤのいずれかであると、ｎＭＯＳトランジスタの閾値電圧がＶＤＤ〜ＧＲＤの間にあるために、メモリＨの出力で直接的にｎＭＯＳトランジスタを制御することができる。図２は、電圧印加回路Ｊの詳細を示しており、メモリＨの出力端子ＤＡがｎＭＯＳトランジスタ８Ａのゲートに直接に接続されており、メモリの出力端子ＤＢがｎＭＯＳトランジスタ８Ｂのゲートに直接に接続されている。

図7に示したように、従来の駆動回路では、ｐＭＯＳトランジスタ６Ａ，６Ｂのゲートには、メモリＨの出力電圧を電圧レベル変換回路Ｄで変換した電圧が加えられていた。それに対して、本実施例ではバイアス電圧ＶＢが印加される。バイアス電圧ＶＢは、ｐＭＯＳトランジスタ６Ａ，６Ｂの閾値のレベルの近傍に設定されている。ｐＭＯＳトランジスタのゲートにＶＨＨが印加されていると、ソース・ドレイン間には電流が流れない。ゲート電圧を低下させていくと、あるゲート電圧において急速にソース・ドレイン間に電流が流れ始める。ソース・ドレイン間に急速に電流が流れ始めるときのゲート電圧を、ここでは閾値という。本実施例では、閾値＞ＶＢの関係に調整されている。

ゲートにバイアス電圧ＶＢが印加されたｐＭＯＳトランジスタは、ソース・ドレイン間に抵抗をもたらす。ＶＢを調整することでその抵抗値を調整することができる。ｐＭＯＳトランジスタ６Ａ，６Ｂが抵抗を持っていると、図２の回路によって下記の現象が得られる。

（１）ｎＭＯＳトランジスタ８Ａがオフし、ｎＭＯＳトランジスタ８Ｂがオンしている期間。この状態では、電極対Ａは充電され、電極対Ｂは放電する。電極対Ａには吸引力が作用し、電極対Ｂには吸引力が作用しない。ｎＭＯＳトランジスタ８Ａがオフしてから電極対Ａに電圧ＶＨＨが加わるまでには時間を要し、その時間はｐＭＯＳトランジスタ６Ａの抵抗によって変化する。アクチュエータに高速応答性が要求される場合には、ｐＭＯＳトランジスタ６Ａが低抵抗となるバイアス電圧ＶＢを選択する。ただし、ｐＭＯＳトランジスタ６Ａが低抵抗であると、電極対Ａを充電する電流の他に、ｐＭＯＳトランジスタ６ＡとｎＭＯＳトランジスタ８Ａの直列回路を流れる貫通電流が増大し、電力消費量が増大する。アクチュエータに要求される応答性と、駆動回路に許容される電力消費量の両者を満たすバイアス電圧ＶＢに調整すればよい。
（２）ｎＭＯＳトランジスタ８Ａがオンし、ｐＭＯＳトランジスタ８Ｂがオフしている期間。この状態では、電極対Ａは放電し、電極対Ｂは充電される。電極対Ａには吸引力が作用せず、電極対Ｂには吸引力が作用する。応答性と電力消費量とバイアス電圧ＶＢの関係は、先に説明したとおりである。

図１と図９と比較すると明らかに、従来の単位回路Ｋが電圧レベル変換回路Ｄを必要としていたのに対し、実施例の単位回路Ｆは電圧レベル変換回路を必要としない。両者はともに、ＶＨＨ，ＶＢ、ＶＤＤ、ＧＲＤの電源線を必要とする。必要な電源線の数は増加しない。

（第２実施例）
前記したように、ｐＭＯＳトランジスタのゲートに加えるバイアス電圧ＶＢには、高すぎればアクチュエータの応答性が悪化し、低すぎれば消費電力が増大するという性質が存在している。第２実施例では、メモリの記憶内容を書き換える行のためのバイアス電圧ＶＢを低下させることによって応答性を高め、記憶内容を保持する行のためのバイアス電圧ＶＢを増大させることによって消費電力を低減する。アクチュエータをコントロールするＭＯＳトランジスタのゲート電圧のレベルを切り替える点では従来と同じであるが、従来では行列の交点ごとに切り替えるのに対し、本実施例では行単位で切り替えることから、必要な高耐圧トランジスタの個数を顕著に減少させることができる。

図３に示すように、本実施例の駆動回路は、電圧Ｖ１と電圧Ｖ２という２電圧を出力する電圧生成回路Ｐを利用する。電圧生成回路Ｐは、全部の選択線に共有される。電圧生成回路Ｐは一個あれば足りる。
電圧生成回路Ｐは、電源電圧ＶＤＤと接地電圧ＧＲＤの間に接続されている抵抗Ｒ１とｎＭＯＳトランジスタであるｎｈ１の直列回路を備えている。ｎｈ１のドレインとゲートが接続されている。この構成によると、ｎｈ１のドレインとゲートの電圧は一定の電圧に調整される。その電圧は、抵抗Ｒ１によって決まる。抵抗がＲ１であれば、ドレイン等の電圧はＶ１となる。
同様に、電源電圧ＶＤＤと接地電圧ＧＲＤの間に、抵抗Ｒ２とｎＭＯＳトランジスタであるｎｈ２が直列に接続されている。抵抗がＲ２であれば、ｎｈ２のドレイン等の電圧はＶ２となる。

電源線ＶＨＨ，ＶＢ，ＶＤＤ，ＧＲＤ等は、各交点に達するものであればよく、図１に示すように列方向に伸びていてもよいし、図３に示すように行方向に伸びていてもよい。本実施例では行方向に伸びている。
各行に、バイアス線ＶＢに加える電圧を切り替える回路Ｑが配置されている。ｎＭＯＳトランジスタであるｎｈ３のゲートには選択線ＷＲの電圧が印加され、ｎＭＯＳトランジスタであるｎｈ４のゲートには選択線ＷＲの電圧を反転した電圧が印加される。選択線ＷＲに書き込み電圧（ＶＤＤ）が印加されていると、ｎＭＯＳトランジスタであるｎｈ３がオンしてｎｈ４がオフし、ｎＭＯＳトランジスタであるｎｈ５のゲートに電圧Ｖ１が印加される。選択線ＷＲに保持電圧（ＧＲＤ）が印加されていると、ｎｈ３がオフしてｎｈ４がオンし、ｎｈ５のゲートに電圧Ｖ２が印加される。

電圧切り替え回路Ｑでは、電源電圧ＶＨＨと接地電圧ＧＲＤの間に、ｐＭＯＳトランジスタであるｐｈ１とｎＭＯＳトランジスタであるｎｈ５が直列に接続されている。ｐｈ１のソースとゲートが接続されている。
ｎｈ５のゲートに電圧Ｖ１が印加されると、ｎｈ５のソース・ドレイン間の抵抗が下がり、ｐｈ１とｎｈ５の直列回路を流れる電流値が増大する。バイアス線ＶＢの電圧ＶＢは、ＶＨＨよりも低下する。ｎｈ５のゲートに電圧Ｖ２が印加されると、ｎｈ５のソース・ドレイン間抵抗が上がり、ｐｈ１とｎｈ５の直列回路に流れる電流値が低下する。バイアス線ＶＢの電圧ＶＢはＶＨＨに近くなる。ｎｈ５のゲートに電圧Ｖ２が印加されると、ｎｈ５がオフするようにしてもよい。この場合、バイアス線ＶＢの電圧ＶＢは、ＶＨＨ＞ＶＢ＞閾値の関係となる。

上記から、選択線ＷＲの電位がＶＤＤであってメモリＨにデータを書き込む行では、バイアス線ＶＢの電圧ＶＢが低下し、図２のｐＭＯＳトランジスタの抵抗が低下し、電極対を充電する電流が大きくなり、短時間で電極対が所定の電圧に充電される。高速応答性を確保することができる。選択線ＷＲの電位がＧＲＤであってメモリＨのデータを保持する行では、バイアス線ＶＢの電圧ＶＢが増大し、図２のｐＭＯＳトランジスタの抵抗が増大し、ｐＭＯＳトランジスタとｎＭＯＳトランジスタの直列回路を流れる電流が抑制させる。消費電力を低減することができる。
本実施例によると、高速応答性と低消費電力化を両立させることができる。
バイアス線ＶＢの電圧が、各交点に配置されている電極対（画素回路の電極対）のスイッチングによって変動することを抑制したい場合には、回路Ｑの電圧ＶＢの出力部にインピーダンス変換のためのバッファアンプを挿入することが有効である。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

ＶＨＨ，ＶＤＤ，ＧＲＤ：電源線
ＶＢ：バイアス線
ＶＨＨ＞ＶＢ＞ＶＤＤ＞ＧＲＤ
Ａ：一方の電極対
Ｂ：他方の電極対
ａ：一方の電極
ｂ：他方の電極
ｃ：共通電極
Ｆ：単位回路
Ｈ：メモリ
Ｊ：電圧印加回路
ＩＮ：データ線
ＷＲ：選択線
ＤＡ：一方の電極対（Ａ側）用のｎＭＯＳトランジスタのゲート電圧
ＤＢ：他方の電極対（Ｂ側）用のｎＭＯＳトランジスタのゲート電圧
ＶＢ：ｐＭＯＳトランジスタのゲート電圧
Ｐ：電圧生成回路Ｐ
Ｑ：電圧切り替え回路
２，４：反転回路
６：ｐＭＯＳトランジスタ
８：ｎＭＯＳトランジスタ

Claims

複数個の電極対が行列に沿って配置されている静電容量型アクチュエータのための駆動回路であり、
各電極対の一方の電極はｐＭＯＳトランジスタを介して高圧側電源電圧に接続されているとともにｎＭＯＳトランジスタを介して低圧側電源電圧に接続されており、
プラスの電源電圧を用いる場合は低圧側電源電圧＝接地電圧であり、マイナスの電源電圧を用いる場合は高圧側電源電圧＝接地電圧であり、
各電極対の他方の電極は接地電圧に接続されており、
ｐＭＯＳトランジスタのオン・オフを切換えるゲート電圧範囲が、ｎＭＯＳトランジスタのオン・オフを切換えるゲート電圧範囲より高圧であって、両者が重複しておらず、
各電極対に対応して、選択線とデータ線に接続されているメモリが配置されており、
各電極対に対応するメモリからの出力線が、当該電極対に対応するとともに接地電圧に接続されているＭＯＳトランジスタのゲートに接続されており、
プラスまたはマイナスの電源電圧に接続されているＭＯＳトランジスタのゲートに、メモリの記憶内容に依らないとともにメモリが出力する電圧範囲外にある電圧が印加されている
ことを特徴とする駆動回路。
選択線に書き込みを指令する電圧が印加されているとＭＯＳトランジスタのソース・ドレイン間抵抗を低下させる電圧を出力し、選択線に保持を指令する電圧が印加されているとＭＯＳトランジスタのソース・ドレイン間抵抗を上昇させる電圧を出力する電圧切り替え回路が各行に配置されており、電圧切り替え回路の出力電圧が、対応する行のプラスまたはマイナスの電源電圧に接続されているＭＯＳトランジスタのゲートに印加されることを特徴とする請求項１に記載の駆動回路。