JP2010175681A - 液晶表示装置および電子機器 - Google Patents
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Abstract
【課題】構成が複雑になるのを抑制しながら、電源がオフ状態にされた際の残像を消去することが可能な液晶表示装置を提供する。
【解決手段】この液晶表示装置100は、電源VDDがオフ状態にされた際に所定時間電力を保持することが可能な補助電源回路6と、電源VDDに接続されるとともに電源VDDがオフ状態にされた際に補助電源回路6によって駆動され、電源VDDの電圧の降下に基づいて画素選択用トランジスタ12をオン状態にするための信号を発生させる信号発生回路7とを備えている。そして、電源VDDがオフ状態にされた際に、複数の画素11にそれぞれ含まれる画素電極13の電位が略同電位にされるように構成されている。
【選択図】図1
【解決手段】この液晶表示装置100は、電源VDDがオフ状態にされた際に所定時間電力を保持することが可能な補助電源回路6と、電源VDDに接続されるとともに電源VDDがオフ状態にされた際に補助電源回路6によって駆動され、電源VDDの電圧の降下に基づいて画素選択用トランジスタ12をオン状態にするための信号を発生させる信号発生回路7とを備えている。そして、電源VDDがオフ状態にされた際に、複数の画素11にそれぞれ含まれる画素電極13の電位が略同電位にされるように構成されている。
【選択図】図1
Description
本発明は、液晶表示装置および電子機器に関し、特に、電源がオフ状態にされた際に画素選択用トランジスタをオン状態にする信号を発生させる信号発生回路を備える液晶表示装置および電子機器に関する。
従来、電源がオフ状態にされた際に画素選択用トランジスタをオン状態にする信号を発生させる信号発生回路を備える液晶表示装置が知られている(たとえば、特許文献1参照)。上記特許文献1に記載の液晶表示装置では、信号発生回路は、コンデンサ、抵抗およびインバーターによって構成されており、信号発生回路のコンデンサには電源の電圧が降下するのを検出するための電圧降下検出回路が接続されている。また、信号発生回路のインバーターには、電源がオフ状態にされた際に所定時間電力を保持することが可能な電源保持回路が接続されている。そして、電圧降下検出回路によって電源の電圧が降下するのを検出することに応答して、信号発生回路が画素選択用トランジスタをオン状態にする信号を発生し、複数の画素にそれぞれ設けられる画素選択用トランジスタがオン状態となる。これにより、複数の画素の画素電極の電位が共通電極の電位となり、液晶表示装置に表示されている残像が消去される。
しかしながら、上記特許文献1に記載の液晶表示装置では、信号発生回路とは別個に電源の電圧が降下するのを検出するための電圧降下検出回路が設けられている分、液晶表示装置の構成が複雑になるという問題点がある。
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、構成が複雑になるのを抑制しながら、電源がオフ状態にされた際の残像を消去することが可能な液晶表示装置および電子機器を提供することである。
上記目的を達成するために、この発明の第1の局面における液晶表示装置は、ゲート線と、ゲート線に交差するように配置される信号線と、ゲート線にゲートが接続され、信号線にソース/ドレインの一方が接続される画素選択用トランジスタと、電源がオフ状態にされた際に所定時間電力を保持することが可能な補助電源回路と、電源に接続されるとともに電源がオフ状態にされた際に補助電源回路によって駆動され、電源の電圧の降下に基づいて画素選択用トランジスタをオン状態にするための信号を発生させる信号発生回路とを備え、電源がオフ状態にされた際に、複数の画素にそれぞれ含まれる画素電極の電位が略同電位にされるように構成されている。
この第1の局面による液晶表示装置では、上記のように、電源がオフ状態にされた際に、電源の電圧の降下に基づいて、複数の画素にそれぞれ含まれる画素電極の電位が略同電位にされるように構成することによって、電源がオフ状態にされた際に複数の画素のそれぞれの液晶に印加される電圧が略等しくなるので、液晶表示装置に表示される残像を消去することができる。また、電源の電圧の降下を検出するための回路を別途設けることなく信号発生回路に実質的に電源の電圧の降下を検出する機能を持たせることができるので、液晶表示装置の構成が複雑になるのを抑制することができる。
上記第1の局面による液晶表示装置において、好ましくは、信号発生回路は、電源の電圧の降下に基づいて第1の時間にHレベルまたはLレベルの一方に出力の信号が切り替わる第1論理回路と、電源の電圧の降下に基づいて第1の時間とは異なる第2の時間にHレベルまたはLレベルの一方に出力の信号が切り替わる第2論理回路と、第1の時間と第2の時間との間に、第1論理回路および第2論理回路の出力に基づいて、画素選択用トランジスタをオン状態にするためのHレベルまたはLレベルの信号を発生させる第3論理回路とを含む。このように構成すれば、第1論理回路、第2論理回路および第3論理回路の3つの論理回路のみを用いて、容易に、電源の電圧の効果に基づいて画素選択用トランジスタをオン状態にするための信号を発生させることができる。
この場合、好ましくは、第1論理回路は、電源が入力側に接続される第1インバーターを含み、第2論理回路は、電源が入力側に接続され、第1インバーターとは異なるしきい値を有する第2インバーターを含み、第3論理回路は、第1インバーターの出力側および第2インバーターの出力側が入力側に接続されるXOR回路を含む。このように構成すれば、第1インバーターのしきい値と第2インバーターのしきい値とが異なるので、電源の電圧の降下に基づいて第1インバーターの出力がHレベルまたはLレベルの一方に切り替わる時間と、第2インバーターの出力がHレベルまたはLレベルの一方に切り替わる時間とを異ならせることができる。また、第1インバーターの出力側および第2インバーターの出力側をXOR回路に接続することにより、第1インバーターの出力がHレベルまたはLレベルの一方であり、かつ、第2インバーターの出力がHレベルまたはLレベルの他方である時間にXOR回路からHレベルの信号を出力することができる。
上記信号発生回路が第1インバーターおよび第2インバーターを含む液晶表示装置において、好ましくは、第1インバーターおよび第2インバーターには、電源の電圧が直接入力されるように構成されている。このように構成すれば、互いにしきい値の異なる第1インバーターおよび第2インバーターに同じ電圧(電源の電圧)が入力されるので、電源の電圧の降下に基づいて第1インバーターの出力がHレベルまたはLレベルの一方に切り替わる時間と、第2インバーターの出力がHレベルまたはLレベルの一方に切り替わる時間とを確実に異ならせることができる。
上記信号発生回路が第1論理回路および第2論理回路を含む液晶表示装置において、好ましくは、第1論理回路は、電源が入力側に接続される第1インバーターを含み、第2論理回路は、電源が入力側に接続され、第1インバーターと略同じしきい値を有する第2インバーターを含み、第3論理回路は、第1インバーターの出力側および第2インバーターの出力側が入力側に接続されるXOR回路を含み、電源と第1インバーターの入力側との間と、第1インバーターの入力側と出力側との間に抵抗が接続されるとともに、電源と第2インバーターの入力側との間と、第2インバーターの入力側と出力側との間に抵抗が接続されることにより、第1インバーターに入力される電圧と第2インバーターに入力される電圧とを異ならせるように構成されている。このように構成すれば、略同じしきい値を有する第1インバーターおよび第2インバーターに入力される電圧が異なるので、電源の電圧の降下に基づいて第1インバーターの出力がHレベルまたはLレベルの一方に切り替わる時間と、第2インバーターの出力がHレベルまたはLレベルの一方に切り替わる時間とを異ならせることができる。また、第1インバーターの出力側および第2インバーターの出力側をXOR回路に接続することにより、第1インバーターの出力がHレベルまたはLレベルの一方であり、かつ、第2インバーターの出力がHレベルまたはLレベルの他方である時間にXOR回路からHレベルの信号を出力することができる。
上記信号発生回路が第1インバーターおよび第2インバーターを含む液晶表示装置において、好ましくは、信号発生回路に含まれる第1インバーターおよび第2インバーターは、それぞれ、補助電源回路から電力が供給されるように構成されている。このように構成すれば、電源がオフ状態にされた際に所定時間電力を保持することができる補助電源回路により、電源がオフ状態にされた後でも、第1インバーターおよび第2インバーターを駆動することができる。
上記第1の局面による液晶表示装置において、好ましくは、信号線は、複数設けられ、複数の信号線の一方端にそれぞれ設けられ、信号発生回路により発生される信号に基づいてオン状態となるスイッチをさらに備え、電源がオフ状態にされた際に、信号発生回路により発生される信号に基づいて、画素選択用トランジスタがオン状態になるとともに、スイッチがオン状態となることにより、複数の信号線の電位が略同電位となるように構成されている。このように構成すれば、電源がオフ状態にされた際に、略同電位にされた複数の信号線と画素の画素電極とが電気的に接続されるので、複数の画素の画素電極の電位を同電位にすることができる。
この場合、好ましくは、電源がオフ状態にされた際に、信号発生回路により発生される信号に基づいて、スイッチがオン状態となることにより、画素に信号を書き込む前に画素に印加されるプリチャージ電源に複数の信号線が電気的に接続されることによって、複数の信号線の電位が略同電位となるように構成されている。このように構成すれば、電源がオフ状態にされた際に、画素の画素電極とプリチャージ電源とが信号線を介して電気的に接続されるので、複数の画素の画素電極の電位をプリチャージ電源の電位にすることができる。
上記信号発生回路が発生する信号に基づいてオン状態となるスイッチを備える液晶表示装置において、好ましくは、電源がオフ状態にされた際に、信号発生回路により発生される信号に基づいて、スイッチがオン状態となることにより、複数の信号線同士を電気的に接続することによって、複数の信号線の電位を略同電位にするように構成されている。このように構成すれば、電源がオフ状態にされた際に、複数の画素の画素電極同士が信号線を介して電気的に接続されるので、複数の画素の画素電極の電位を同電位にすることができる。
上記信号発生回路が発生する信号に基づいてオン状態となるスイッチを備える液晶表示装置において、好ましくは、電源がオフ状態にされた際に、信号発生回路により発生される信号に基づいて、スイッチがオン状態となることにより、複数の信号線が共通電位電源に電気的に接続されることによって、複数の信号線の電位が略同電位となるように構成されている。このように構成すれば、電源がオフ状態にされた際に、画素の画素電極と共通電位電源とが信号線を介して電気的に接続されるので、複数の画素の画素電極の電位を共通電位にすることができる。
この発明の第2の局面による電子機器は、上記のいずれかの構成を有する液晶表示装置を備える。このように構成すれば、構成が複雑になるのを抑制しながら、電源がオフ状態にされた際の残像を消去することが可能な電子機器を得ることができる。
以下、本発明の実施形態を図面に基づいて説明する。
(第1実施形態)
図1および図2を参照して、本発明の第1実施形態による液晶表示装置100の構成について説明する。
図1および図2を参照して、本発明の第1実施形態による液晶表示装置100の構成について説明する。
本発明の第1実施形態による液晶表示装置100には、図1に示すように、表示部1、Hドライバ2、Vドライバ3、OR回路4、スイッチ回路5、補助電源回路6および信号発生回路7が備えられている。
Hドライバ2には、複数の信号線8が接続されており、信号線8は、表示部1に接続されている。また、複数の信号線8の一方端は、スイッチ回路5に含まれるスイッチ51にそれぞれ接続されている。また、Hドライバ2は、電源VDDに接続されるとともに、接地されている。
Vドライバ3には、複数のシフトレジスタ回路31が設けられている。複数のシフトレジスタ回路31の出力側は、それぞれ、AND回路32の入力側に接続されている。なお、AND回路32の入力側には、所定のシフトレジスタ回路31の出力と、所定のシフトレジスタ回路31に隣接するシフトレジスタ回路31の出力とが入力されている。また、Vドライバ3は、電源VDDに接続されるとともに、接地されている。
OR回路4には、複数のOR回路部41が設けられている。OR回路部41の入力側には、Vドライバ3に設けられる複数のAND回路32の出力側が接続されるとともに、信号発生回路7の出力側が接続されている。また、OR回路部41の出力側には、それぞれ、ゲート線9が接続されている。また、OR回路4は、補助電源回路6に接続されるとともに、接地されている。
信号線8とゲート線9とが交差する表示部1の領域には、複数の画素11が設けられている。なお、図1には、簡略化のために1つの画素11のみを図示している。画素11は、画素選択用トランジスタ12、画素電極13、共通電極14、液晶15および保持容量16から構成されている。画素選択用トランジスタ12のゲートは、ゲート線9に接続されるとともに、画素選択用トランジスタ12のソース/ドレインの一方には、信号線8が接続されている。また、画素選択用トランジスタ12のソース/ドレインの他方には、画素電極13と保持容量16の電極の一方とが接続されている。また、画素電極13と対向するように共通電極14が設けられており、画素電極13と共通電極14との間には液晶15が挟持されている。また、共通電極14と保持容量16の電極の他方には共通電位が供給される。
ここで、第1実施形態では、スイッチ回路5には、一方端が信号線8に接続されるとともに、他方端がプリチャージ電源VPCに接続される複数のスイッチ51が設けられている。また、複数のスイッチ51は、それぞれ、信号発生回路7に接続されており、信号発生回路7が発生する信号に基づいて、スイッチ51をオンするように構成されている。なお、スイッチ51がオン状態になることにより、プリチャージ電源VPCと信号線8とが電気的に接続するように構成されている。
補助電源回路6は、ダイオード61とコンデンサ62とから構成されている。コンデンサ62は、ダイオード61の出力側に接続されている。また、補助電源回路6には、電源VDDが接続されているとともに、OR回路4および信号発生回路7に接続されている。補助電源回路6は、コンデンサ62に電荷を蓄積するとともに、電源VDDがオフ状態になった際に、OR回路4および信号発生回路7に電力を供給するように構成されている。また、補助電源回路6は、接地されている。
ここで、第1実施形態では、図2に示すように、信号発生回路7は、インバーター71、インバーター72およびXOR回路73から構成されている。なお、インバーター71およびインバーター72は、それぞれ、本発明の「第1インバーター(第1論理回路)」および「第2インバーター(第2論理回路)」の一例であり、XOR回路73は、本発明の「第3論理回路」の一例である。また、第1実施形態では、インバーター71およびインバーター72の入力側には直接電源VDDが接続されている。また、XOR回路73の入力側には、インバーター71およびインバーター72の出力側が接続されている。また、XOR回路73の出力側は、図1に示すように、OR回路4のOR回路部41の入力側と、スイッチ回路5のスイッチ51に接続されている。なお、インバーター71のしきい値VthAは、インバーター72のしきい値VthBよりも大きくなる(VthA>VthB)ように構成されている。また、第1実施形態では、信号発生回路7(インバーター71、インバーター72およびXOR回路73)には、補助電源回路6から電圧VDDAが供給されている。なお、信号発生回路7は、実質的に電源VDDの電圧の降下を検出する機能を有するとともに、電源VDDの電圧の降下に基づいて画素選択用トランジスタ12をオン状態にするための信号を発生する機能を有する。また、信号発生回路7は、複数の信号線8の一方端にそれぞれ設けられるスイッチ51をオン状態にするための信号を発生する機能を有する。
次に、図1〜図5を参照して、本発明の第1実施形態による電源VDDがオフ状態にされる際の液晶表示装置100の残像の消去動作について説明する。
図3および図4に示すように、時間t1より前の時間では、電源VDDはオン状態となっている。このとき、電源VDDの電圧は、インバーター71のしきい値VthAおよびインバーター72のしきい値VthBよりも大きいので、インバーター71の出力VINVAおよびインバーター72の出力VINVBは、Lレベルとなっている。
次に、時間t1において電源VDDがオフ状態にされる。これにより、電源VDDの電圧は、時間とともに減少する。そして、図3に示すように、電源VDDの電圧が、インバーター71のしきい値VthAと略等しくなる時間t2において、インバーター71の出力VINVAは、Lレベル(GND)からHレベルに切り替わる。なお、時間t2は、本発明の「第1の時間」の一例である。また、信号発生回路7には、補助電源回路6の電圧VDDAが供給されており、インバーター71から出力されるHレベルの電圧VINVAは、補助電源回路6から供給される電圧VDDAである。
また、図4に示すように、電源VDDの電圧が、インバーター72のしきい値VthBと略等しくなる時間t3において、インバーター72から出力される電圧VINVBは、LレベルからHレベル(補助電源回路6から供給される電圧VDDA)に切り替わる。なお、時間t3は、本発明の「第2の時間」の一例である。また、インバーター72のしきい値VthBは、インバーター71のしきい値VthAよりも小さいため、インバーター72の出力電圧VINVBがLレベルからHレベルに切り替わる時間t3は、インバーター71の出力電圧VINVAがLレベルからHレベルに切り替わる時間t2よりも遅くなる。
そして、図5に示すように、時間t2から時間t3までの間には、インバーター71からHレベルの電圧VINVAが出力されるとともに、インバーター72からLレベルの電圧VINVBが出力されることにより、XOR回路73からはHレベルの電圧VENB(補助電源回路6から供給される電圧VDDA)が出力される。そして、図1に示すように、XOR回路73から出力されたHレベルの電圧VENBは、OR回路4のOR回路部41と、スイッチ回路5のスイッチ51とに入力される。その結果、OR回路部41からは、Hレベルの信号がゲート線9に出力されることにより、画素選択用トランジスタ12がオン状態となるとともに、スイッチ51がオン状態となる。これにより、第1実施形態では、複数の画素11の画素電極13が、画素選択用トランジスタ12および信号線8を介してプリチャージ電源VPCに電気的に接続され、複数の画素11の全ての画素電極13の電位がプリチャージ電源VPCの電位になるので、表示部1に表示された画像の残像が消去される。
そして、図3および図4に示すように、時間t3より後の時間では、インバーター71の出力の電圧VINVAと、インバーター72の出力の電圧VINVBとは、時間とともに減少する。また、時間t3より後の時間では、インバーター71の出力の電圧VINVAと、インバーター72の出力の電圧VINVBとは略等しいので、図5に示すように、XOR回路73からは、Lレベルの信号が出力される。これにより、画素選択用トランジスタ12がオフ状態になるとともに、スイッチ51もオフ状態となる。
第1実施形態では、上記のように、電源VDDがオフ状態にされた際に、電源VDDの電圧の降下に基づいて信号発生回路7により画素選択用トランジスタ12をオン状態にする信号が発生されるとともに、複数の画素11にそれぞれ含まれる画素電極13の電位が同電位にされるように構成することによって、電源VDDがオフ状態にされた際に複数の画素11のそれぞれの液晶15に印加される電圧が略等しくなるので、表示部1に表示される残像を消去することができる。また、信号発生回路7が電源VDDの電圧の降下に基づいて画素選択用トランジスタ12をオン状態にするための信号を発生させるように構成することによって、電源VDDの電圧の降下を検出するための回路を別途設け設けることなく信号発生回路7に実質的に電源VDDの電圧の降下を検出する機能を持たせることができるので、液晶表示装置100の構成が複雑になるのを抑制することができる。
また、第1実施形態では、上記のように、信号発生回路7が、電源VDDが入力側に接続されるインバーター71と、電源VDDが入力側に接続され、インバーター71のしきい値VthAよりも小さいしきい値VthBを有するインバーター72と、インバーター71およびインバーター72の出力側が入力側に接続されるXOR回路73とを含むことによって、インバーター71のしきい値VthAとインバーター72のしきい値VthBとが異なるので、電源VDDの電圧の降下に基づいてインバーター71の出力がHレベルに切り替わる時間と、インバーター72の出力がHレベルに切り替わる時間とを異ならせることができる。また、インバーター71の出力側およびインバーター72の出力側をXOR回路73に接続することにより、インバーター71の出力がHレベルであり、かつ、インバーター72の出力がLレベルである時間にXOR回路73からHレベルの信号を出力することができる。
また、第1実施形態では、上記のように、インバーター71およびインバーター72に電源VDDの電圧が直接入力するように構成することによって、互いにしきい値の異なるインバーター71およびインバーター72とには同じ電圧(電源VDDの電圧)が入力されるので、電源VDDの電圧の降下に基づいてインバーター71の出力がHレベルに切り替わる時間と、インバーター72の出力がHレベルに切り替わる時間とを確実に異ならせることができる。
また、第1実施形態では、上記のように、信号発生回路7に含まれるインバーター71およびインバーター72を、それぞれ、補助電源回路6から電力が供給されるように構成することによって、電源VDDがオフ状態にされた際に所定時間電力を保持することができる補助電源回路6により、電源VDDがオフ状態にされた後でも、インバーター71およびインバーター72を駆動することができる。
また、第1実施形態では、上記のように、電源VDDがオフ状態にされた際に、信号発生回路7により発生される信号に基づいて、画素選択用トランジスタ12がオン状態になるとともに、スイッチ51がオン状態となることにより、複数の信号線8の電位が略同電位となるように構成することによって、電源VDDがオフ状態にされた際に、略同電位にされた複数の信号線8と画素電極13とが電気的に接続されるので、複数の画素11の画素電極13の電位を同電位にすることができる。
また、第1実施形態では、上記のように、電源VDDがオフ状態にされた際に、信号発生回路7により発生される信号に基づいて、スイッチ51がオン状態となることにより、プリチャージ電源VPCに複数の信号線8が電気的に接続されることによって、複数の信号線8の電位が略同電位となるように構成することによって、電源VDDがオフ状態にされた際に、画素電極13とプリチャージ電源VPCとが信号線8を介して電気的に接続されるので、複数の画素11の画素電極13の電位をプリチャージ電源VPCの電位にすることができる。
(第2実施形態)
この第2実施形態では、上記した第1実施形態とは異なり、図6に示すように、信号発生回路7aのインバーター71aおよびインバーター72aに入力される電圧が異なるように構成されている液晶表示装置100について説明する。
この第2実施形態では、上記した第1実施形態とは異なり、図6に示すように、信号発生回路7aのインバーター71aおよびインバーター72aに入力される電圧が異なるように構成されている液晶表示装置100について説明する。
第2実施形態による液晶表示装置100の信号発生回路7aは、図6に示すように、インバーター71a、インバーター72aおよびXOR回路73を含んでいる。なお、インバーター71aおよびインバーター72aは、それぞれ、本発明の「第1インバーター(第1論理回路)」および「第2インバーター(第2論理回路)」の一例であり、XOR回路73は、本発明の「第3論理回路」の一例である。また、インバーター71aのしきい値VthAおよびインバーター72aのしきい値VthBは、略等しい。インバーター71aの入力側には、抵抗値RA1を有する抵抗74を介して電源VDDが接続されている。また、インバーター71aの入力側と出力側との間に抵抗値RA2を有する抵抗75が接続されている。また、インバーター72aの入力側には、抵抗値RB1を有する抵抗76を介して電源VDDが接続されている。また、インバーター72aの入力側と出力側との間に抵抗値RB2を有する抵抗77が接続されている。なお、第2実施形態では、抵抗74、抵抗75、抵抗76および抵抗77の抵抗値RA1、RA2、RB1およびRB2は、RA1/RA2>RB1/RB2の関係を満たすように構成されており、インバーター71aに入力される電圧VinAよりもインバーター72aに入力される電圧VinBのほうが大きくなるように構成されている。なお、第2実施形態のその他の構成は、上記第1実施形態と同様である。
次に、図6〜図9を参照して、本発明の第2実施形態による電源VDDがオフ状態にされる際の液晶表示装置100の残像の消去動作について説明する。
図7および図8に示すように、時間t1より前の時間では、電源VDDはオン状態となっている。このとき、電源VDDの電圧は、インバーター71aのしきい値VthAおよびインバーター72aのしきい値VthBよりも大きいので、インバーター71aの出力VINVAおよびインバーター72aの出力VINVBは、Lレベル(GND)となっている。
次に、時間t1において電源VDDがオフ状態にされる。これにより、電源VDDの電圧は、時間とともに減少するとともに、インバーター71aに入力する電圧VinAも減少する。そして、図7に示すように、電圧VinAが、インバーター71aのしきい値VthAと略等しくなる時間t2において、インバーター71aの出力は、LレベルからHレベル(補助電源回路6から供給される電圧VDDA)に切り替わる。
また、図8に示すように、電源VDDの電圧が時間とともに減少するとともに、インバーター72aに入力する電圧VinBも減少する。そして、インバーター72aに入力する電圧VinBが、インバーター72aのしきい値VthBと略等しくなる時間t3において、インバーター72aから出力される電圧VINVBは、LレベルからHレベルに切り替わる。なお、インバーター72aに入力される電圧VinBは、インバーター71aに入力される電圧VinAよりも大きいので、インバーター72aの出力電圧VINVBがLレベルからHレベルに切り替わる時間t3は、インバーター71aの出力電圧VINVAがLレベルからHレベルに切り替わる時間t2よりも遅くなる。
そして、図9に示すように、時間t2から時間t3までの間には、インバーター71aからHレベルの電圧VINVAが出力されるとともに、インバーター72aからLレベルの電圧VINVBが出力されることにより、XOR回路73からはHレベルの電圧VENB(補助電源回路6から供給される電圧VDDA)が出力される。なお、XOR回路73からHレベルの電圧VENBが出力され、表示部1に表示された画像の残像が消去される動作は、上記第1実施形態と同様である。
第2実施形態では、上記のように、信号発生回路7が、しきい値VthAおよびVthBが略等しいインバーター71aおよびインバーター72aとを含み、インバーター71aに入力される電圧VinAとインバーター72aに入力される電圧VinBとを異ならせることによって、略同じしきい値を有するインバーター71aおよびインバーター72aに入力される電圧が異なるので、電源VDDの電圧の降下に基づいてインバーター71aの出力がHレベルに切り替わる時間と、インバーター72aの出力がHレベルに切り替わる時間とを異ならせることができる。また、インバーター71aの出力側およびインバーター72aの出力側をXOR回路73に接続することにより、インバーター71aの出力VINVAがHレベルであり、かつ、インバーター72aの出力VINVBがLレベルである時間にXOR回路73からHレベルの信号を出力することができる。なお、第2実施形態のその他の効果は、上記第1実施形態と同様である。
次に、図10および図11を参照して、本発明の第1および第2実施形態による液晶表示装置100を用いた電子機器について説明する。
本発明の第1および第2実施形態による液晶表示装置100は、図10および図11に示すように、携帯電話400およびPC(Personal Computer)500などに用いることが可能である。図10の携帯電話400においては、表示画面400aに本発明の第1および第2実施形態による液晶表示装置100が用いられる。また、図11のPC500においては、表示画面500aなどに本発明の第1および第2実施形態による液晶表示装置100を用いることが可能である。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記第1および第2実施形態では、信号線がスイッチを介してプリチャージ電源VPCに電気的に接続される例を示したが、本発明はこれに限らず、図12に示すように、複数の信号線同士がスイッチを介して電気的に接続されていてもよい。これにより、電源VDDがオフ状態にされた際に、複数の画素の画素電極の電位は同電位となるので、表示部に表示される残像を消去することができる。また、図13に示すように、複数の信号線がスイッチを介して共通電位電源VCOMに接続されていてもよい。これにより、電源VDDがオフ状態にされた際に、画素の画素電極の電位が共通電極の電位(共通電位)と略等しくなるので、液晶に印加される電圧が略ゼロになる。その結果、表示部に表示される残像を消去することができる。また、電源VDDがオフ状態にされた際に、信号線をプリチャージ電源VPC、共通電位電源VCOM以外の所定の電源または電極に電気的に接続するようにしてもよい。
また、上記第1および第2実施形態では、電源VDDがオフ状態にされた際に、画素選択用トランジスタがオン状態となるとともに、複数の信号線の電位が同電位になる例を示したが、本発明はこれに限らず、電源VDDがオフ状態にされた際に、少なくとも画素選択用トランジスタがオン状態となればよい。
また、上記第1および第2実施形態では、信号発生回路が2つのインバーターと1つのXOR回路とを含む例を示したが、本発明はこれに限らず、電源VDDがオフ状態にされた際に、画素選択用トランジスタをオン状態にするとともに、複数の信号線の電位を同電位にする信号を発生する回路であれば、インバーター、XOR回路以外の回路によって、信号発生回路を構成してもよい。
また、上記第1および第2実施形態では、電源VDDがオフ状態にされた際に、信号発生回路がHレベルの信号を発生する例を示したが、本発明はこれに限らず、電源VDDがオフ状態にされた際に、信号発生回路がLレベルの信号を発生するようにしてもよい。この場合、画素選択用トランジスタは、pチャネルトランジスタから構成される。
6 補助電源回路
7、7a 信号発生回路
8 信号線
9 ゲート線
11 画素
12 画素選択用トランジスタ
13 画素電極
51 スイッチ
71、71a インバーター(第1論理回路、第1インバーター)
72、72a インバーター(第2論理回路、第2インバーター)
73 XOR回路(第3論理回路)
74、75、76、77 抵抗
7、7a 信号発生回路
8 信号線
9 ゲート線
11 画素
12 画素選択用トランジスタ
13 画素電極
51 スイッチ
71、71a インバーター(第1論理回路、第1インバーター)
72、72a インバーター(第2論理回路、第2インバーター)
73 XOR回路(第3論理回路)
74、75、76、77 抵抗
Claims (11)
- ゲート線と、
前記ゲート線に交差するように配置される信号線と、
前記ゲート線にゲートが接続され、前記信号線にソース/ドレインの一方が接続される画素選択用トランジスタと、
電源がオフ状態にされた際に所定時間電力を保持することが可能な補助電源回路と、
前記電源に接続されるとともに前記電源がオフ状態にされた際に前記補助電源回路によって駆動され、前記電源の電圧の降下に基づいて前記画素選択用トランジスタをオン状態にするための信号を発生させる信号発生回路とを備え、
前記電源がオフ状態にされた際に、複数の画素にそれぞれ含まれる画素電極の電位が略同電位にされるように構成されている、液晶表示装置。 - 前記信号発生回路は、
前記電源の電圧の降下に基づいて第1の時間にHレベルまたはLレベルの一方に出力の信号が切り替わる第1論理回路と、
前記電源の電圧の降下に基づいて前記第1の時間とは異なる第2の時間にHレベルまたはLレベルの一方に出力の信号が切り替わる第2論理回路と、
前記第1の時間と前記第2の時間との間に、前記第1論理回路および前記第2論理回路の出力に基づいて、前記画素選択用トランジスタをオン状態にするためのHレベルまたはLレベルの信号を発生させる第3論理回路とを含む、請求項1に記載の液晶表示装置。 - 前記第1論理回路は、前記電源が入力側に接続される第1インバーターを含み、前記第2論理回路は、前記電源が入力側に接続され、前記第1インバーターとは異なるしきい値を有する第2インバーターを含み、前記第3論理回路は、前記第1インバーターの出力側および前記第2インバーターの出力側が入力側に接続されるXOR回路を含む、請求項2に記載の液晶表示装置。
- 前記第1インバーターおよび前記第2インバーターには、前記電源の電圧が直接入力されるように構成されている、請求項3に記載の液晶表示装置。
- 前記第1論理回路は、前記電源が入力側に接続される第1インバーターを含み、前記第2論理回路は、前記電源が入力側に接続され、前記第1インバーターと略同じしきい値を有する第2インバーターを含み、前記第3論理回路は、前記第1インバーターの出力側および前記第2インバーターの出力側が入力側に接続されるXOR回路を含み、
前記電源と前記第1インバーターの入力側との間と、前記第1インバーターの入力側と出力側との間に抵抗が接続されるとともに、前記電源と前記第2インバーターの入力側との間と、前記第2インバーターの入力側と出力側との間に抵抗が接続されることにより、前記第1インバーターに入力される電圧と前記第2インバーターに入力される電圧とを異ならせるように構成されている、請求項2に記載の液晶表示装置。 - 前記信号発生回路に含まれる前記第1インバーターおよび前記第2インバーターは、それぞれ、前記補助電源回路から電力が供給されるように構成されている、請求項3〜5のいずれか1項に記載の液晶表示装置。
- 前記信号線は、複数設けられ、
前記複数の信号線の一方端にそれぞれ設けられ、前記信号発生回路により発生される信号に基づいてオン状態となるスイッチをさらに備え、
前記電源がオフ状態にされた際に、前記信号発生回路により発生される信号に基づいて、前記画素選択用トランジスタがオン状態になるとともに、前記スイッチがオン状態となることにより、前記複数の信号線の電位が略同電位となるように構成されている、請求項1〜6のいずれか1項に記載の液晶表示装置。 - 前記電源がオフ状態にされた際に、前記信号発生回路により発生される信号に基づいて、前記スイッチがオン状態となることにより、前記画素に信号を書き込む前に前記画素に印加されるプリチャージ電源に前記複数の信号線が電気的に接続されることによって、前記複数の信号線の電位が略同電位となるように構成されている、請求項7に記載の液晶表示装置。
- 前記電源がオフ状態にされた際に、前記信号発生回路により発生される信号に基づいて、前記スイッチがオン状態となることにより、前記複数の信号線同士を電気的に接続することによって、前記複数の信号線の電位を略同電位にするように構成されている、請求項7に記載の液晶表示装置。
- 前記電源がオフ状態にされた際に、前記信号発生回路により発生される信号に基づいて、前記スイッチがオン状態となることにより、前記複数の信号線が共通電位電源に電気的に接続されることによって、前記複数の信号線の電位が略同電位となるように構成されている、請求項7に記載の液晶表示装置。
- 請求項1〜10のいずれか1項に記載の液晶表示装置を備える、電子機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009016308A JP2010175681A (ja) | 2009-01-28 | 2009-01-28 | 液晶表示装置および電子機器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2009016308A JP2010175681A (ja) | 2009-01-28 | 2009-01-28 | 液晶表示装置および電子機器 |
Publications (1)
Publication Number | Publication Date |
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JP2010175681A true JP2010175681A (ja) | 2010-08-12 |
Family
ID=42706744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009016308A Withdrawn JP2010175681A (ja) | 2009-01-28 | 2009-01-28 | 液晶表示装置および電子機器 |
Country Status (1)
Country | Link |
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JP (1) | JP2010175681A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105513549A (zh) * | 2015-12-29 | 2016-04-20 | 深圳市华星光电技术有限公司 | 用于消除液晶显示器关机残影的电路及液晶显示器 |
US10062343B2 (en) | 2013-08-14 | 2018-08-28 | Seiko Epson Corporation | Driving control device of electro-optical panel, electro-optical device, imaging apparatus, and driving control method of electro-optical panel |
-
2009
- 2009-01-28 JP JP2009016308A patent/JP2010175681A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10062343B2 (en) | 2013-08-14 | 2018-08-28 | Seiko Epson Corporation | Driving control device of electro-optical panel, electro-optical device, imaging apparatus, and driving control method of electro-optical panel |
CN105513549A (zh) * | 2015-12-29 | 2016-04-20 | 深圳市华星光电技术有限公司 | 用于消除液晶显示器关机残影的电路及液晶显示器 |
CN105513549B (zh) * | 2015-12-29 | 2018-06-29 | 深圳市华星光电技术有限公司 | 用于消除液晶显示器关机残影的电路及液晶显示器 |
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