JP5632001B2 - シフトレジスタ及び表示装置 - Google Patents

Description

本発明は、シフトレジスタ及び表示装置に関し、特に表示装置の駆動回路に用いられるシフトレジスタに関する。

アクティブマトリクス型の表示装置は、２次元状に配置された表示素子を行単位で選択し、選択した表示素子に表示データに応じた電圧を書き込むことにより。映像を表示する。表示素子を行単位で選択するためには、走査信号線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。また、点順次駆動を行う表示装置では、データ信号線駆動回路の内部に同様のシフトレジスタが設けられる。

液晶表示装置では、表示素子内のトランジスタ（ＴＦＴ；Thin Film Transistor）を形成するための製造プロセスを用いて、表示素子の駆動回路を表示素子と一体に形成することがある。この場合には、製造コストを削減するために、シフトレジスタを含む駆動回路を、表示素子内のトランジスタと同一導電型のトランジスタで形成することが好ましい。また、シフトレジスタに与えるクロック信号の本数を多くすると、クロック配線用のレイアウト面積や消費電力などが増加する。このような背景から、同一導電型のトランジスタを用いて、２相のクロック信号に基づき動作するシフトレジスタが必要とされている。このようなシフトレジスタを用いる場合、液晶表示装置の電源回路をオンまたはオフしたときに発生する映像の乱れが人間の目に見えるため、視聴者が不快感を覚える場合がある。

そこで、電源回路をオンしたときに、シフトレジスタの全ての出力端子からハイレベルの出力信号を出力させる全オン動作をさせることができれば、画面に表示される映像の乱れを緩和することができる。このような全オン動作をさせることができるシフトレジスタが、例えば特許文献１に開示されている。

図３５は、特許文献１のシフトレジスタ１１０の構成を示すブロック図であり、図３６は、該シフトレジスタ１１０に含まれる単位回路１１１の回路図である。図３６に示す単位回路１１１の動作を説明する。シフトレジスタ１１０に含まれる複数の単位回路１１１は、それぞれ、全オン制御端子ＡＯＮ、ＡＯＮＢ（ＡＯＮの否定）を有し、シフトレジスタ１１０が全オン動作するとき、外部から全オン制御信号ＡＯＮ、ＡＯＮＢが与えられる。全オン制御信号ＡＯＮがハイレベルで、全オン制御信号ＡＯＮＢがローレベルのとき、トランジスタＴ１０８はオフ状態、トランジスタＴ１０９はオン状態になる。ここで、スタートパルスＳＴ及びクロック信号ＣＫ１、ＣＫ２がハイレベルとすると、節点Ｎ１０２の電位はＶＳＳ、節点Ｎ１０１の電位はＶＤＤになり、出力端子ＯＵＴからは電位がＶＤＤの出力信号が出力される。他の単位回路も同様に、ＶＤＤの出力信号が同時に出力される。したがって、このような単位回路で構成されたシフトレジスタでは、全オン動作を行うことができる。

国際公開公報「ＷＯ２００９／０３４７４９号公報（２００９年３月１９日公開）」

しかしながら、上記シフトレジスタ１１０では、節点Ｎ１０１の電位が、全オン動作時にＶＤＤになり、全オン動作後、通常動作に復帰する際にも、ＶＤＤがチャージされたままであるため、トランジスタＴ１０２がオン状態になる場合がある。この場合に、クロック信号ＣＫがハイレベルになると、通常動作復帰時にハイレベルの出力信号が出力され、誤動作を引き起こすおそれがある。よって、このような誤動作を防止するためには、全オン動作後（通常動作復帰時）に、節点Ｎ１０１の電位をＶＳＳに固定するなど、初期化動作を別途行わなければならず、回路構成が複雑になる。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、簡易な構成により全オン動作後の誤動作を防止することができるシフトレジスタ及びそれを備えた表示装置を提供することにある。

本発明のシフトレジスタは、上記課題を解決するために、
同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、
上記単位回路は、
一方の導通端子に第１クロック信号が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、
非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第１出力制御トランジスタの上記制御端子にオン電圧を与えるプリチャージ回路と、
アクティブな全オン制御信号が上記単位回路に与えられると、上記第１出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えることを特徴とする。

上記の構成によれば、アクティブな全オン制御信号が上記単位回路に与えられると（全オン動作）、上記第１出力制御トランジスタの制御端子にオフ電圧が与えられる。よって、全オン動作後、通常動作に復帰する際、すなわち、全オン制御信号が非アクティブで入力信号がローレベルのときに、上記プリチャージ回路と上記第１出力制御トランジスタとの接続点（節点Ｎ１）の電位はＶＳＳになるため、上記第１出力制御トランジスタがオン状態になることはない。

そのため、全オン動作後、通常動作に復帰するときに、従来のようにトランジスタＴ２（図３６のトランジスタ１０２）がオン状態になって、ハイレベルのクロック信号ＣＫが出力されるおそれはない。よって、シフトレジスタの誤動作を防止することができる。また、上記単位回路は、従来の単位回路（図３６参照）と比較して回路構成が複雑化することもない。

本発明の表示装置は、上記課題を解決するために、
データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、
上記の何れかに記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、
上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする。

本発明の表示装置は、
データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、
上記の何れかに記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、
上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする。

本発明のシフトレジスタは、以上のように、上記単位回路は、非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第１出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、アクティブな全オン制御信号が上記単位回路に与えられると、上記第１出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備える構成である。よって、簡易な構成により全オン動作後の誤動作を防止することができるシフトレジスタ及びそれを備えた表示装置を提供することができる。

本発明の実施の形態１に係るシフトレジスタの構成を示すブロック図である。 図１のシフトレジスタに含まれる単位回路の回路図である。 図１のシフトレジスタの通常動作時のタイミングチャートである。 図１のシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態２に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態２に係るシフトレジスタにおいて、クロック信号ＣＫ、ＣＫＢがハイレベルの場合における全オン動作時のタイミングチャートである。 実施の形態２に係るシフトレジスタにおいて、クロック信号ＣＫ、ＣＫＢがローレベルの場合における全オン動作時のタイミングチャートである。 実施の形態３に係るシフトレジスタの構成を示すブロック図である。 図８に示すシフトレジスタに含まれる単位回路の回路図である。 図８に示すシフトレジスタの通常動作時のタイミングチャートである。 図８に示すシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態４に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態４に係るシフトレジスタの全オン動作時のタイミングチャートである。 実施の形態１に係るシフトレジスタに含まれる単位回路の他の構成を示す回路図である。 実施の形態３に係るシフトレジスタに含まれる単位回路の他の構成を示す回路図である。 本発明の実施の形態５に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態５に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態６に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態６に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態７に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態７に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態８に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態８に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態９に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態９に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明の実施の形態１０に係るシフトレジスタに含まれる単位回路の回路図である。 実施の形態１０に係るシフトレジスタの全オン動作時のタイミングチャートである。 本発明のシフトレジスタを備えた液晶表示装置の概略構成を示すブロック図であ。 本発明のシフトレジスタを備えた他の液晶表示装置の概略構成を示すブロック図である。 図２９に示す液晶表示装置の動作を示すタイミングチャートである。 本発明のシフトレジスタを備えた他の液晶表示装置の概略構成を示すブロック図である。 図３１に示す液晶表示装置の動作を示すタイミングチャートである。 図３１に示す液晶表示装置の電源回路をオフする場合のタイミングチャートである。 図３１に示す通常動作している液晶表示装置の電源回路が強制的にオフされた場合のタイミングチャートである。 従来のシフトレジスタの全オン動作時のタイミングチャートである。 図３５に示すシフトレジスタの全オン動作時のタイミングチャートである。

〔実施の形態１〕
本発明に係る実施の形態１について、以下に説明する。図１は、実施の形態１に係るシフトレジスタの構成を示すブロック図である。図１に示すシフトレジスタ１０は、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続して構成されている。単位回路１１は、クロック端子ＣＫ、ＣＫＢ、入力端子ＩＮ、全オン制御端子ＡＯＮ、ＡＯＮＢ、及び出力端子ＯＵＴを有している。以下、各端子経由で入出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという）。

シフトレジスタ１０には、外部からスタートパルスＳＴと２相のクロック信号ＣＫ（ＣＫ１）、ＣＫＢ（ＣＫ２）、及び全オン制御信号ＡＯＮ、ＡＯＮＢ（ＡＯＮの否定）が供給される。スタートパルスＳＴは、１段目の単位回路１１の入力端子ＩＮに与えられる。クロック信号ＣＫ１（第１クロック信号）は、奇数段目の単位回路１１のクロック端子ＣＫと、偶数段目（偶数にはゼロも含まれる、以下同じ）の単位回路１１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２（第２クロック信号）は、奇数段目の単位回路１１のクロック端子ＣＫＢと、偶数段目の単位回路１１のクロック端子ＣＫに与えられる。全オン制御信号ＡＯＮ、ＡＯＮＢは、単位回路１１の全オン制御端子ＡＯＮ、ＡＯＮＢにそれぞれ与えられる。単位回路１１の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎとして外部に出力されるとともに、後段の単位回路１１の入力端子ＩＮに与えられる。

なお、各単位回路１１に与えられるクロック信号は、２相に限定されるものではなく、３相以上であってもよい。例えば、４相クロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４が設けられ、クロック信号ＣＫ１とＣＫ３とが同位相に、クロック信号ＣＫ２とＣＫ４とが同位相に設定されている構成としてもよい。この構成では、例えば、クロック信号ＣＫ１が、１段目の単位回路１１のクロック端子ＣＫと、２段目の単位回路１１のクロック端子ＣＫＢに与えられ、クロック信号ＣＫ２が、１段目の単位回路１１のクロック端子ＣＫＢと、２段目の単位回路１１のクロック端子ＣＫに与えられ、クロック信号ＣＫ３が、３段目の単位回路１１のクロック端子ＣＫと、４段目の単位回路１１のクロック端子ＣＫＢに与えられ、クロック信号ＣＫ４が、３段目の単位回路１１のクロック端子ＣＫＢと、４段目の単位回路１１のクロック端子ＣＫに与えられ、以降の単位回路１１には上記の順にクロック信号ＣＫ１、ＣＫ２、ＣＫ３、ＣＫ４が与えられる構成とすることができる。

図２は、シフトレジスタ１０に含まれる単位回路１１の回路図である。図２に示すように、単位回路１１は同一導電型のトランジスタで構成され、９個のＮチャネル型トランジスタＴ１〜Ｔ９と、２個の容量Ｃ１、Ｃ２と、１個の抵抗Ｒ１（抵抗素子）とを含んでいる。トランジスタＴ１はプリチャージ回路またはプリチャージトランジスタ（第２プリチャージトランジスタ）、トランジスタＴ２は出力制御トランジスタ（第１出力制御トランジスタ）、トランジスタＴ３は出力制御トランジスタ（第２出力制御トランジスタ）、トランジスタＴ４はディスチャージ回路またはディスチャージトランジスタ（第１ディスチャージトランジスタ）、トランジスタＴ５はリセットトランジスタ（第１リセットトランジスタ）、トランジスタＴ６はリセット分離トランジスタ、トランジスタＴ７はリセットトランジスタ（第２リセットトランジスタ）、トランジスタＴ８はプリチャージトランジスタ（第１プリチャージトランジスタ）、トランジスタＴ９は全オン出力信号生成回路、プリチャージトランジスタＴ５〜Ｔ７はリセット信号生成回路として機能する。以下、ゲート端子（制御端子）に与えたときにトランジスタをオン状態にする電圧（信号のレベル）をオン電圧（オンレベル）といい、ゲート端子に与えたときにトランジスタをオフ状態にする電圧（信号のレベル）をオフ電圧（オフレベル）という。Ｎチャネル型トランジスタでは、ハイ電圧がオン電圧（ハイレベルがオンレベル）、ロー電圧がオフ電圧（ローレベルがオフレベル）になり、Ｐチャネル型トランジスタではその逆になる。

トランジスタＴ１のドレイン端子（一方の導通端子）は、トランジスタＴ８のソース端子に接続され、ゲート端子（制御端子）は、入力端子ＩＮに接続される。また、トランジスタＴ１のソース端子（他方の導通端子）は、トランジスタＴ２のゲート端子と、トランジスタＴ４のドレイン端子とに接続される。以下、この接続点を節点Ｎ１という。トランジスタＴ２のドレイン端子は、クロック端子ＣＫに接続され、ソース端子は、出力端子ＯＵＴと、トランジスタＴ３のドレイン端子とに接続される。トランジスタＴ３、Ｔ４のソース端子は接地される。

トランジスタＴ５のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ５のソース端子は、抵抗Ｒ１の一端に接続される。トランジスタＴ６のドレイン端子は、抵抗Ｒ１の他端に接続され、ソース端子は、トランジスタＴ７のドレイン端子に接続され、ゲート端子は、全オン制御端子ＡＯＮＢに接続される。抵抗Ｒ１とトランジスタＴ６との接続点は、トランジスタＴ４のゲート端子にも接続される。以下、この接続点を節点Ｎ３という。トランジスタＴ７のゲート端子は、入力端子ＩＮに接続され、ソース端子は接地される。トランジスタＴ６、Ｔ７の接続点は、トランジスタＴ３のゲート端子にも接続される。以下、この接続点を節点Ｎ２という。

トランジスタＴ８のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ８のソース端子は、トランジスタＴ１のドレイン端子に接続され、ゲート端子は、全オン制御端子ＡＯＮＢに接続される。

トランジスタＴ９のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ９のソース端子は、出力端子ＯＵＴに接続され、ゲート端子は、全オン制御端子ＡＯＮに接続される。

容量Ｃ１、Ｃ２は容量素子で構成される。容量Ｃ１はトランジスタＴ２のゲート端子とソース端子との間に設けられ、容量Ｃ２は、節点Ｎ２と接地との間に設けられる。容量Ｃ１はブートストラップ容量として機能し、容量Ｃ２は電荷を保持するための容量として機能する。なお、容量Ｃ１、Ｃ２は、容量素子ではなく、配線容量やトランジスタの寄生容量を用いて構成してもよい。これにより、容量素子を設けない分だけ回路構成を簡素化することができる。

上記構成の単位回路１１を含むシフトレジスタ１０は、ハイレベルの出力信号ＯＵＴを１つずつ順に出力する通常動作の他に、全ての出力端子ＯＵＴにハイレベルの出力信号ＯＵＴを同時に出力する全オン動作を行う。以下、クロック信号ＣＫ１、ＣＫ２を含め、シフトレジスタ１０の内部の信号と入出力信号の電位は、特に断わらない限り、ハイレベルのときにはＶＤＤ、ローレベルのときにはＶＳＳであるとする。

（通常動作）
次に、通常動作について図３を用いて説明する。図３は、シフトレジスタ１０の通常動作時のタイミングチャートである。図３において、期間ｔ０〜期間ｔｎ＋１は、それぞれ前半と後半に分けられ、また通常動作の期間中、全オン制御信号ＡＯＮはローレベル（非アクティブ）、全オン制御信号ＡＯＮＢはハイレベルである。

スタートパルスＳＴは、期間ｔ０の前半でハイレベルになり、クロック信号ＣＫ１は期間ｔｏｄ（ｏｄは奇数；以下、奇数期間という）の前半でハイレベルになり、クロック信号ＣＫ２は期間ｔｅｖ（ｅｖは偶数；以下、偶数期間という）の前半でハイレベルになる。それ以外のときには、これら３つの信号はローレベルになる。このようにクロック信号ＣＫ１、ＣＫ２は、互いに位相が異なり、ハイレベル期間が重複しないように設定されている。

図３に示すように、入力信号ＩＮとしてスタートパルスＳＴが与えられたとき、１段目の単位回路１１（以下、単位回路ＳＲ１という）は、以下のように動作する。単位回路ＳＲ１では、入力信号ＩＮは期間ｔ０の前半でハイレベルになり、クロック信号ＣＫ（ＣＫ１）は奇数期間の前半でハイレベルになり、クロック信号ＣＫＢ（ＣＫ２）は偶数期間の前半でハイレベルになる。

期間ｔ０の前半では、スタートパルスＳＴがハイレベルになると、トランジスタＴ１がオン状態になるため、節点Ｎ１の電位はＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１、Ｔ８の閾値電圧）になり、トランジスタＴ２はオン状態になる。また、クロック信号ＣＫＢがハイレベルになると、トランジスタＴ５がオン状態になる。さらに、スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢが通常動作時ではハイレベルであるため、トランジスタＴ６がオン状態になる。ここで、抵抗Ｒ１が高抵抗である場合、節点Ｎ２、節点Ｎ３の電位がともにＶＳＳになり、トランジスタＴ３、Ｔ４はともにオフ状態になる。このとき、クロック信号ＣＫはローレベルであり、また全オン制御信号ＡＯＮは通常動作時ではローレベル（非アクティブ）でありトランジスタＴ９がオフ状態であるため、出力信号ＯＵＴはローレベルになる。なお、容量Ｃ１には、トランジスタＴ２のゲートーソース間の電位差ＶＤＤ−Ｖｔｈに応じた電荷が蓄積される。

期間ｔ０の後半では、スタートパルスＳＴとクロック信号ＣＫＢがローレベルになるため、トランジスタＴ１、Ｔ５、Ｔ７はオフ状態になる。トランジスタＴ１がオフ状態になると、節点Ｎ１はフローティング状態になるが、節点Ｎ１の電位は、容量Ｃ１によってＶＤＤ−Ｖｔｈに保持される。

期間ｔ１の前半では、クロック信号ＣＫがハイレベルになる。このとき、トランジスタＴ２はオン状態であるため、出力信号ＯＵＴはハイレベルになる。また、節点Ｎ１はフローティング状態であり、節点Ｎ１とトランジスタＴ２のソース端子とは、電位差ＶＤＤ−Ｖｔｈを保持した容量Ｃ１を介して接続されている。トランジスタＴ２のソース端子の電位がＶＳＳからＶＤＤに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。そのため、最大電圧がＶＤＤであるクロック信号ＣＫは、トランジスタＴ２を電圧降下なく通過し、出力端子ＯＵＴからはクロック信号ＣＫがそのままの電圧レベルで出力される。

期間ｔ１の後半では、クロック信号ＣＫがローレベルになる。このとき、トランジスタＴ２はオン状態であるため、出力信号ＯＵＴはローレベルになり、節点Ｎ１の電位は、ＶＤＤ−Ｖｔｈに戻る。

期間ｔ２の前半では、クロック信号ＣＫＢがハイレベルになるため、トランジスタＴ５がオン状態になり、節点Ｎ２、節点Ｎ３の電位が上昇する。その結果、トランジスタＴ３、Ｔ４がオン状態になるため、節点Ｎ１及び出力端子ＯＵＴの電位はＶＳＳになる。なお、このとき、節点Ｎ２の電位はＶＤＤ−Ｖｔｈになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。

これ以降、単位回路ＳＲ１は、以下のように動作する。奇数期間の前半では、クロック信号ＣＫはハイレベル、クロック信号ＣＫＢはローレベルになるため、トランジスタＴ５がオフ状態になる。そのため、節点Ｎ２の電位は、容量Ｃ２によってＶＤＤ−Ｖｔｈに保持される。一方、偶数期間の前半では、クロック信号ＣＫはローレベル、クロック信号ＣＫＢはハイレベルになるため、トランジスタＴ５がオン状態になる。そのため、節点Ｎ２の電位はＶＤＤ−Ｖｔｈになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。

この結果、図３に示すように、単位回路ＳＲ１内の節点Ｎ１の電位は、期間ｔ０と、期間ｔ１の後半ではＶＤＤ−Ｖｔｈになり、期間ｔ１の前半ではＶＤＤよりも高いレベルになり、それ以外ではＶＳＳになる。単位回路ＳＲ１内の節点Ｎ２の電位は、期間ｔ０と期間ｔ１とではＶＳＳになり、期間ｔ２以降ではＶＤＤ−Ｖｔｈになる。また、単位回路ＳＲ１の出力信号ＯＵＴ（シフトレジスタ１０の出力信号ＳＲＯＵＴ１）は、期間ｔ１の前半ではハイレベルになり、それ以外ではローレベルになる。

同様に、ｉ段目（ｉは１以上ｎ以下の整数）の単位回路１１の出力信号ＯＵＴｉ（シフトレジスタ１０の出力信号ＳＲＯＵＴｉ）は、期間ｔｉの前半ではハイレベルになり、それ以外ではローレベルになる。このようなシフトレジスタ１０は、２相のクロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にハイレベルにする。

（全オン動作）
次に、全オン動作について図４を用いて説明する。図４は、シフトレジスタ１０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。

スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、クロック信号ＣＫＢがハイレベルであるため、トランジスタＴ５がオン状態になり、節点Ｎ３の電位がＶＤＤ−Ｖｔｈになるため、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ９がオン状態になり、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路１１の入力端子ＩＮに与えられ、後段の単位回路１１では上記１段目と同様の動作を行う。

このように、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

本実施の形態１に係るシフトレジスタ１０によれば、全オン動作時では、クロック信号ＣＫＢがハイレベルであり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ４、Ｔ５がオン状態、トランジスタＴ６がオフ状態になり、節点Ｎ１の電位がＶＳＳに固定される。そのため、全オン動作後、通常動作に復帰するときに、従来のようにトランジスタＴ２がオン状態になってクロック信号ＣＫが出力されるおそれはない。よって、シフトレジスタ１０の誤動作を防止することができる。また、本実施の形態１に係る単位回路１１は、図２に示すように、従来の単位回路（図３６参照）と比較して回路構成が複雑化することもない。

さらに、本実施の形態１に係るシフトレジスタ１０の単位回路１１には、トランジスタＴ８が設けられており、全オン動作時ではオフ状態になる。そのため、全オン動作時に、トランジスタＴ１、Ｔ４がオン状態になっても、トランジスタＴ１、Ｔ４に貫通電流が流れることはない。よって、シフトレジスタ１０の動作を安定化させることができる。

なお、図２の単位回路１１において、トランジスタＴ８が設けられていない構成としてもよい。この場合には、トランジスタＴ１、Ｔ４に流れる貫通電流を抑えて誤動作を防止するため、すなわち節点Ｎ１の電位がＶＳＳになるように、トランジスタＴ４の能力（サイズ）を、トランジスタＴ１の能力（サイズ）よりも大きくしておくことが好ましい。後述の各単位回路についても同様である。

また、図２の単位回路１１において、抵抗Ｒ１が設けられていない構成、あるいは、抵抗Ｒ１とトランジスタＴ５の接続関係が逆転した構成としてもよい。例えば、抵抗素子を設けず抵抗Ｒ１に相当する寄生抵抗を利用する構成や、抵抗素子を設けずトランジスタＴ５のサイズを調整する構成により、上記動作を実現することができる。後述の各単位回路についても同様である。

次に、本発明に係るシフトレジスタの他の形態について説明する。なお、以下の説明では、主に、実施の形態１に係るシフトレジスタ１０との相違点について説明するものとし、実施の形態１で説明した各構成要素と同一の機能を有する構成要素には同一の番号を付し、その説明を省略する。

〔実施の形態２〕
本発明に係る実施の形態２について、以下に説明する。実施の形態２に係るシフトレジスタ２０の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図５は、シフトレジスタ２０に含まれる単位回路２１の回路図である。図５に示す単位回路２１は、実施の形態１に係るシフトレジスタ１０に含まれる単位回路１１（図２参照）に、トランジスタＴ１０を追加したものである。トランジスタＴ１０は、リセットトランジスタ（第２リセットトランジスタ）として機能する。

図５に示すように、トランジスタＴ１０のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１０のソース端子は、節点Ｎ３に接続され、ゲート端子は、全オン制御端子ＡＯＮに接続される。

シフトレジスタ２０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴは、ハイレベルに設定される。クロック信号ＣＫ、ＣＫＢのレベルは任意に設定することができる。そこで、まずクロック信号ＣＫ、ＣＫＢがハイレベルの場合を説明する。図６は、クロック信号ＣＫ、ＣＫＢがハイレベルの場合における、シフトレジスタ２０の全オン動作時のタイミングチャートである。

スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ１０がオン状態になり、節点Ｎ３の電位がＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１０の閾値電圧）になる。これにより、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位がＶＳＳになるため、トランジスタＴ２はオフ状態になる。そして、トランジスタＴ９がオン状態になるため、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路２１の入力端子ＩＮに与えられ、後段の単位回路２１は上記１段目と同様の動作を行う。

このように、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

次に、クロック信号ＣＫ、ＣＫＢがローレベルの場合を説明する。図７は、クロック信号ＣＫ、ＣＫＢがローレベルの場合における、シフトレジスタ２０の全オン動作時のタイミングチャートである。

スタートパルスＳＴがハイレベルであるため、Ｔ７がオン状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、クロック信号ＣＫＢがローレベルであっても、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１０がオン状態になることにより、節点Ｎ３の電位がＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１０の閾値電圧）になる。これにより、トランジスタＴ４がオン状態になるため、節点Ｎ１の電位がＶＳＳになり、トランジスタＴ２はオフ状態になる。そして、トランジスタＴ９がオン状態になるため、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路２１の入力端子ＩＮに与えられ、後段の単位回路２１は上記１段目と同様の動作を行う。

このように、クロック信号ＣＫ、ＣＫＢがローレベルの場合も、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

本実施の形態に係るシフトレジスタ２０によれば、トランジスタＴ１０が設けられることにより、全オン動作時では、節点Ｎ３の電位がＶＤＤ−Ｖｔｈ（オン電圧）になるため、トランジスタＴ４がオン状態になり、節点Ｎ１の電位がＶＳＳに固定される。すなわち、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。

〔実施の形態３〕
本発明に係る実施の形態３について、以下に説明する。図８は、実施の形態３に係るシフトレジスタの構成を示すブロック図である。図８に示すシフトレジスタ３０は、（ｎ＋１）個の単位回路３１を多段接続して構成されている。単位回路３１は、クロック端子ＣＫ、ＣＫＢ、入力端子ＩＮｓ、ＩＮｒ、全オン制御端子ＡＯＮ、ＡＯＮＢ、及び出力端子ＯＵＴを有している。

シフトレジスタ３０には、外部からスタートパルスＳＴと２相のクロック信号ＣＫ、ＣＫＢ、及び全オン制御信号ＡＯＮ、ＡＯＮＢ（ＡＯＮの否定）が供給される。スタートパルスＳＴは、１段目の単位回路３１の入力端子ＩＮｓに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路３１のクロック端子ＣＫと、偶数段目の単位回路３１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、奇数段目の単位回路３１のクロック端子ＣＫＢと、偶数段目の単位回路３１のクロック端子ＣＫに与えられる。全オン制御信号ＡＯＮ、ＡＯＮＢは、単位回路３１の全オン制御信号端子ＡＯＮ、ＡＯＮＢにそれぞれ与えられる。（ｎ＋１）段目を除く単位回路３１の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎとして外部に出力されるとともに、後段の単位回路３１の入力端子ＩＮｓ、及び前段の単位回路３１の入力端子ＩＮｒに与えられる。（ｎ＋１）段目の単位回路３１の出力信号ＯＵＴ（出力信号dummy）は、ｎ段目の単位回路３１の入力端子ＩＮｒ、及び、遅延回路３２（例えばバッファ）を介して（ｎ＋１）段目の単位回路３１の入力端子ＩＮｒに与えられる。

図９は、シフトレジスタ３０に含まれる単位回路３１の回路図である。図９に示すように、単位回路３１は同一導電型のトランジスタで構成され、９個のＮチャネル型トランジスタＴ１〜Ｔ４、Ｔ６〜Ｔ９、Ｔ１１と、２個の容量Ｃ１、Ｃ２とを含んでいる。トランジスタＴ１１はリセットトランジスタ（第３リセットトランジスタ）、トランジスタＴ６、Ｔ７、Ｔ１１はリセット信号生成回路として機能する。

トランジスタＴ１１のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１１のソース端子は、トランジスタＴ６のドレイン端子に接続され、ゲート端子は、入力端子ＩＮｒに接続される。トランジスタＴ６、Ｔ１１の接続点（節点Ｎ３）は、トランジスタＴ４のゲート端子にも接続される。

トランジスタＴ６のソース端子は、トランジスタＴ７のドレイン端子に接続され、ゲート端子は、全オン制御端子ＡＯＮＢに接続される。トランジスタＴ７のゲート端子は、入力端子ＩＮｓに接続され、ソース端子は接地される。トランジスタＴ６、Ｔ７の接続点（節点Ｎ２）は、トランジスタＴ３のゲート端子にも接続される。

上記構成の単位回路３１を含むシフトレジスタ３０は、実施の形態１に係るシフトレジスタ１０と同様、ハイレベルの出力信号を１つずつ順に出力する通常動作の他に、全ての出力端子ＯＵＴにハイレベルの出力信号ＯＵＴを同時に出力する全オン動作を行う。また、シフトレジスタ３０では、出力信号ＯＵＴが、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎとして外部に出力されるとともに、後段の単位回路３１の入力端子ＩＮｓ、及び前段の単位回路３１の入力端子ＩＮｒに入力される。すなわち、シフトレジスタ３０は、後段の単位回路３１の出力信号を用いて、節点Ｎ１のディスチャージと、出力信号のプルダウンを行う。

（通常動作）
次に、通常動作について図１０を用いて説明する。図１０は、シフトレジスタ３０の通常動作時のタイミングチャートである。図１０において、期間ｔ０〜期間ｔｎ＋１は、それぞれ前半と後半に分けられ、また通常動作の期間中、全オン制御信号ＡＯＮはローレベル（非アクティブ）、全オン制御信号ＡＯＮＢはハイレベルである。

スタートパルスＳＴは、期間ｔ０の前半でハイレベルになり、クロック信号ＣＫ１は期間ｔｏｄの前半でハイレベルになり、クロック信号ＣＫ２は期間ｔｅｖの前半でハイレベルになる。それ以外のときには、これら３つの信号はローレベルになる。このようにクロック信号ＣＫ１、ＣＫ２は、互いに位相が異なり、ハイレベル期間が重複しないように設定されている。

図１０に示すように、入力信号ＩＮｓとしてスタートパルスＳＴが与えられたとき、１段目の単位回路ＳＲ１は、以下のように動作する。単位回路ＳＲ１では、入力信号ＩＮｓは期間ｔ０の前半でハイレベルになり、クロック信号ＣＫは奇数期間の前半でハイレベルになり、クロック信号ＣＫＢは偶数期間の前半でハイレベルになる。

期間ｔ０の前半では、スタートパルスＳＴがハイレベルになると、トランジスタＴ１がオン状態になるため、節点Ｎ１の電位はＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１、Ｔ８の閾値電圧）になり、トランジスタＴ２はオン状態になる。また、スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢが通常動作時ではハイレベルであるため、トランジスタＴ６がオン状態になる。ここで、入力信号ＩＮｒは期間ｔ０でローレベルであるため、トランジスタＴ１１はオフ状態になり、節点Ｎ２、節点Ｎ３の電位がともにＶＳＳになり、トランジスタＴ３、Ｔ４はともにオフ状態になる。このとき、クロック信号ＣＫはローレベルであり、また全オン制御信号ＡＯＮは通常動作時ではローレベルでありトランジスタＴ９がオフ状態であるため、出力信号ＯＵＴはローレベルになる。なお、容量Ｃ１には、トランジスタＴ２のゲートーソース間の電位差ＶＤＤ−Ｖｔｈに応じた電荷が蓄積される。

期間ｔ０の後半では、スタートパルスＳＴと入力信号ＩＮｒがローレベルになるため、トランジスタＴ１、Ｔ７、Ｔ１１はオフ状態になる。トランジスタＴ１がオフ状態になると、節点Ｎ１はフローティング状態になるが、節点Ｎ１の電位は、容量Ｃ１によってＶＤＤ−Ｖｔｈに保持される。

期間ｔ１の前半では、クロック信号ＣＫがハイレベルになる。このとき、トランジスタＴ２はオン状態であるため、出力信号ＯＵＴはハイレベルになる。また、節点Ｎ１はフローティング状態であり、節点Ｎ１とトランジスタＴ２のソース端子とは、電位差ＶＤＤ−Ｖｔｈを保持した容量Ｃ１を介して接続されている。トランジスタＴ２のソース端子の電位がＶＳＳからＶＤＤに変化すると、節点Ｎ１の電位は同じ量だけ変化して電源電圧ＶＤＤよりも高くなる（ブートストラップ効果）。そのため、最大電圧がＶＤＤであるクロック信号ＣＫは、トランジスタＴ２を電圧降下なく通過し、出力端子ＯＵＴからはクロック信号ＣＫがそのままの電圧レベルで出力される。

期間ｔ１の後半では、クロック信号ＣＫがローレベルにある。このとき、トランジスタＴ２はオン状態であるため、出力信号ＯＵＴはローレベルになり、節点Ｎ１の電位は、ＶＤＤ−Ｖｔｈに戻る。

期間ｔ２の前半では、入力信号ＩＮｒがハイレベルになるため、トランジスタＴ１１がオン状態になり、節点Ｎ２、節点Ｎ３の電位が上昇する。その結果、トランジスタＴ３、Ｔ４がオン状態になるため、節点Ｎ１及び出力端子ＯＵＴの電位はＶＳＳになる。なお、このとき、節点Ｎ２の電位はＶＤＤ−Ｖｔｈになり、容量Ｃ２には電源電圧ＶＤＤに応じた電荷が蓄積される。

これ以降、単位回路ＳＲ１は、以下のように動作する。入力信号ＩＮｒがローレベルになるため、トランジスタＴ１１がオフ状態になる。そのため、節点Ｎ２の電位は、容量Ｃ２によってＶＤＤ−Ｖｔｈに保持される。

この結果、図１０に示すように、単位回路ＳＲ１内の節点Ｎ１の電位は、期間ｔ０と、期間ｔ１の後半ではＶＤＤ−Ｖｔｈになり、期間ｔ１の前半ではＶＤＤよりも高いレベルになり、それ以外ではＶＳＳになる。単位回路ＳＲ１内の節点Ｎ２の電位は、期間ｔ０と期間ｔ１とではＶＳＳになり、期間ｔ２以降ではＶＤＤになる。また、単位回路ＳＲ１の出力信号ＯＵＴ（シフトレジスタ１０の出力信号ＳＲＯＵＴ１）は、期間ｔ１の前半ではハイレベルになり、それ以外ではローレベルになる。

同様に、ｉ段目の単位回路３１の出力信号ＯＵＴｉ（シフトレジスタ３０の出力信号ＳＲＯＵＴｉ）は、期間ｔｉの前半ではハイレベルになり、それ以外ではローレベルになる。このようなシフトレジスタ３０は、２相のクロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にハイレベルにするとともに、後段の出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎに基づき、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にローレベルにする（リセット動作）。

（全オン動作）
次に、全オン動作について図１１を用いて説明する。図１１は、シフトレジスタ３０の全オン動作時のタイミングチャートである。図１１において、期間ｔ０〜期間ｔｎ＋１は、それぞれ前半と後半に分けられ、また全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。

スタートパルスＳＴがハイレベルであるため、Ｔ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、入力信号ＩＮｒがハイレベルになるため、トランジスタＴ１１がオン状態になり、節点Ｎ３の電位がＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１１の閾値電圧）になるため、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ９がオン状態になり、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路３１の入力端子ＩＮｓに与えられる。また、２段目以降では、出力信号ＯＵＴは、外部に出力されるとともに、後段の単位回路３１の入力端子ＩＮｓ、及び、前段の単位回路３１の入力端子ＩＮｒに与えられる。

このように、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

〔実施の形態４〕
本発明に係る実施の形態４について、以下に説明する。実施の形態４に係るシフトレジスタ４０の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図１２は、シフトレジスタ４０に含まれる単位回路４１の回路図である。図１２に示す単位回路４１は、実施の形態１に係るシフトレジスタ１０に含まれる単位回路１１（図２参照）に、トランジスタＴ１２を追加したものである。なお、トランジスタＴ１２は、ディスチャージトランジスタ（第２ディスチャージトランジスタ）として機能する。

図１２に示すように、トランジスタＴ１２のドレイン端子は節点Ｎ１に接続され、ゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。また、単位回路１１と異なり、トランジスタＴ４のゲート端子が節点Ｎ２に接続される。

シフトレジスタ２０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図１３は、シフトレジスタ４０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれハイレベルに設定される。

スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３、Ｔ４がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１２、Ｔ９がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になり、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路４１の入力端子ＩＮに与えられ、後段の単位回路４１は上記１段目と同様の動作を行う。

このように、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

ここで、クロック信号ＣＫ、ＣＫＢがローレベルの場合であっても、トランジスタＴ６はオフ状態であるため、トランジスタＴ４は、ゲート端子にＶＳＳが与えられオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ１２がオン状態になり、節点Ｎ１の電位はＶＳＳになる。よって、トランジスタＴ２はオフ状態になり、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。

このように、クロック信号ＣＫ、ＣＫＢがローレベルの場合も、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

本実施の形態４に係るシフトレジスタ４０によれば、トランジスタＴ１２が設けられることにより、全オン動作時では、節点Ｎ１の電位がＶＳＳに固定される。すなわち、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。

ここで、トランジスタＴ１２を、実施の形態１に係るシフトレジスタ１０に含まれる単位回路１１、あるいは、実施の形態３に係るシフトレジスタ３０に含まれる単位回路３１に追加した構成（それぞれ、図１４、図１５に示す）としてもよい。これにより、入力信号ＩＮ、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。

〔実施の形態５〕
本発明に係る実施の形態５について、以下に説明する。実施の形態５に係るシフトレジスタ５０の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図１６は、シフトレジスタ５０に含まれる単位回路５１の回路図である。図１７に示す単位回路５１は、実施の形態１に係るシフトレジスタ１０に含まれる単位回路１１（図２参照）において、トランジスタＴ１、Ｔ８の接続を逆にしたものである。

図１６に示すように、トランジスタＴ１のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１のソース端子はトランジスタＴ８のドレイン端子に接続され、ゲート端子は、入力端子ＩＮに接続される。また、トランジスタＴ８のソース端子は、トランジスタＴ２のゲート端子と、トランジスタＴ４のドレイン端子との接続点（節点Ｎ１）に接続される。トランジスタＴ８のゲート端子は、全オン制御端子ＡＯＮＢに接続される。

シフトレジスタ５０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図１７は、シフトレジスタ５０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。

スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、クロック信号ＣＫＢがハイレベルであるため、トランジスタＴ５がオン状態になり、節点Ｎ３の電位がＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ５の閾値電圧）になるため、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ９がオン状態になり、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路５１の入力端子ＩＮに与えられ、後段の単位回路５１は上記１段目と同様の動作を行う。

このように、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

〔実施の形態６〕
本発明に係る実施の形態６について、以下に説明する。実施の形態６に係るシフトレジスタ６０の構成（図示せず）は、図８に示す実施の形態３に係るシフトレジスタ３０と同一である。図１８は、シフトレジスタ６０に含まれる単位回路６１の回路図である。図１８に示す単位回路６１は、実施の形態３に係るシフトレジスタ３０に含まれる単位回路３１（図９参照）において、トランジスタＴ１、Ｔ８の接続を逆にしたものである。

図１８に示すように、トランジスタＴ１のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１のソース端子は、トランジスタＴ８のドレイン端子に接続され、ゲート端子は、入力端子ＩＮｓに接続される。また、トランジスタＴ８のソース端子は、トランジスタＴ２のゲート端子と、トランジスタＴ４のドレイン端子との接続点（節点Ｎ１）に接続される。トランジスタＴ８のゲート端子は、全オン制御端子ＡＯＮＢに接続される。

シフトレジスタ５０の通常動作は、シフトレジスタ３０の通常動作と同一であるため、以下では、全オン動作について説明する。図１９は、シフトレジスタ５０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。

スタートパルスＳＴがハイレベルであるため、Ｔ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、入力信号ＩＮｒがハイレベルになるため、トランジスタＴ１１がオン状態になり、節点Ｎ３の電位がＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１１の閾値電圧）になるため、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になる。このとき、全オン制御信号ＡＯＮはハイレベルであるため、トランジスタＴ９がオン状態になり、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路６１の入力端子ＩＮｓに与えられる。また、２段目以降では、出力信号ＯＵＴは、外部に出力されるとともに、後段の単位回路６１の入力端子ＩＮｓ、及び、前段の単位回路６１の入力端子ＩＮｒに与えられる。

このように、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

〔実施の形態７〕
本発明に係る実施の形態７について、以下に説明する。実施の形態７に係るシフトレジスタ７０の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図２０は、シフトレジスタ７０に含まれる単位回路７１の回路図である。

図２０に示すように、単位回路７１は同一導電型のトランジスタで構成され、９個のＮチャネル型トランジスタＴ１〜Ｔ５、Ｔ７〜Ｔ９、Ｔ１２と、２個の容量Ｃ１、Ｃ２と、１個の抵抗Ｒ１とを含んでいる。

トランジスタＴ１のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ１のソース端子はトランジスタＴ８のドレイン端子に接続され、ゲート端子は、入力端子ＩＮに接続される。また、トランジスタＴ８のソース端子は、トランジスタＴ２のゲート端子と、トランジスタＴ４のドレイン端子との接続点（節点Ｎ１）に接続される。トランジスタＴ８のゲート端子は、全オン制御端子ＡＯＮＢに接続される。トランジスタＴ１２のドレイン端子は節点Ｎ１に接続され、ゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。

トランジスタＴ５のドレイン端子には電源電圧ＶＤＤが与えられ、トランジスタＴ５のソース端子は抵抗Ｒ１の一端に接続され、ゲート端子にはクロック信号ＣＫＢが与えられる。トランジスタＴ７のドレイン端子は抵抗Ｒ１の他端に接続され、ゲート端子は入力端子ＩＮに接続され、ソース端子は接地される。トランジスタＴ７と抵抗Ｒ１との接続点（節点Ｎ２）は、トランジスタＴ４のゲート端子と、トランジスタＴ３のゲート端子にも接続される。

シフトレジスタ７０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図２１は、シフトレジスタ７０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴはハイレベルに設定され、クロック信号ＣＫ、ＣＫＢはそれぞれローレベルに設定される。

スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、クロック信号ＣＫＢがローレベルであるため、トランジスタＴ５がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３、Ｔ４がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１２、Ｔ９がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になり、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路７１の入力端子ＩＮに与えられ、後段の単位回路７１は上記１段目と同様の動作を行う。

このように、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

本実施の形態７に係るシフトレジスタ７０によれば、トランジスタＴ１２が設けられることにより、全オン動作時では、節点Ｎ１の電位がＶＳＳに固定される。すなわち、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。

〔実施の形態８〕
本発明に係る実施の形態８について、以下に説明する。実施の形態８に係るシフトレジスタ８０の構成（図示せず）は、図８に示す実施の形態３に係るシフトレジスタ３０と同一である。図２２は、シフトレジスタ８０に含まれる単位回路８１の回路図である。図２２に示す単位回路８１は、実施の形態６に係るシフトレジスタ６０に含まれる単位回路６１（図１８参照）に、トランジスタＴ１２を追加したものである。

図２２に示すように、トランジスタＴ１２のドレイン端子は節点Ｎ１に接続され、ゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。また、単位回路６１と異なり、トランジスタＴ４のゲート端子が節点Ｎ２に接続される。

シフトレジスタ８０の通常動作は、シフトレジスタ３０の通常動作と同一であるため、以下では、全オン動作について説明する。図２３は、シフトレジスタ８０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル（アクティブ）、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢはそれぞれハイレベルに設定される。

スタートパルスＳＴがハイレベルであるため、トランジスタＴ７がオン状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６がオフ状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３、Ｔ４がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１２、Ｔ９がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位はＶＳＳになるため、トランジスタＴ２はオフ状態になり、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路８１の入力端子ＩＮｓに与えられる。また、２段目以降では、出力信号ＯＵＴは、外部に出力されるとともに、後段の単位回路８１の入力端子ＩＮｓ、及び、前段の単位回路８１の入力端子ＩＮｒに与えられる。

このように、全オン動作時には、期間ｔ０〜ｔｎ＋１に渡って、全ての出力端子ＯＵＴ１〜ＯＵＴｎから、ハイレベルＶＤＤ−Ｖｔｈの出力信号ＯＵＴが出力される。

本実施の形態４に係るシフトレジスタ４０によれば、トランジスタＴ１２が設けられることにより、全オン動作時では、節点Ｎ１の電位がＶＳＳに固定される。すなわち、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ１の電位をＶＳＳに固定して、全オン動作を行うことができる。

〔実施の形態９〕
本発明に係る実施の形態９について、以下に説明する。実施の形態９に係るシフトレジスタ９０の構成は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図２４は、シフトレジスタ９０に含まれる単位回路９１の回路図である。図２４に示す単位回路９１は、実施の形態２に係るシフトレジスタ２０に含まれる単位回路２１（図５参照）に、トランジスタＴ１３を追加したものである。なお、トランジスタＴ１３は出力リセットトランジスタとして機能する。

図２４に示すように、トランジスタＴ１３のドレイン端子は節点Ｎ２に接続され、ゲート端子は全オン制御端子ＡＯＮに接続され、ソース端子は接地される。

シフトレジスタ９０の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図２５は、シフトレジスタ９０の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれローレベルに設定される。

スタートパルスＳＴがローレベルであるため、トランジスタＴ７がオフ状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６もオフ状態になる。ここで、節点Ｎ２にトランジスタＴ１３が接続されているため、全オン制御信号ＡＯＮがハイレベルになると、節点Ｎ２の電位がＶＳＳになり、トランジスタＴ３がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１０がオン状態になり、節点Ｎ３の電位がＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１０の閾値電圧）になる。これにより、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位がＶＳＳになるため、トランジスタＴ２はオフ状態になる。そして、トランジスタＴ９がオン状態になるため、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路１０１の入力端子ＩＮに与えられ、後段の単位回路１０１は上記１段目と同様の動作を行う。

本実施の形態に係るシフトレジスタ９０によれば、トランジスタＴ１３が設けられることにより、全オン動作時では、節点Ｎ２の電位がＶＳＳに固定される。すなわち、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ２の電位をＶＳＳに固定して、トランジスタＴ３を確実にオフ状態にすることができるため、全オン動作の安定化を図ることができる。なお、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれハイレベルであってもよい。

〔実施の形態１０〕
本発明に係る実施の形態１０について、以下に説明する。実施の形態１０に係るシフトレジスタ１００の構成（図示せず）は、図１に示す実施の形態１に係るシフトレジスタ１０と同一である。図２６は、シフトレジスタ１００に含まれる単位回路１０１の回路図である。図２６に示す単位回路１０１は、実施の形態２に係るシフトレジスタ２０に含まれる単位回路２１（図５参照）に、トランジスタＴ１４を追加したものである。

図２６に示すように、トランジスタＴ１４のドレイン端子は節点Ｎ２に接続され、ゲート端子は、トランジスタＴ３のドレイン端子と、トランジスタＴ２のソース端子と、トランジスタＴ９のソース端子とに接続され、ソース端子は接地される。

シフトレジスタ１００の通常動作は、シフトレジスタ１０の通常動作と同一であるため、以下では、全オン動作について説明する。図２７は、シフトレジスタ１００の全オン動作時のタイミングチャートである。全オン動作の期間中、全オン制御信号ＡＯＮはハイレベル、全オン制御信号ＡＯＮＢはローレベルである。また、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれローレベルに設定される。

スタートパルスＳＴがローレベルであるため、トランジスタＴ７がオフ状態になり、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ６もオフ状態になる。ここで、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ９がオン状態になり、トランジスタＴ１４のゲート端子にＶＤＤが与えられ、オン状態になる。これにより、節点Ｎ２の電位がＶＳＳになるため、トランジスタＴ３がオフ状態になる。また、全オン制御信号ＡＯＮがハイレベルであるため、トランジスタＴ１０がオン状態になり、節点Ｎ３の電位がＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ１０の閾値電圧）になる。これにより、トランジスタＴ４がオン状態になる。また、全オン制御信号ＡＯＮＢがローレベルであるため、トランジスタＴ８がオフ状態になる。これにより、節点Ｎ１の電位がＶＳＳになるため、トランジスタＴ２はオフ状態になる。そして、トランジスタＴ９がオン状態になるため、出力端子ＯＵＴから、レベルがＶＤＤ−Ｖｔｈ（ただし、ＶｔｈはトランジスタＴ９の閾値電圧）の出力信号ＯＵＴが出力される。この出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１として外部に出力されるとともに、後段の単位回路１０１の入力端子ＩＮに与えられ、後段の単位回路１０１は上記１段目と同様の動作を行う。

本実施の形態に係るシフトレジスタ１００によれば、トランジスタＴ１４が設けられることにより、全オン動作時では、節点Ｎ２の電位がＶＳＳに固定される。すなわち、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢのレベルに関わらず、節点Ｎ２の電位をＶＳＳに固定して、トランジスタＴ３を確実にオフ状態にすることができるため、全オン動作の安定化を図ることができる。なお、スタートパルスＳＴ、クロック信号ＣＫ、ＣＫＢは、それぞれハイレベルであってもよい。

上述した各実施の形態の単位回路は、Ｎチャネル型トランジスタで構成されているが、これに限定されるものではなく、Ｐチャネル型トランジスタで構成されていてもよい。

（表示装置について）
上述した各シフトレジスタは、例えば、表示装置や撮像装置の駆動回路などに適用可能である。図２８は、本発明のシフトレジスタを備えた液晶表示装置１１０の概略構成を示すブロック図である。

図２８に示す液晶表示装置１１０は、表示部１１１、表示制御回路１１２、走査信号線駆動回路１１３、およびデータ信号線駆動回路１１４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１１０では、シフトレジスタ１０は走査信号線駆動回路１１３として使用される。

図２８に示す表示部１１１は、ｎ本の走査信号線Ｇ１〜Ｇｎ、ｍ本のデータ信号線Ｓ１〜Ｓｍ、および、（ｍ×ｎ）個の表示素子Ｐｉｊを含んでいる（ただし、ｍは２以上の整数、ｊは１以上ｍ以下の整数）。走査信号線Ｇ１〜Ｇｎは互いに平行に配置され、データ信号線Ｓ１〜Ｓｍは走査信号線Ｇ１〜Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、表示素子Ｐｉｊが配置される。このように（ｍ×ｎ）個の表示素子Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置された表示素子Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された表示素子Ｐｉｊに共通して接続される。

液晶表示装置１１０の外部からは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣなどの制御信号と表示データＤＴが供給される。表示制御回路１１２は、これらの信号に基づき、走査信号線駆動回路１１３に対してクロック信号ＣＫ１、ＣＫ２、スタートパルスＳＴおよび全オン制御信号ＧＡＯＮ、ＧＡＯＮＢを出力し、データ信号線駆動回路１１４に対して制御信号ＳＣと表示データＤＴを出力する。

走査信号線駆動回路１１３は、ｎ段のシフトレジスタ１０で構成されている。このシフトレジスタ１０に、ローレベルの全オン制御信号ＧＡＯＮとハイレベルの全オン制御信号ＧＡＯＮＢが与えられると、シフトレジスタ１０は通常動作をする。つまり、シフトレジスタ１０は、クロック信号ＣＫ１、ＣＫ２に基づき、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にハイレベル（選択状態を示す）にする。出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎは、それぞれ、走査信号線Ｇ１〜Ｇｎに与えられる。これにより、走査信号線Ｇ１〜Ｇｎが１本ずつ順に選択され、１行分の表示素子Ｐｉｊが一括して選択される。

データ信号線駆動回路１１４は、制御信号ＳＣと表示データＤＴに基づき、データ信号線Ｓ１〜Ｓｍに対して表示データＤＴに応じた電圧を与える。これにより、表示データＤＴに応じた電圧が選択された１行分の表示素子Ｐｉｊに書き込まれる。このようにして、液晶表示装置１１０は映像を表示する。

一方、ハイレベルの全オン制御信号ＧＡＯＮとローレベルの全オン制御信号ＧＡＯＮＢが走査信号線駆動回路１１３に与えられたときには、シフトレジスタ１０は全オン動作をする。このため、走査信号線駆動回路１１３から走査信号線Ｇ１〜Ｇｎに、それぞれハイレベルの出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎが同時に与えられ、すべての表示素子Ｐｉｊに表示データＤＴに応じた電圧が書き込まれる。

図２９は、シフトレジスタ１０を備えた液晶表示装置１２０の概略構成を示すブロック図である。図２９に示す液晶表示装置１２０は、表示部１２１、表示制御回路１２２、走査信号線駆動回路１２３、および、データ信号線駆動回路１２４を備えたアクティブマトリクス型の表示装置である。液晶表示装置１２０では、シフトレジスタ１０は、点順次駆動を行うデータ信号線駆動回路１２４に内蔵されて使用される。

図２９に示す表示部１２１は、図２８に示す表示部１１１と同様の構成を有する。ただし、表示部１２１では、走査信号線の本数がｍ本、データ信号線の本数がｎ本であり、（ｍ×ｎ）個の表示素子Ｐｉｊは行方向にｎ個ずつ、列方向にｍ個ずつ２次元状に配置される。

表示制御回路１２２は、外部から供給された制御信号と表示データＤＴに基づき、走査信号線駆動回路１２３に対して制御信号ＧＣを出力し、データ信号線駆動回路１２４に対してクロック信号ＣＫ１、ＣＫ２、スタートパルスＳＴ、アナログ映像データＡＤＴおよび全オン制御信号ＳＡＯＮ、ＳＡＯＮＢを出力する。走査信号線駆動回路１２３は、制御信号ＧＣに基づき、走査信号線Ｇ１〜Ｇｍを１本ずつ順に選択する。

データ信号線駆動回路１２４は、ｎ段のシフトレジスタ１０とＮチャネル型トランジスタからなるｎ個のサンプリングスイッチＳＷ１〜ＳＷｎを含んでいる。サンプリングスイッチＳＷ１〜ＳＷｎの一端はデータ信号線Ｓ１〜Ｓｎにそれぞれ接続され、他端にはアナログ映像データＡＤＴが伝達される映像信号線ＶＳＩＧが接続される。サンプリングスイッチＳＷ１〜ＳＷｎであるＮチャネル型トランジスタのゲート端子には、それぞれ、シフトレジスタ１０の出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎが与えられる。

ローレベルの全オン制御信号ＳＡＯＮとハイレベルの全オン制御信号ＳＡＯＮＢがデータ信号線駆動回路１２４に与えられると、シフトレジスタ１０は通常動作をする。この場合、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎは１つずつ順にハイレベルになるので、サンプリングスイッチＳＷ１〜ＳＷｎは１つずつ順にオン状態になり、アナログ映像データＡＤＴはオン状態のサンプリングスイッチに接続されたデータ信号線に与えられる。これにより、走査信号線駆動回路１２３によって選択された１行分の表示素子Ｐｉｊに、アナログ映像データＡＤＴに応じた電圧が１つずつ順に書き込まれる。このようにして、液晶表示装置１２０は映像を表示する。

一方、ハイレベルの全オン制御信号ＳＡＯＮとローレベルの全オン制御信号ＳＡＯＮＢがデータ信号線駆動回路１２４に与えられたときには、シフトレジスタ１０は全オン動作をする。このとき、シフトレジスタ１０からハイレベルの出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎがサンプリングスイッチＳＷ１〜ＳＷｎのゲート端子のそれぞれに同時に与えられる。この結果、サンプリングスイッチＳＷ１〜ＳＷｎは同時にオン状態になり、アナログ映像データＡＤＴはすべてのデータ信号線Ｓ１〜Ｓｎに同時に与えられる。これにより、走査信号線駆動回路１２３によって選択された１行分の表示素子Ｐｉｊに、アナログ映像データＡＤＴに応じた電圧が同時に書き込まれる。

図３０は、液晶表示装置１２０の動作を示すタイミングチャートである。図３０に示すように、データ信号線駆動回路１２４に含まれるシフトレジスタ１０は、期間ｔ０〜ｔｎでは通常動作している。このとき、データ信号線Ｓ１〜Ｓｎにハイレベルの出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎがそれぞれ１つずつ順に出力される。期間ｔ（ｎ＋２）では、全オン制御信号ＳＡＯＮがハイレベルになり、シフトレジスタ１０は全オン動作をする。このとき、データ信号線Ｓ１〜Ｓｎに、ハイレベルの出力信号ＲＯＵＴ１〜ＳＲＯＵＴｎが同時に出力される。

シフトレジスタ１０を内蔵する走査信号線駆動回路またはデータ信号線駆動回路を備えた液晶表示装置は、電源回路をオンしたとき、オフしたとき、強制的にオフしたときにそれぞれ映像の乱れを生じる場合がある。しかし、走査信号線駆動回路またはデータ信号線駆動回路に含まれるシフトレジスタを全オン動作させることによって、映像の乱れを人間の目にわからなくなる程度まで抑えることができる。以下、それぞれの場合について説明する。

＜電源回路をオンしたときの液晶表示装置の動作＞
図３１は、さらに他の液晶表示装置１３０の構成を示すブロック図である。図３１に示す液晶表示装置１３０は、表示部１３１、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４を備えたアクティブマトリクス型の表示装置である。走査信号線駆動回路１３３およびデータ信号線駆動回路１３４は、シフトレジスタ１０を内蔵し、液晶表示装置１３０は点順次駆動によって駆動される。また、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４は、電源電圧ＶＨ、ＶＬを供給する電源回路１３６に接続されており、電源回路１３６の端子と接地端子との間には、容量素子１３７が設けられている。

表示部１３１は、ｎ本の走査信号線Ｇ１〜Ｇｎ、ｎ本のデータ信号線Ｓ１〜Ｓｎ、および、（ｎ×ｎ）個の表示素子Ｐｉｊを含んでいる。走査信号線Ｇ１〜Ｇｎは互いに平行に配置され、データ信号線Ｓ１〜Ｓｎは走査信号線Ｇ１〜Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、表示素子Ｐｉｊが配置される。このように（ｎ×ｎ）個の表示素子Ｐｉｊは、行方向、列方向ともにｎ個ずつ、２次元状に配置される。走査信号線Ｇｉはｉ行目に配置された表示素子Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された表示素子Ｐｉｊに共通して接続される。

表示素子Ｐｉｊにはスイッチング素子としてのＴＦＴ１３５が設けられている。ＴＦＴ１３５のゲート電極は走査信号線Ｇ１〜Ｇｎに接続され、ドレイン電極は画素電極Ｅｐに接続されている。画素電極Ｅｐと対向して共通電極Ｅｃが設けられ、画素電極Ｅｐと共通電極Ｅｃとによって液晶容量が形成される。また、画素電極Ｅｐが設けられた基板上には補助電極Ｅｓも設けられており、画素電極Ｅｐと補助電極Ｅｓとによって補助容量が形成される。補助電極Ｅｓは補助電極駆動信号線Ｃｓに接続され、補助電極駆動信号線Ｃｓは走査信号線駆動回路１３３または外部回路に接続される。

走査信号線駆動回路１３３およびデータ信号線駆動回路１３４は、いずれもｎ段のシフトレジスタ１０で構成される。走査信号線駆動回路１３３には、クロック信号ＧＣＫ１、ＧＣＫ２、スタートパルスＧＳＴおよび全オン制御信号ＧＡＯＮが与えられ、データ信号線駆動回路１３４には、クロック信号ＳＣＫ１、ＳＣＫ２、スタートパルスＳＳＴおよび全オン制御信号ＳＡＯＮが与えられる。走査信号線駆動回路１３３およびデータ信号線駆動回路１３４の動作は、それぞれ液晶表示装置１１０の走査信号線駆動回路１１３、液晶表示装置１２０のデータ信号線駆動回路１２４の動作と同じであるため、その説明を省略する。

このような構成の液晶表示装置１３０の電源回路１３６をオンしたとき、オンした直後に表示部１３１に表示される映像が乱れることがある。これは、以下の理由によるものと考えられる。電源回路１３６をオンした直後には、電源電圧ＶＨ、ＶＬが十分なレベルまで立ち上がっていない。その結果、液晶表示装置１３０のロジック制御が正常に行われず、映像信号線ＶＳＩＧから不要な電荷が表示素子Ｐｉｊに流入したり、対向電極Ｅｃの電位ＣＯＭや、補助電極Ｅｓの電位Ｃｓが不安定化して、対向電極Ｅｃと画素電極Ｅｐとの間に電荷が蓄積されたりすることがその原因であると考えられる。

そこで、蓄積された電荷を瞬時に抜くことができれば、人間の目には映像の乱れが見えなくなることを利用し、電源回路１３６をオンしたときに、すべての表示素子ＰｉｊのＴＦＴ１３５をオン状態にして、蓄積された電荷を瞬時に抜けばよい。このため、電源電圧ＶＨ、ＶＬが十分なレベルまで立ち上がると、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４にそれぞれハイレベル（アクティブ）の全オン制御信号ＧＡＯＮ、ＳＡＯＮを与えて、走査信号線駆動回路１３３およびデータ信号線駆動回路１３４を全オン動作させる。

図３２は、液晶表示装置１３０の動作を示すタイミングチャートである。図３２に示すように、期間ｔ０の始めに電源回路１３６をオンすると、電源電圧ＶＨ、ＶＬは、期間ｔ０の間に十分なレベルまで立ち上がる。次に、期間ｔ１の始めに全オン制御信号ＧＡＯＮ、ＳＡＯＮをハイレベルにする。このとき、走査信号線駆動回路１３３が全オン動作を開始して、走査信号線Ｇ１〜Ｇｎにそれぞれハイレベルの出力信号ＧＯＵＴ１１〜ＧＯＵＴ１ｎを与える。このとき、データ信号線駆動回路１３４も全オン動作をして、ハイレベルの出力信号をサンプリングスイッチＳＷ１〜ＳＷｎに同時に与える。

その結果、すべての走査信号線Ｇ１〜Ｇｎにハイレベルの出力信号ＧＯＵＴ１１〜ＧＯＵＴｎ１がそれぞれ与えられるので、ＴＦＴ１３５はオン状態になる。また、サンプリングスイッチＳＷ１〜ＳＷｎもすべてオン状態になり、データ信号線Ｓ１〜Ｓｎは映像信号線ＶＳＩＧに接続される。また期間ｔ１の始めに、映像信号線ＶＳＩＧ、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓをそれぞれローレベルにすることによって、表示素子Ｐｉｊに蓄積された電荷を映像信号線ＶＳＩＧに抜く。

そして、期間ｔ３の始めに、映像信号線ＶＳＩＧ、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓをそれぞれハイレベルにして、映像信号線ＶＳＩＧから表示素子Ｐｉｊに初期値の電荷を充電する。初期値の電荷を充電するのは、画素電極Ｅｐがフローティング状態のときに、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓを変化させると、映像が乱れる場合があるからである。その後、期間ｔ３の終端で、全オン制御信号ＧＡＯＮ、ＳＡＯＮをローレベルにし、期間ｔ５の始めから通常動作を開始し、期間ｔ６の始めからアナログ映像データＡＤＴが映像信号線ＶＳＩＧに伝達されるようにする。

なお、上述の動作タイミングの説明では、期間ｔ０の始めに電源回路１３６をオンにし、期間ｔ１の始めから全オン動作を開始させたが、期間ｔ０の始めに電源回路１３６をオンにするだけでなく、同時に全オン動作を開始させてもよい。また、図３２には、通常動作時に、対向電極Ｅｃおよび補助電極Ｅｓを交流駆動する場合を示したが、直流駆動してもよい。

また、電源回路１３６をオンしたときに、シフトレジスタ１０を全オン動作させれば、節点Ｎ３の電位はＶＤＤ−Ｖｔｈになるため、トランジスタＴ４はオン状態になる。これにより、接点Ｎ１の電位はローレベルになるため、トランジスタＴ２はオフ状態になる。また、トランジスタＴ７のゲート端子にハイレベルのスタートパルスＳＴが与えられるので、トランジスタＴ７はオン状態になる。そのため、トランジスタＴ３もオフ状態になる。また、トランジスタＴ９はオン状態になる。

次に、全オン動作から通常動作に復帰するとき、全オン制御信号ＡＯＮはローレベルになるので、トランジスタＴ９はオフ状態になる。一方、全オン制御信号ＡＯＮＢはハイレベルになるので、トランジスタＴ６はオン状態になる。このため、トランジスタＴ３はオン状態となり、出力端子ＯＵＴにローレベルの出力信号ＯＵＴが出力される。したがって、全オン動作から通常動作に復帰するときに、シフトレジスタ１０の初期化動作を行う必要がない。この結果、シフトレジスタ１０は、初期化動作が不要な分だけ通常動作に早く復帰することができる。また、シフトレジスタ１０の単位回路１１内に初期化回路を設ける必要がないので、シフトレジスタ１０を小さくすることができる。

＜電源回路をオフしたときの液晶表示装置の動作＞
次に、外部からの指示または内部で発生する指示に基づいて、液晶表示装置１３０の電源回路１３６をオフしたときに発生する映像の乱れを抑制する方法について説明する。

図３３は、液晶表示装置１３０の電源回路１３６をオフする場合のタイミングチャートである。図３３に示すように、期間ｔ０〜ｔ２の前半では、全オン制御信号ＧＡＯＮはローレベル（非アクティブ）であるため、走査信号線駆動回路１３３は通常動作をし、それぞれハイレベルの走査信号ＧＯＵＴ１１〜ＧＯＵＴｎ１を走査信号線Ｇ１〜Ｇｎに１つずつ順に与えている。同様に、データ信号線駆動回路１３４もサンプリングスイッチＳＷ１〜ＳＷｎに、ハイレベルの出力信号を１つずつ順に与えて、サンプリングスイッチＳＷ１〜ＳＷｎを順にオンしている。その結果、データ信号線Ｓ１〜Ｓｎに順にアナログ映像データＡＤＴが書き込まれ、表示部１３１に映像が表示されている。

期間ｔ３の始めに液晶表示装置１３０の電源回路１３６をオフする指示が与えられると、ハイレベル（アクティブ）の全オン制御信号ＧＡＯＮが走査信号線駆動回路１３３に与えられる。このため、走査信号線駆動回路１３３は全オン動作を開始し、ハイレベルの出力信号ＧＯＵＴ１１〜ＧＯＵＴｎ１をそれぞれ走査信号線Ｇ１〜Ｇｎに同時に与える。また、サンプリングスイッチＳＷ１〜ＳＷｎはすべてオフ状態にされているので、同一のデータ信号線に接続された表示素子Ｐｉｊは互いに導通する。この結果、液晶表示装置１３０がドット反転駆動または走査信号線反転駆動されていれば、同一のデータ信号線に接続され、隣接または近傍にある表示素子Ｐｉｊに蓄積された正電荷と負電荷が互いに打消しあう。そして、対向電極Ｅｃの電位ＣＯＭが無電圧状態に向かって移行するとき、すべての表示素子Ｐｉｊ間でほぼ揃った表示状態に移行する。さらに、期間ｔ３の終端で、それまで映像信号線ＶＳＩＧ、対向電極Ｅｃの電位ＣＯＭおよび補助電極Ｅｓの電位Ｃｓをローレベルにして、表示素子Ｐｉｊに蓄積された電荷を映像信号線ＶＳＩＧに抜く。その後、期間ｔ４の終端で全オン動作を終了し、さらに期間ｔ５の終端で電源回路をオフする。このようにして、電源回路１３６をオフしたときに表示部１３１に表示される映像の乱れを抑制することができる。なお、この動作は、ドット反転駆動および走査信号線反転駆動を行う液晶表示装置に適用することができる。

また、期間ｔ３の始めに、走査信号線Ｇ１〜Ｇｎを同時にハイレベルにするだけでなく、さらに全オン制御信号ＳＡＯＮをハイレベルにすることによって、走査信号線Ｇ１〜Ｇｎを同時にハイレベルにするだけでなく、さらにデータ信号線Ｓ１〜Ｓｎも同時にハイレベルにしてもよい。この場合には、表示部１３１上のすべての表示素子Ｐｉｊの電荷状態が揃うように放電させることができるので、液晶表示装置１３０の電源回路１３６をオフしたときに表示部１３１に表示される映像の乱れを抑制することができる。なお、この動作は、ドット反転駆動および走査信号線反転駆動だけでなく、データ信号線反転駆動などの交流駆動を行う液晶表示装置に適用することができる。

＜電源回路が強制的にオフされた液晶表示装置の動作＞
液晶表示装置１３０の表示部１３１に映像が表示されているときに、液晶表示装置１３０の電源回路１３６が強制的にオフ（視聴者が意図しないオフ）された場合について説明する。図３４は、通常動作している液晶表示装置１３０の電源回路１３６が強制的にオフされた場合のタイミングチャートである。この場合、容量素子１３７の一端は電源回路１３６の出力端子に接続され、他端は接地されている。

図３４に示すように、期間ｔ０〜ｔ３では、走査信号線駆動回路１３３は通常動作をしている。このとき、全オン制御信号ＧＡＯＮ、ＳＡＯＮはいずれもハイレベル（非アクティブ）である。

期間ｔ４の始めに電源回路１３６が強制的にオフされると、同時に全オン制御信号ＧＡＯＮ、ＳＡＯＮをローレベル（アクティブ）にする。この結果、走査信号線駆動回路１３３は全オン動作を開始し、走査信号線にハイレベルの出力信号ＧＯＵＴ１１〜ＧＯＵＴ１ｎを出力する。同様に、データ信号線駆動回路１３４も全オン動作を開始し、データ信号線Ｓ１〜Ｓｎにハイレベルの出力信号（図示しない）を出力する。

しかし、電源回路１３６の出力端子に接続された容量素子１３７のために、電源電圧ＶＨ、ＶＬは瞬時にローレベルにはならず、容量素子１３７によって決まる時定数にしたがって低下し、期間ｔ４の終端でローレベルになる。したがって、走査信号線駆動回路１３３の出力信号ＧＯＵＴ１１〜ＧＯＵＴ１ｎ、およびデータ信号線駆動回路１３４の出力信号も電源電圧ＶＨと同様に、期間ｔ４の終端でローレベルになる。この場合も、前述の電源回路１３６をオフしたときと同一の効果を生じる。

以上のように、本発明のシフトレジスタは、
同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、
上記単位回路は、
一方の導通端子に第１クロック信号が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、
非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第１出力制御トランジスタの上記制御端子にオン電圧を与えるプリチャージ回路と、
アクティブな全オン制御信号が上記単位回路に与えられると、上記第１出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えることを特徴とする。

上記の構成によれば、アクティブな全オン制御信号が上記単位回路に与えられると（全オン動作）、上記第１出力制御トランジスタの制御端子にオフ電圧が与えられる。よって、全オン動作後、通常動作に復帰する際、すなわち、全オン制御信号が非アクティブで入力信号がローレベルのときに、上記プリチャージ回路と上記第１出力制御トランジスタとの接続点（節点Ｎ１）の電位はＶＳＳになるため、上記第１出力制御トランジスタがオン状態になることはない。

そのため、全オン動作後、通常動作に復帰するときに、従来のようにトランジスタＴ２（図３６のトランジスタ１０２）がオン状態になって、ハイレベルのクロック信号ＣＫが出力されるおそれはない。よって、シフトレジスタの誤動作を防止することができる。また、上記単位回路は、従来の単位回路（図３６参照）と比較して回路構成が複雑化することもない。

上記シフトレジスタでは、
上記プリチャージ回路は、制御端子に入力信号が与えられ、一方の導通端子にオン電圧が与えられ、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続されたプリチャージトランジスタを含む構成とすることもできる。

上記シフトレジスタでは、
上記プリチャージ回路は、
制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第１プリチャージトランジスタと、
制御端子に入力信号が与えられ、一方の導通端子が上記第１プリチャージトランジスタの他方の導通端子に接続され、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続された第２プリチャージトランジスタと、を含む構成とすることもできる。

上記シフトレジスタでは、
制御端子に上記第１クロック信号とは位相が異なる第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタを含み、
上記ディスチャージ回路は、制御端子が上記第１リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含む構成とすることもできる。

上記シフトレジスタでは、
制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第２リセットトランジスタを含み、
上記ディスチャージ回路は、制御端子が上記第２リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含む構成とすることもできる。

上記シフトレジスタでは、
制御端子に後段の単位回路からの出力信号が与えられ、一方の導通端子にオン電圧が与えられる第３リセットトランジスタを含み、
上記ディスチャージ回路は、制御端子が上記第３リセットトランジスタの他方の導通端子に接続され、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第１ディスチャージトランジスタを含む構成とすることもできる。

上記シフトレジスタでは、
一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２出力制御トランジスタと、上記ディスチャージ回路及び上記第２出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、
上記リセット信号生成回路は、
上記単位回路に与えられる全オン制御信号がアクティブの場合、上記第１クロック信号とは位相が異なる第２クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるとともに、上記入力信号がオン電圧である間、上記第２出力制御トランジスタの制御端子にオフ電圧を与え、
上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第２クロック信号に基づいて、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオン電圧を与える構成とすることもできる。

上記シフトレジスタでは、
上記リセット信号生成回路は、さらに、
上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与える構成とすることもできる。

上記シフトレジスタでは、
上記ディスチャージ回路は、
一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、
上記リセット信号生成回路は、
制御端子に上記第１クロック信号とは位相が異なる第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタと、
制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記第１リセットトランジスタの他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第２出力制御トランジスタに接続されるリセット分離トランジスタと、
制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第２出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第２リセットトランジスタと、
を含む構成とすることもできる。

上記シフトレジスタでは、
上記ディスチャージ回路は、
一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、
上記リセット信号生成回路は、
制御端子に上記第１クロック信号とは位相が異なる第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタと、
一方の端子が上記第１リセットトランジスタの他方の導通端子に接続され、他方の端子が上記ディスチャージトランジスタの制御端子に接続される抵抗素子と、
制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記抵抗素子の他方の導通端子及び上記ディスチャージトランジスタの制御端子にそれぞれ接続され、他方の導通端子が上記第２出力制御トランジスタに接続されるリセット分離トランジスタと、
制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子及び上記第２出力制御トランジスタの制御端子にそれぞれ接続され、他方の導通端子にオフ電圧が与えられる第２リセットトランジスタと、
を含む構成とすることもできる。

上記シフトレジスタでは、
上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路にオフ電圧を与え、
上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第１クロック信号とは位相が異なる第２クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるリセット信号生成回路を含む構成とすることもできる。

上記シフトレジスタでは、
一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２出力制御トランジスタと、上記ディスチャージ回路及び上記第２出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、
上記リセット信号生成回路は、
上記単位回路に与えられる全オン制御信号がアクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与え、
上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第１クロック信号とは位相が異なる第２クロック信号に基づいて、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオン電圧を与える構成とすることもできる。

上記シフトレジスタでは、
上記リセット信号生成回路は、さらに、
上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与える構成とすることもできる。

上記シフトレジスタでは、
上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第２出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる出力リセットトランジスタを含む構成とすることもできる。

上記シフトレジスタでは、
上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第２ディスチャージトランジスタを含む構成とすることもできる。

上記シフトレジスタでは、
上記第１出力制御トランジスタの上記制御端子と、上記第１出力制御トランジスタの上記他方の導通端子との間に容量が形成されている構成とすることもできる。

本発明の表示装置は、
データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、
上記の何れかに記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、
上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする。

上記表示装置では、
上記データ信号線駆動回路は、上記の何れかに記載のシフトレジスタを含み、
上記電源回路をオンまたはオフしたとき、上記アクティブな全オン制御信号を上記データ信号線駆動回路に与えて、全てのデータ信号線に同一の電圧を与える構成とすることもできる。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明は、同一導電型のシフトレジスタを用いて、クロック信号に基づき動作するシフトレジスタに適用されるものであって、特に、表示装置や撮像装置の駆動回路などに好適である。

１０、２０、３０、４０、５０、６０、７０、８０、９０、１００ シフトレジスタ
１１、２１、３１、４１、５１、６１、７１、８１、９１、１０１ 単位回路
３２ 遅延回路
Ｔ１ トランジスタ（プリチャージ回路、プリチャージトランジスタ、第２プリチャージトランジスタ）
Ｔ２ トランジスタ（出力制御トランジスタ、第１出力制御トランジスタ）
Ｔ３ トランジスタ（出力制御トランジスタ、第２出力制御トランジスタ）
Ｔ４ トランジスタ（ディスチャージ回路、ディスチャージトランジスタ、第１ディスチャージトランジスタ）
Ｔ５ トランジスタ（リセットトランジスタ、第１リセットトランジスタ）
Ｔ６ トランジスタ（リセット分離トランジスタ）
Ｔ７ トランジスタ（リセットトランジスタ、第２リセットトランジスタ）
Ｔ８ トランジスタ（プリチャージトランジスタ、第１プリチャージトランジスタ）
Ｔ９ トランジスタ（全オン出力信号生成回路）
Ｔ１０ トランジスタ（リセットトランジスタ、第２リセットトランジスタ）
Ｔ１１ トランジスタ（リセットトランジスタ、第３リセットトランジスタ）
Ｔ１２ トランジスタ（ディスチャージトランジスタ、第２ディスチャージトランジスタ）
Ｔ１３ トランジスタ（出力リセットトランジスタ）
Ｒ１ 抵抗（抵抗素子）
Ｃ１、Ｃ２ 容量
１１０、１２０、１３０ 液晶表示装置（表示装置）

Claims (15)

1. 同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、
   上記単位回路は、
   一方の導通端子に第１クロック信号が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
   アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、
   非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第１出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、
   アクティブな全オン制御信号が上記単位回路に与えられると、上記第１出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えており、
   上記ディスチャージ回路は、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、
   制御端子に上記第１クロック信号とは位相が異なる第２クロック信号が与えられ、一方の導通端子にオン電圧が与えられる第１リセットトランジスタと、
   制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記ディスチャージトランジスタの制御端子および上記第１リセットトランジスタの他方の導通端子に接続されるリセット分離トランジスタと、
   制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられる第２リセットトランジスタと、をさらに含むことを特徴とするシフトレジスタ。
2. 上記プリチャージ回路は、制御端子に入力信号が与えられ、一方の導通端子にオン電圧が与えられ、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続されたプリチャージトランジスタを含むことを特徴とする請求項１に記載のシフトレジスタ。
3. 上記プリチャージ回路は、
   制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第１プリチャージトランジスタと、
   制御端子に入力信号が与えられ、一方の導通端子が上記第１プリチャージトランジスタの他方の導通端子に接続され、他方の導通端子が上記第１出力制御トランジスタの制御端子に接続された第２プリチャージトランジスタと、を含むことを特徴とする請求項１に記載のシフトレジスタ。
4. 上記ディスチャージトランジスタは、制御端子が上記第１リセットトランジスタの他方の導通端子に接続されていることを特徴とする請求項１に記載のシフトレジスタ。
5. 制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子にオン電圧が与えられる第１０リセットトランジスタを含み、
   上記ディスチャージトランジスタは、制御端子が上記第１０リセットトランジスタの他方の導通端子に接続されていることを特徴とする請求項１に記載のシフトレジスタ。
6. 一方の導通端子が上記出力端子に接続され、他方の導通端子にオフ電圧が与えられる第２出力制御トランジスタと、上記ディスチャージ回路及び上記第２出力制御トランジスタにそれぞれ、オン電圧またはオフ電圧を与えるリセット信号生成回路とを含み、
   上記リセット信号生成回路は、
   上記単位回路に与えられる全オン制御信号がアクティブの場合、上記第２クロック信号に基づいて、上記ディスチャージ回路にオン電圧を与えるとともに、上記入力信号がオン電圧である間、上記第２出力制御トランジスタの制御端子にオフ電圧を与え、
   上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオフ電圧である間、上記第２クロック信号に基づいて、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオン電圧を与えることを特徴とする請求項１に記載のシフトレジスタ。
7. 上記リセット信号生成回路は、さらに、
   上記単位回路に与えられる全オン制御信号が非アクティブの場合、上記入力信号がオン電圧である間、上記ディスチャージ回路及び上記第２出力制御トランジスタの制御端子にオフ電圧を与えることを特徴とする請求項６に記載のシフトレジスタ。
8. 上記リセット信号生成回路は、
   上記第１リセットトランジスタと、
   他方の導通端子が上記第２出力制御トランジスタの制御端子に接続される上記リセット分離トランジスタと、
   一方の導通端子が、上記第２出力制御トランジスタの制御端子に接続される上記第２リセットトランジスタと、
   を含むことを特徴とする請求項６に記載のシフトレジスタ。
9. 上記リセット信号生成回路は、
   上記第１リセットトランジスタと、
   一方の端子が上記第１リセットトランジスタの他方の導通端子に接続され、他方の導通端子が上記ディスチャージトランジスタの制御端子に接続される抵抗素子と、
   一方の導通端子が、上記抵抗素子の他方の導通端子に接続され、他方の導通端子が上記第２出力制御トランジスタの制御端子に接続される上記リセット分離トランジスタと、
   一方の導通端子が、上記第２出力制御トランジスタの制御端子に接続される上記第２リセットトランジスタと、
   を含むことを特徴とする請求項６に記載のシフトレジスタ。
10. 上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第２出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる出力リセットトランジスタを含むことを特徴とする請求項６に記載のシフトレジスタ。
11. 上記単位回路は、さらに、制御端子にアクティブな全オン制御信号が与えられ、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられる第２ディスチャージトランジスタを含むことを特徴とする請求項１に記載のシフトレジスタ。
12. 上記第１出力制御トランジスタの上記制御端子と、上記第１出力制御トランジスタの上記他方の導通端子との間に容量が形成されていることを特徴とする請求項１に記載のシフトレジスタ。
13. 同一導電型のトランジスタで構成された単位回路を多段接続した構成を有し、複数のクロック信号に基づいて動作するシフトレジスタであって、
    上記単位回路は、
    一方の導通端子に第１クロック信号が与えられ、他方の導通端子が出力端子に接続された第１出力制御トランジスタと、
    アクティブな全オン制御信号が上記単位回路に与えられると、上記出力端子にオン電圧の出力信号を出力する一方、非アクティブな全オン制御信号が上記単位回路に与えられると、上記オン電圧の出力信号の出力を停止する全オン出力信号生成回路と、
    非アクティブな全オン制御信号が上記単位回路に与えられると、入力信号に基づいて上記第１出力制御トランジスタの制御端子にオン電圧を与えるプリチャージ回路と、
    アクティブな全オン制御信号が上記単位回路に与えられると、上記第１出力制御トランジスタの制御端子にオフ電圧を与えるディスチャージ回路とを備えており、
    上記ディスチャージ回路は、一方の導通端子が上記第１出力制御トランジスタの制御端子に接続され、他方の導通端子にオフ電圧が与えられるディスチャージトランジスタを含み、
    制御端子に後段の単位回路からの出力信号が与えられ、一方の導通端子にオン電圧が与えられる第３リセットトランジスタと、
    制御端子に非アクティブな全オン制御信号が与えられ、一方の導通端子が、上記ディスチャージトランジスタの制御端子および上記第３リセットトランジスタの他方の導通端子に接続されるリセット分離トランジスタと、
    制御端子に上記入力信号が与えられ、一方の導通端子が、上記リセット分離トランジスタの他方の導通端子に接続され、他方の導通端子にオフ電圧が与えられる第２リセットトランジスタと、をさらに含み、
    上記ディスチャージトランジスタは、制御端子が上記第３リセットトランジスタの他方の導通端子に接続されることを特徴とするシフトレジスタ。
14. データ信号線及び走査信号線を備えた表示パネルを備えた表示装置であって、
    請求項１〜１３の何れか１項に記載のシフトレジスタを含み、上記走査信号線を順次選択する走査信号線駆動回路と、
    上記データ信号線に映像信号を供給するデータ信号線駆動回路と、
    上記走査信号線駆動回路及び上記データ信号線駆動回路に電源電圧を供給する電源回路とを備え、
    上記電源回路をオンまたはオフしたとき、アクティブな全オン制御信号を上記走査信号線駆動回路に与えて、全ての走査信号線をアクティブにすることを特徴とする表示装置。
15. 上記データ信号線駆動回路は、請求項１〜１３の何れか１項に記載のシフトレジスタを含み、
    上記電源回路をオンまたはオフしたとき、上記アクティブな全オン制御信号を上記データ信号線駆動回路に与えて、全てのデータ信号線に同一の電圧を与えることを特徴とする請求項１４に記載の表示装置。

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