JPH11308092A - レベルシフト回路及びこれを備える不揮発性メモリ - Google Patents

Abstract

(57)【要約】 【課題】トランジスタの所要ジャンクション耐圧を低減
し高耐圧構造のトランジスタを不要とするとともに、負
電圧発生回路の活性時非活性時と無関係に入力信号とし
て任意の電圧レベルを印加可能とする。 【解決手段】負電圧制御信号Ｃの供給に応答して活性化
し負電圧ＶＢＢ１の負電圧信号ＶＢ１を出力する負電圧
発生回路１と、負電圧信号ＶＢ１の供給時に入力信号Ｉ
Ｎの供給に応答して負電圧レベルＶＢ１の出力信号ＬＯ
を出力し、負電圧発生手段の非活性化時に入力信号ＩＮ
と同一レベルの出力信号ＬＯを出力するよう動作する電
圧変換回路１０Ｂを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はレベルシフト回路及
び不揮発性メモリに関し、特に不揮発性メモリであるフ
ラッシュＥＥＰＲＯＭの消去書き込み動作制御方式の１
つであるゲート負電圧方式の制御電圧のレベルシフトを
行うレベルシフト回路及びこれを備える不揮発性メモリ
に関する。

【０００２】

【従来の技術】代表的な不揮発性メモリである、フラッ
シュＥＥＰＲＯＭメモリにおいては、大記憶容量であ
り、かつ単一電源で動作可能とし、さらに書換可能回数
を多くするために、消去時にはコントロールゲートに負
電圧を印加するゲート負電圧方式がいくつか提案されて
いる。

【０００３】１つのゲート負電圧方式は、コントロール
ゲート電極に−１０Ｖ程度の負電圧を印加し、ソース電
極に５Ｖ程度の電圧を印加し、ドレイン電極をフローテ
ィング状態とする。この状態においては、ソース不純物
領域とコントロールゲートとの間に１５Ｖ程度の高電圧
が印加されるため、一般的なフラッシュＥＥＰＲＯＭと
同様に、トンネル絶縁膜を介してファウラ−ノルドハイ
ム型のトンネル電流によりフローティングゲートからソ
ース不純物領域へと電子が引き抜かれる。

【０００４】また、他のゲート負電圧方式として、半導
体基板（Ｐウエル）に５Ｖの電源電圧を加し、コントロ
ールゲート電極に−１０Ｖ程度の負電圧を印加し、ソー
ス電極及びドレイン電極はそれぞれフローティング状態
とする。この状態においては、トンネル絶縁膜（ゲート
絶縁膜）を介してファウラ−ノルドハイム型トンネル電
流によりフローティングゲートから基板へと電子が引き
抜かれる。

【０００５】上述の方式のいずれにおいても、ファウラ
−ノルドハイム型トンネリング電流が利用され、ソース
に１２Ｖ程度の高電圧を印加するソース消去法と比べ
て、消去に必要とされる電圧は１５Ｖ程度と高くなるも
のの、ソース不純物領域には高電圧は印加されないため
高耐圧構造が不要となり、また、ホットホールの発生量
も低減される。

【０００６】さらに、これらのゲート負電圧消去法で
は、ソースに高電圧を印加しないので、ソース不純物領
域で発生する基板電流が低減されるため、消去時に必要
とされる電流、すなわち、消去電流はフローティングゲ
ートに蓄積した電子を引き抜くためのファウラ−ノルド
ハイム型トンネル電流のみとなる。このため、消去電流
が低減され、コントロールゲートに印加するための所要
の負電圧はオンチップの降圧回路で対応することができ
る。この降圧回路は、一般的なフラッシュＥＥＰＲＯＭ
と同様な、書込用の高電圧発生用の昇圧回路に用いられ
るチャージポンプ回路と同様の構成を備える。

【０００７】しかしながら、このゲート負電圧方式にお
いては、コントロールゲートに対しては、データの読出
動作時及び書込動作時には正電圧を与え、消去動作時に
は負電圧を与える必要があるので、コントロールゲート
へ正又は負の電位を伝える複数のスイッチング用トラン
ジスタは、あらゆるモードにおいてオン、オフのどちら
かの状態で確定する必要がある。よって、それらのスイ
ッチング用トランジスタのゲートレベルを制御するレベ
ルシフト回路の出力は、入力に応じてＨレベルまたはＬ
レベルのどちらかに確定する必要がある。

【０００８】従来の一般的な第１のレベルシフト回路を
回路図で示す図５を参照すると、この従来の第１のレベ
ルシフト回路は、負電圧制御信号Ｃの供給に応答して負
電圧信号ＶＢ１を発生する負電圧発生回路１と、負電圧
信号ＶＢ１の供給を受け入力信号ＩＮの供給に応答して
所定のレベルシフトをした出力信号ＬＯを出力する電圧
変換回路１０とを備える。

【０００９】電圧変換回路１０は、入力信号ＩＮを反転
し反転信号ＩＮＢを出力するＩＮＶ１と、ソースを電源
ＶＤＤに接続しゲートに入力信号ＩＮの供給を受けるＰ
ｃｈトランジスタＰ１と、ソースを電源ＶＤＤにドレイ
ンを出力端子ＴＯにそれぞれ接続して出力ＬＯを出力し
ゲートに反転信号ＩＮＢの供給を受けるＰｃｈトランジ
スタＰ２と、ドレインをトランジスタＰ１のドレインに
ゲートをトランジスタＰ２のドレインにそれぞれ接続し
ソースに負電圧発生回路１からの負電圧信号ＶＢ１の供
給を受けるＮｃｈトランジスタＮ１と、ドレインをトラ
ンジスタＰ２のドレインにゲートをトランジスタＰ１の
ドレインにそれぞれ接続しソースに負電圧発生回路１か
らの負電圧信号ＶＢ１の供給を受けるＮｃｈトランジス
タＮ２とを備える。トランジスタＰ１，Ｐ２，Ｎ１，Ｎ
２の各々の基板電位は各々のソースに接続する。

【００１０】次に、図５を参照して、従来の第１のレベ
ルシフト回路の動作について説明すると、この第１のレ
ベルシフト回路の電圧変換回路１０には、動作電源とし
て電源ＶＤＤと負電圧発生回路１の出力の負電圧信号Ｖ
Ｂ１が印加される。したがって、電源ＶＤＤを＋５Ｖ、
負電圧信号ＶＢ１の電圧レベルＶＢＢ１を−１０Ｖとす
ると、この電圧変換回路１０を構成する各トランジスタ
Ｐ１，Ｐ２，Ｎ１，Ｎ２は最大ＶＤＤ＋｜ＶＢ１｜、こ
の例では５＋１０＝１５Ｖのジャンクション耐圧が必要
となる。

【００１１】しかしながら、最近の製造プロセスの微細
化が進むにつれ、各種寸法が小さくなり、トランジスタ
の高耐圧構造を実現するには、通常の製造工程以外に多
くの追加工程を必要とし、また素子サイズも大きくなり
がちであるという問題点が生じる。

【００１２】そのような状況に対応するため広く利用さ
れるようになってきた、電圧緩和型の従来の第２のレベ
ルシフト回路を図３と共通の構成要素には共通の参照文
字／数字を付して同様に回路図で示す図６を参照する
と、この従来の第２のレベルシフト回路の従来の第１の
レベルシフト回路との相違点は、電圧変換回路１０の代
わりに、電圧変換回路１０に電圧緩和のためのトランジ
スタＮ３，Ｎ４，Ｐ３，Ｐ４を追加した電圧変換回路１
０Ａを備えることである。

【００１３】トランジスタＰ３は、ソースをトランジス
タＰ１のドレインにゲートを接地Ｇにそれぞれ接続し、
トランジスタＮ３は、ソースをトランジスタＮ１のドレ
インにゲートを接地Ｇにそれぞれ接続し、トランジスタ
Ｐ４は、ソースをトランジスタＰ２のドレインにゲート
を接地Ｇにそれぞれ接続し、トランジスタＮ４は、ソー
スをトランジスタＮ２のドレインにゲートを接地Ｇにそ
れぞれ接続する。

【００１４】この電圧変換回路１０ＡのＰｃｈトランジ
スタＰ３，Ｐ４の最大ジャンクション間印加電圧ＶＪＰ
Ｍは、ＶＴＰをＰｃｈトランジスタのしきい値とする
と、次式で表される。

【００１５】ＶＪＰＭ＝｜ＶＢＢ１｜＋｜ＶＴＰ｜ また、ＮｃｈトランジスタＮ３，Ｎ４の最大ジャンクシ
ョン間印加電圧ＶＪＮＭは、ＶＴＮをＮｃｈトランジス
タのしきい値とすると、次式で表される。

【００１６】ＶＪＮＭ＝ＶＤＤ＋ＶＴＮ ここで、ＶＤＤ＝５Ｖ，｜ＶＢＢ１｜＝１０Ｖ，｜ＶＴ
Ｐ｜＝ＶＴＮ＝１Ｖとすると、ＶＪＰＭ＝１０＋１＝１
１Ｖ、ＶＪＮＭ＝５＋１＝６Ｖとなり、トランジスタの
最大耐圧は従来より低くてよい。

【００１７】しかしながらこの回路構成においては、負
電圧発生回路１が非活性時に、負電圧信号ＶＢ１の電圧
レベルは０Ｖとなる。そのため、ＮｃｈトランジスタＮ
１，Ｎ２，Ｎ３，Ｎ４が全てオフ状態となり、入力端子
ＴＩに０Ｖを印加したときの出力ＬＯはハイインピーダ
ンスとなる。このため、通常、レベルシフト回路の出力
に接続される制御回路には負電圧発生回路１の非活性時
における出力ＬＯの上記ハイインピーダンス状態に対応
するための何らかの回路的考慮が必要となる。

【００１８】また、レベルシフト回路のトランジスタ耐
圧の緩和を図った特開平−６８６９０号公報記載の従来
の第３のレベルシフト回路をブロックで示す図７を参照
すると、この従来のレベルシフト回路は、従来の第１，
第２のレベルシフト回路と同様の負電圧発生回路１に加
えて、負電圧発生回路１の出力の負電圧ＶＢＢ１が伝達
する第１の電源線であるノードＮ１上の電圧レベルを検
出する電圧検出回路１１と、電圧検出回路１１の出力を
伝達する第２の電源線であるノードＮ２とノードＮ１上
の電圧を動作電源電圧として動作し入力信号ＩＮにした
がって出力信号ＯＵＴを出力する電圧変換回路１２とを
備える。

【００１９】電圧検出回路１１は、ゲートを電源電圧Ｖ
ＤＤにドレインを接地電位ＧにソースをノードＮ３にそ
れぞれ接続し接地電位ＧをノードＮ３へ伝達するＮｃｈ
トランジスタ９と、ノードＮ３とノードＮ１との間に設
けられ抵抗接続されたＰｃｈトランジスタ１０，１１と
を有する。Ｐｃｈトランジスタ１０，１１の基板は接地
電位Ｇに接続する。Ｐｃｈトランジスタ１０，１１の抵
抗値は比較的大きく設定する。

【００２０】電圧検出回路１１は、さらに、接地電位Ｇ
をゲートに受けてノードＮ４へ電源電圧ＶＤＤを伝達す
るＰｃｈトランジスタ１２と、接地電位Ｇをゲートに受
けノードＮ４とノードＮ３とを選択的に電気的に接続す
るためのＮｃｈトランジスタ１３と、ノードＮ４上の電
位を増幅する２段の縦続接続されたインバータ１４，１
５とを備える。

【００２１】出力ステージとしての電圧変換回路１２
は、ゲートに接地電位Ｇを受け入力信号ＩＮを通過させ
るＰｃｈトランジスタ１６と、ノードＮ２とノードＮ１
との間に相補接続されるＰｃｈトランジスタ１７及びＮ
ｃｈトランジスタ１８と、ノードＮ２とノードＮ１との
間に相補接続されるＰｃｈトランジスタ１９及びＮｃｈ
トランジスタ２０とを備える。

【００２２】トランジスタ１７，１８，１９及び２０は
インバータラッチ回路を構成する。

【００２３】トランジスタ１９とトランジスタ２０との
接続点から出力信号ＯＵＴを出力する。

【００２４】負電圧発生回路１は、不活性時には接地電
位Ｇレベルの信号を出力し、活性化されたときに所定の
−１０Ｖ程度の負電圧を発生する。

【００２５】次に、図７及び動作波形をタイムチャート
で示す図７を参照して、従来の第３のレベルシフト回路
の動作について説明すると、まず、電源電圧ＶＤＤは５
Ｖであるとする。時刻Ｔ０以前においては、負電圧発生
回路１は不活性状態にあり、０Ｖの電圧をノードＮ１へ
与えている。トランジスタ９はゲートに電源電圧ＶＤＤ
を受けておりオン状態であり、ノードＮ３へ０Ｖを伝達
している。この状態ではトランジスタ１０，１１はオフ
状態にある。トランジスタ１２，１３で構成されるイン
バータ回路へは０Ｖが入力されるため、ノードＮ４はト
ランジスタ１２により充電され、５Ｖの電源電圧ＶＤＤ
レベルである。このノードＮ４上の電圧はインバータ回
路１４，１５を介してノードＮ２へ伝達される。したが
って、ノードＮ２の電位はこの状態においては５Ｖの電
源電圧ＶＤＤレベルである。

【００２６】入力信号ＩＮが０Ｖのとき、トランジスタ
１９がオン状態、トランジスタ２０がオフ状態となり、
出力信号ＯＵＴはノードＮ２上の電圧、すなわち５Ｖの
電源電圧ＶＤＤレベルのＨレベルとなる。

【００２７】入力信号ＩＮが５Ｖのとき、トランジスタ
１９がオフ状態、トランジスタ２０がオン状態となる。
この状態では、出力信号ＯＵＴはノードＮ１上の電圧す
なわち０ＶのＬレベルとなる。

【００２８】ここで、入力信号ＩＮが０Ｖのとき、トラ
ンジスタ１６はそのスレッショルド電圧の絶対値｜ＶＴ
Ｐ｜だけ高い電圧を伝達する。しかしながら、これらは
トランジスタ１７，１８，１９及び２０のラッチ状態が
十分に反転する電圧レベルであり、特に問題は生じな
い。この負電圧発生回路１の不活性化時においては、入
力信号ＩＮが０Ｖのときには５Ｖの出力信号ＯＵＴが出
力され、入力信号ＩＮが５Ｖのときには０Ｖの出力信号
ＯＵＴが出力される。

【００２９】時刻Ｔ０において、負電圧発生回路１が活
性化される。ノードＮ１はこの負電圧発生回路１から伝
達される負電圧に応じて徐々に低下し、最終的には−１
０Ｖの負電圧レベルに到達する。入力信号ＩＮはラッチ
状態に維持される。

【００３０】このノードＮ１の電位が低下し初めてから
所定の時間が経過した時刻Ｔ１においてノードＮ１の電
圧レベルがたとえば−５Ｖの所定電圧レベルに到達す
る。トランジスタ１０及び１１はともにオン状態となっ
ており、ノードＮ３の電位を低下させる。このとき、ト
ランジスタ１０及び１１の抵抗値は十分大きく、一方ト
ランジスタ１２の電流供給能力は小さくされている。ノ
ードＮ３の電位がトランジスタ１０及び１１のオン状態
により低下すると、トランジスタ１３がオン状態とな
る。トランジスタ１３はそのゲートに接地電位Ｇを受け
ている。トランジスタ９はまたその電流供給能力は小さ
くかつ抵抗値も比較的大きくされている。したがって、
ノードＮ３の電位はノードＮ１の電位低下に伴なって低
下する。ノードＮ３の電位が０Ｖ−ＶＴＮ（トランジス
タ１３のスレッショルド電圧）となる。

【００３１】トランジスタ９及びトランジスタ１２のサ
イズはトランジスタ１３よりも十分小さくされている
（電流供給能力を小さくするため）。ノードＮ４の電位
はしたがって、トランジスタ１３の放電により低下し、
インバータ１４及び１５により、ノードＮ２の電位は０
Ｖとなる。すなわち、ノードＮ４の電位がインバータ１
４の入力スレッショルド電圧よりも低くなる時刻Ｔ１に
おいて、ノードＮ２の電位は０Ｖに設定される。

【００３２】ここで、トランジスタ１０及び１１は基板
が接地電位Ｇに結合されており、ノードＮ１の電位が負
電圧となるにつれてソース−基板間が逆バイアス状態と
なりバックバイアス効果が現われ、その抵抗値が大きく
なる。それにより、ノードＮ１へ電源電圧ＶＤＤからト
ランジスタ１２，１３，１０及び１１を介して大電流を
流れこむことが防止される。

【００３３】また、トランジスタ９が負荷抵抗として作
用し、接地電位Ｇからトランジスタ９、１０及び１１を
介してノードＮ１へ電流が流れ込むのを防止する。ノー
ドＮ１は負電圧発生回路１により確実に最終的に−１０
Ｖの負電圧に設定される。

【００３４】ノードＮ１の電位が−５Ｖになった時刻Ｔ
１においては、ノードＮ１とノードＮ２に十分な電位差
が存在するため、電圧変換回路１２は最初にラッチした
情報を保持している。

【００３５】ここで、時刻Ｔ１においてノードＮ１の電
位が−５Ｖ程度にまで低下したときに初めてノードＮ２
の電位が０Ｖとなるようにトランジスタ１０，１１のス
レッショルド電圧ＶＴＮ、トランジスタ１２，１３及び
９のサイズならびにインバータ１４の入力スレッショル
ド電圧などが選択される。

【００３６】この状態において、入力信号ＩＮが０Ｖの
ときには、出力信号ＯＵＴはノードＮ２の電位０Ｖとな
り、入力信号ＩＮが５Ｖの場合には、出力信号ＯＵＴは
ノードＮ１上の電位−１０Ｖとなる。したがって、この
電圧変換回路１２から出力される信号ＯＵＴとしては入
力信号ＩＮの電圧レベルをトランジスタ１７，１８，１
９及び２０によりラッチしておけば０Ｖまたは−１０Ｖ
のいずれかのレベルの信号が得られる。

【００３７】しかしながら、この従来の第３のレベルシ
フト回路においては、入力信号ＩＮとしてＶＤＤが与え
られた場合、トランジスタ１７がオン状態となるため、
ノードＮ２へ貫通電流が流れ込む。この抑圧のため、時
刻Ｔ１以降においては、入力信号ＩＮは０Ｖに設定する
必要がある。このとき、ラッチ状態が反転しないよう
に、入力信号ＩＮは、０Ｖのフローティング状態に設定
しておく必要がある。

【００３８】

【発明が解決しようとする課題】上述した従来の第１の
レベルシフト回路は、動作電源として電源の正電圧と負
電圧発生回路の出力の負電圧が印加されるため、レベル
シフト回路を構成する各トランジスタは最大上記正電圧
と負電圧との和の電圧のジャンクション耐圧が必要とな
るが、最近の製造プロセスの微細化に伴う各部寸法の縮
小に対応してトランジスタの高耐圧構造を実現するた
め、通常の製造工程以外に多くの追加工程を必要とする
と共に、素子サイズも大きくなるという欠点があった。

【００３９】また、トランジスタの耐圧の緩和を図った
電圧緩和型の従来の第２のレベルシフト回路は、負電圧
発生回路の非活性時に出力負電圧が０Ｖとなることによ
り、Ｎｃｈトランジスタが全てオフ状態となり、出力端
子がハイインピーダンス状態となるため、この出力端子
に接続される制御回路には上記ハイインピーダンス状態
に対応するための回路的考慮を必要とするという欠点が
あった。

【００４０】さらに、トランジスタの耐圧の緩和を図っ
た従来の第３のレベルシフト回路は、入力信号として電
源電圧レベルが与えられた場合、電圧変回路の初段のＰ
ｃｈトランジスタがオン状態となるため、貫通電流が発
生するので、こＰの抑圧のため正入力信号の供給後所定
時間経過以降は、この入力信号をラッチ状態が反転しな
いように０Ｖのフローティング状態に設定しておく必要
があり、制御が複雑となるという欠点があった。

【００４１】本発明の目的は、トランジスタの所要ジャ
ンクション耐圧を低減し高耐圧構造のトランジスタを不
要とするとともに、負電圧発生回路の活性時非活性時と
無関係に入力信号として任意の電圧レベルを印加しても
貫通電流や出力反転を抑圧したレベルシフト回路を提供
することにある。

【００４２】

【課題を解決するための手段】第１の発明のレベルシフ
ト回路は、相補型ＭＯＳトランジスタ論理回路（ＣＭＯ
Ｓ）の論理レベルの入力信号の供給に応答して予め定め
た負電圧レベルの出力信号を出力するレベルシフト回路
において、負電圧制御信号の供給に応答して活性化し所
定の負電圧の負電圧信号を出力する負電圧発生手段と、
前記負電圧信号の供給時に前記入力信号の供給に応答し
て前記負電圧レベルの出力信号を出力し、前記負電圧発
生手段の非活性化時に前記入力信号と同一レベルの前記
出力信号を出力するよう動作する電圧変換手段とを備え
て構成されている。

【００４３】第２の発明のレベルシフト回路は、相補型
ＭＯＳトランジスタ論理回路（ＣＭＯＳ）の論理レベル
の入力信号の供給に応答して予め定めた負電圧レベルの
出力信号を出力するレベルシフト回路において、負電圧
制御信号の供給に応答して活性化し第１及び第２の負電
圧の負電圧信号をそれぞれ出力する第１及び第２の負電
圧発生手段と、前記第１及び第２の負電圧信号の供給時
に前記入力信号の供給に応答して前記負電圧レベルの出
力信号を出力し、前記負電圧発生手段の非活性化時に前
記入力信号と同一レベルの前記出力信号を出力するよう
動作する電圧変換手段とを備えて構成されている。

【００４４】第３の発明の不揮発性メモリは、第１又は
第２の発明のレベルシフト回路を備えて構成されてい
る。

【００４５】

【発明の実施の形態】次に、本発明の実施の形態を図６
と共通の構成要素には共通の参照文字／数字を付して同
様に回路図で示す図１を参照すると、この図に示す本実
施の形態のレベルシフト回路は、従来の第２のレベルシ
フト回路と共通の負電圧制御信号Ｃの供給に応答して制
御され活性時に負電圧の電圧レベルＶＢＢ１を出力し非
活性時にＧＮＤレベルを負電圧信号ＶＢ１として出力す
る負電圧発生回路１に加えて、負電圧制御信号Ｃを反転
して反転制御信号ＣＢを出力するインバータＩＮＶ２
と、電圧変換回路１０Ａの代わりに、電圧変換回路１０
Ａの電圧緩和用トランジスタＮ３，Ｎ４のゲートに反転
制御信号ＣＢを供給するよう接続した電圧変換回路１０
Ｂを備えることである。

【００４６】電圧変換回路１０Ｂは、従来の電圧変換回
路１０Ａと共通の入力信号ＩＮを反転し反転信号ＩＮＢ
を出力するＩＮＶ１と、ソースを電源ＶＤＤに接続しゲ
ートに入力信号ＩＮの供給を受けるＰｃｈトランジスタ
Ｐ１と、ソースを電源ＶＤＤにドレインを出力端子ＴＯ
にそれぞれ接続して出力ＬＯを出力しゲートに反転信号
ＩＮＢの供給を受けるＰｃｈトランジスタＰ２と、ソー
スをトランジスタＰ１のドレイン（ノードＡ）にゲート
を接地Ｇにそれぞれ接続したトランジスタＰ３と、ドレ
インをトランジスタＰ３のドレイン（ノードＥ）に接続
しゲートに反転制御信号ＣＢの供給を受けるＮｃｈトラ
ンジスタＮ３と、ソースをトランジスタＰ２のドレイン
（ノードＢ）にゲートを接地Ｇと出力端子ＴＯにそれぞ
れ接続したＰｃｈトランジスタＰ４と、ドレインをトラ
ンジスタＮ３のソース（ノードＣ）にゲートをトランジ
スタＰ４のドレインにそれぞれ接続しソースに負電圧発
生回路２からの負電圧信号ＶＢ１の供給を受けるＮｃｈ
トランジスタＮ１と、ドレインをトランジスタＰ４のド
レインに接続しゲートに反転制御信号ＣＢの供給を受け
るＮｃｈトランジスタＮ４と、ドレインをトランジスタ
Ｎ４のソース（ノードＤ）にゲートをトランジスタＮ３
のドレインにそれぞれ接続しソースに負電圧発生回路２
からの負電圧信号ＶＢ１の供給を受けるＮｃｈトランジ
スタＮ２とを備える。トランジスタＰ１，Ｐ２，Ｐ３，
Ｐ４，Ｎ１，Ｎ２，Ｎ３，Ｎ４の各々の基板電位は各々
のソースに接続する。

【００４７】次に、図１及び本実施の形態の動作波形を
タイムチャートで示す図２を参照して本実施の形態の動
作について説明すると、まず、負電圧制御信号ＣがＬレ
ベルのとき、負電圧発生回路１はＧＮＤレベルを出力す
る。またトランジスタＮ３，Ｎ４のゲートは反転負電圧
制御信号ＣＢのレベルすなわち電源ＶＤＤレベルとな
る。以下図２の４つの状態１〜４の動作について説明す
る。

【００４８】状態１は、入力信号ＩＮがＨレベルで負電
圧制御信号ＣがＬレベルすなわち負電圧信号ＶＢ１がＧ
ＮＤ（０）レベルの状態であり、トランジスタＰ２，Ｐ
４はゲートソース間電圧｜ＶＧＳ｜が電源ＶＤＤレベル
となるのでターンオンし、出力端子ＴＯに電源ＶＤＤレ
ベルの出力信号ＬＯが出力される。また、トランジスタ
Ｐ１はゲートソース間電圧｜ＶＧＳ｜が０Ｖとなるので
ターンオフする。ノードＤのレベルがＶＤＤ−ＶＴＮ
（Ｎｃｈトランジスタのしきい値電圧）になりトランジ
スタＮ４はカットオフする。トランジスタＮ１はゲート
ソース間電圧ＶＧＳがＶＤＤ−ＶＴＮとなるのでターン
オンし、ノードＣのレベルがＧＮＤレベルとなる。トラ
ンジスタＮ３はゲートソース間電圧ＶＧＳがＶＤＤとな
るのでターンオンし、ノードＥのレベルはＧＮＤレベル
となる。トランジスタＮ２は、ゲートソース間電圧ＶＧ
Ｓが０Ｖとなるのでターンオフする。トランジスタＰ３
は、ノードＡのレベルが−ＶＴＰ（Ｐｃｈトランジスタ
のしきい値電圧）となりカットオフする。

【００４９】状態２は、負電圧信号ＶＢ１がＧＮＤレベ
ルの状態で入力信号ＩＮがＬレベルに遷移した状態であ
り、トランジスタＰ１、Ｐ３はゲートソース間電圧｜Ｖ
ＧＳ｜がＶＤＤとなるのでターンオンし、ノードＥのレ
ベルは、ＶＤＤとなる。トランジスタＰ２はゲートソー
ス間電圧｜ＶＧＳ｜が０Ｖととなるのでターンオフす
る。ノードＣのレベルがＶＤＤ−ＶＴＮになりトランジ
スタＮ３はカットオフする。トランジスタＮ２はゲート
ソース間電圧ＶＧＳがＶＤＤ−ＶＴＮとなるのでターン
オンし、ノードＤのレベルがＧＮＤレベルとなる。トラ
ンジスタＮ４はゲートソース間電圧ＶＧＳがＶＤＤとな
るのでターンオンし、出力端子ＴＯにＧＮＤレベルの出
力信号ＬＯが出力される。トランジスタＮ１は、ゲート
ソース間電圧ＶＧＳが０Ｖとなるのでターンオフする。
ＰｃｈトランジスタＰ４は、ノードＢのレベルが−ＶＴ
Ｐとなりカットオフする。次に負電圧制御信号ＣがＨレ
ベルのとき、負電圧発生回路１は負電圧信号ＶＢ１とし
て電圧レベルＶＢＢ１（例−１０Ｖ）を出力する。また
トランジスタＮ３，Ｎ４のゲートは反転制御信号ＣＢの
レベル遷移に応答してＧＮＤレベルとなる。

【００５０】状態３は、入力信号ＩＮがＬレベル状態で
負電圧制御信号ＣがＨレベルに活性化すなわち負電圧信
号ＶＢ１がＶＢＢ１レベルの状態であり、トランジスタ
Ｐ１，Ｐ３はゲートソース間電圧｜ＶＧＳ｜がＶＤＤと
なるのでターンオンし、ノードＥのレベルはＶＤＤとな
る。トランジスタＰ２はゲートソース間電圧｜ＶＧＳ｜
が０Ｖとなるのでターンオフする。トランジスタＮ３は
ノードＣのレベルが−ＶＴＮになりカットオフする。ト
ランジスタＮ２はゲートソース間電圧ＶＧＳが−ＶＴＮ
−ＶＢＢ１となるのでターンオンし、ノードＤのレベル
がＶＢＢ１レベルとなる。トランジスタＮ４はゲートソ
ース間電圧ＶＧＳが−ＶＢＢ１となるのでターンオン
し、出力端子にＶＢＢ１レベルが出力される。トランジ
スタＮ１は、ゲートソース間電圧ＶＧＳが０Ｖとなるの
でターンオフする。トランジスタＰ４は、ノードＢのレ
ベルが−ＶＴＰとなりカットオフする。

【００５１】状態４は、負電圧信号ＶＢ１がＶＢＢ１レ
ベルの状態で入力信号ＩＮがＨレベルに遷移した状態で
あり、トランジスタＰ２，Ｐ４はゲートソース間電圧｜
ＶＧＳ｜がＶＤＤとなるのでターンオンし、出力端子に
ＶＤＤレベルの出力信号ＬＯが出力される。トランジス
タＰ１はゲートソース間電圧｜ＶＧＳ｜が０Ｖとなるの
でターンオフする。トランジスタＮ４はノードＤのレベ
ルが−ＶＴＮになりカットオフする。トランジスタＮ１
はゲートソース間電圧ＶＧＳが−ＶＴＮ−ＶＢＢ１とな
るのでターンオンし、ノードＣのレベルがＶＢＢ１レベ
ルとなる。トランジスタＮ３はゲートソース間電圧ＶＧ
Ｓが−ＶＢＢ１となるのでターンオンし、ノードＥのレ
ベルはＶＢＢ１レベルとなる。トランジスタＮ２は、ゲ
ートソース間電圧ＶＧＳが０Ｖとなるのでターンオフす
る。トランジスタＰ３は、ノードＡのレベルが−ＶＴＰ
となりカットオフする。

【００５２】本実施の形態の構成によれば、電圧変換回
路１０Ｂを構成する各トランジスタＰ１〜Ｐ４，Ｎ１〜
Ｎ４のジャンクション間の最大電圧ＶＪＭは、それぞれ
下式で表される。

【００５３】 トランジスタＰ１，Ｐ２：ＶＪＭ＝ＶＤＤ−｜ＶＴＰ｜ トランジスタＰ３，Ｐ４：ＶＪＭ＝｜ＶＢＢ１｜＋｜Ｖ
ＴＰ｜ トランジスタＮ１，Ｎ２：ＶＪＭ＝｜ＶＢＢ１｜−ＶＴ
Ｎ トランジスタＮ３，Ｎ４：ＶＪＭ＝ＶＤＤ＋ＶＴＮ ＶＤＤ＝５Ｖ、ＶＢＢ１＝−１０Ｖ、ＶＴＮ＝１Ｖ、Ｖ
ＴＰ＝−１Ｖとすると、トランジスタＰ１，Ｐ２のジャ
ンクション間最大電圧ＶＪＭは４Ｖ、トランジスタＰ
３，Ｐ４のジャンクション間最大電圧ＶＪＭは１１Ｖ、
トランジスタＮ１，Ｎ２のジャンクション間最大電圧Ｖ
ＪＭは９Ｖ、トランジスタＮ３，Ｎ４のジャンクション
間最大電圧ＶＪＭは６Ｖとなる。

【００５４】これらのジャンクション間最大電圧ＶＪＭ
は、上述したした従来の第１のレベルシフト回路のＰｃ
ｈトランジスタＰ１，Ｐ２とＮｃｈトランジスタＮ１，
Ｎ２の各々の最大ジャンクション間印加電圧ＶＤＤ＋｜
ＶＢＢ１｜（約１５Ｖ）より低くなり、高耐圧構造のト
ランジスタを使用する必要がない。

【００５５】さらに、本構成によれば、負電圧発生回路
１が非活性時であるときも、入力信号ＩＮのレベルに対
し、同相、同レベルの出力信号が出力端子に出力され
る。すなわち、負電圧発生回路１の活性時非活性時に関
係なく、入力信号ＩＮとして電源ＶＤＤまたは０Ｖの任
意のレベルを印加したままでも電圧変換回路に貫通電流
が流れたり、出力が反転するという問題は生じない。

【００５６】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図３を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、負電
圧制御信号Ｃの供給に応答して制御され活性時に負電圧
ＶＢＢ２を出力し非活性時にＧＮＤレベルを負電圧信号
ＶＢ２として出力する負電圧発生回路２をさらに備え、
電圧変換回路１０Ｂの代わりに、ＰｃｈトランジスタＰ
３，Ｐ４のゲートに負電圧信号ＶＢ２の供給を受ける電
圧変換回路１０Ｃを備えることである。

【００５７】次に、図３を参照して本実施の形態の動作
について説明すると、まず、負電圧発生回路１，２は、
第１の実施の形態と同様に、非活性時には出力の負電圧
信号ＶＢ１，ＶＢ２の電圧レベルは共に０Ｖである。こ
の場合の動作は第１の実施の形態と同様であるので、説
明を省略する。

【００５８】次に、負電圧発生回路１，２の活性時に
は、負電圧信号ＶＢ１，ＶＢ２の電圧レベルはそれぞ
れ、ＶＢＢ１，ＶＢＢ２となる。

【００５９】まず、入力信号がＬレベルのとき、トラン
ジスタＰ１，Ｐ３はゲートソース間電圧｜ＶＧＳ｜がそ
れぞれＶＤＤ，ＶＤＤ−ＶＢＢ２となるのでターンオン
し、ノードＥのレベルはＶＤＤとなる。トランジスタＰ
２は、ゲートソース間電圧｜ＶＧＳ｜が０Ｖとなるので
ターンオフする。トランジスタＮ３はノードＣのレベル
が−ＶＴＮになりカットオフする。トランジスタＮ２は
ゲートソース間電圧ＶＧＳが−ＶＴＮ−ＶＢＢ１となる
のでターンオンし、ノードＤのレベルがＶＢＢ１レベル
となる。トランジスタＮ４はゲートソース間電圧ＶＧＳ
が−ＶＢＢ１となるのでターンオンし、出力端子にＶＢ
Ｂ１レベルが出力される。トランジスタＮ１は、ゲート
ソース間電圧ＶＧＳが０Ｖとなるのでターンオフする。
トランジスタＰ４は、ノードＢのレベルがＶＢＢ２−Ｖ
ＴＰとなりカットオフする。

【００６０】次に、入力信号がＨレベルのとき、トラン
ジスタＰ２，Ｐ４はゲートソース間電圧｜ＶＧＳ｜がそ
れぞれＶＤＤ，ＶＤＤ−ＶＢＢ２となるのでターンオン
し、出力端子にＶＤＤレベルが出力される。トランジス
タＰ１はゲートソース間電圧｜ＶＧＳ｜が０Ｖとなるの
でターンオフする。トランジスタＮ４はノードＤのレベ
ルが−ＶＴＮになりカットオフする。トランジスタＮ１
はゲートソース間電圧ＶＧＳが−ＶＴＮ−ＶＢＢ１とな
るのでターンオンし、ノードＣのレベルがＶＢＢ１レベ
ルとなる。トランジスタＮ３はゲートソース間電圧ＶＧ
Ｓが−ＶＢＢ１となるのでターンオンし、ノードＥのレ
ベルはＶＢＢ１レベルとなる。トランジスタＮ２は、ゲ
ートソース間電圧ＶＧＳが０Ｖとなるのでターンオフす
る。トランジスタＰ３は、ノードＡのレベルがＶＢＢ２
−ＶＴＰとなりカットオフする。

【００６１】次に、本発明の第３の実施の形態を図２と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図４を参照すると、この図に示す本実施
の形態の前述の第２の実施の形態との相違点は、第２の
実施の形態では負電圧発生回路１に加えてこれと独立し
た負電圧発生回路２を用いる構成となっていたが、本実
施の形態では負電圧発生回路１の負電圧信号ＶＢ１とＧ
ＮＤ間に直列接続した高抵抗の複数の抵抗Ｒ１，Ｒ２か
らなる分圧回路３を備え、この抵抗Ｒ１，Ｒ２の接続点
から負電圧信号ＶＢ２の電圧レベルＶＢＢ２を出力する
ことである。

【００６２】本実施の形態では、負電圧発生回路１の出
力の負電圧信号ＶＢ１の電圧レベルＶＢＢ１から負電圧
信号ＶＢ２の電圧レベルＶＢＢ２を生成することにより
負電圧発生回路２を省略できる。

【００６３】

【発明の効果】以上説明したように、本発明のレベルシ
フト回路は、負電圧発生手段と、負電圧信号の供給時に
入力信号の供給に応答して負電圧レベルの出力信号を出
力し、負電圧発生手段の非活性化時に入力信号と同一レ
ベルの出力信号を出力するよう動作する電圧変換手段と
を備えているので、電圧変換回路の各トランジスタのジ
ャンクション間最大電圧を従来より低減できるので、高
耐圧構造のトランジスタを使用する必要がないという効
果がある。

【００６４】また、負電圧発生回路が非活性時であると
きも、入力信号のレベルに対し、同相、同レベルの出力
信号が出力端子に出力されるので、負電圧発生回路の活
性時非活性時に関係なく、入力信号として電源または接
地の任意のレベルを印加したままでも電圧変換回路の貫
通電流や出力反転等の不具合を抑制できるという効果が
ある。

【図面の簡単な説明】

【図１】本発明のレベルシフト回路の第１の実施の形態
を示す回路図である。

【図２】本実施の形態のレベルシフト回路における動作
の一例を示すタイムチャートである。

【図３】本発明のレベルシフト回路の第２の実施の形態
を示す回路図である。

【図４】本発明のレベルシフト回路の第３の実施の形態
を示す回路図である。

【図５】従来の第１のレベルシフト回路の一例を示す回
路図である。

【図６】従来の第２のレベルシフト回路の一例を示す回
路図である。

【図７】従来の第３のレベルシフト回路の一例を示す回
路図である。

【符号の説明】

１，２ 負電圧発生回路 ３ 分圧回路 １０，１０Ａ，１０Ｂ，１０Ｃ，１２ 電圧変換回路 １１ 電圧検出回路 Ｎ１〜Ｎ４，Ｐ１〜Ｐ４ トランジスタ Ｒ１，Ｒ２ 抵抗

Claims (6)

【特許請求の範囲】
1. 【請求項１】 相補型ＭＯＳトランジスタ論理回路（Ｃ
   ＭＯＳ）の論理レベルの入力信号の供給に応答して予め
   定めた負電圧レベルの出力信号を出力するレベルシフト
   回路において、 負電圧制御信号の供給に応答して活性化し所定の負電圧
   の負電圧信号を出力する負電圧発生手段と、 前記負電圧信号の供給時に前記入力信号の供給に応答し
   て前記負電圧レベルの出力信号を出力し、前記負電圧発
   生手段の非活性化時に前記入力信号と同一レベルの前記
   出力信号を出力するよう動作する電圧変換手段とを備え
   ること特徴とするレベルシフト回路。
2. 【請求項２】 負電圧制御信号を反転して反転制御信号
   を出力する第１のインバータを備え、 電圧変換手段が、入力信号を反転し反転信号を出力する
   第２のインバータと、 ソースを第１の電源に接続しゲートに前記入力信号の供
   給を受ける第１のＰチャネル型トランジスタと、 ソースを第１の電源にドレインを出力端子にそれぞれ接
   続して出力信号を出力しゲートに前記反転信号の供給を
   受ける第２のＰチャネル型トランジスタと、 ソースを前記第１のＰチャネル型トランジスタのドレイ
   ンにゲートを第２の電源にそれぞれ接続した第３のＰチ
   ャネル型トランジスタと、 ドレインを前記第３のＰチャネル型トランジスタのドレ
   インに接続しゲートに前記反転制御信号の供給を受ける
   第３のＮチャネル型トランジスタと、 ソースを前記第２のＰチャネル型トランジスタのドレイ
   ンにゲートを第２の電源と前記出力端子にそれぞれ接続
   した第４のＰチャネル型トランジスタと、 ドレインを前記第３のＮチャネル型トランジスタのソー
   スにゲートを前記第４のＰチャネル型トランジスタのド
   レインにそれぞれ接続しソースに前記負電圧信号の供給
   を受ける第１のＮチャネル型トランジスタと、 ドレインを前記第４のＰチャネル型トランジスタのドレ
   インに接続しゲートに前記反転制御信号の供給を受ける
   第４のＮチャネル型トランジスタと、 ドレインを前記第４のＮチャネル型トランジスタのソー
   スにゲートを前記第３のＮチャネル型トランジスタのド
   レインにそれぞれ接続しソースに前記負電圧信号の供給
   を受ける第２のＮチャネル型トランジスタとを備えるこ
   とを特徴とする請求項１記載のレベルシフト回路。
3. 【請求項３】 相補型ＭＯＳトランジスタ論理回路（Ｃ
   ＭＯＳ）の論理レベルの入力信号の供給に応答して予め
   定めた負電圧レベルの出力信号を出力するレベルシフト
   回路において、 負電圧制御信号の供給に応答して活性化し第１及び第２
   の負電圧の負電圧信号をそれぞれ出力する第１及び第２
   の負電圧発生手段と、 前記第１及び第２の負電圧信号の供給時に前記入力信号
   の供給に応答して前記負電圧レベルの出力信号を出力
   し、前記負電圧発生手段の非活性化時に前記入力信号と
   同一レベルの前記出力信号を出力するよう動作する電圧
   変換手段とを備えること特徴とするレベルシフト回路。
4. 【請求項４】 負電圧制御信号を反転して反転制御信号
   を出力する第１のインバータを備え、 電圧変換手段が、入力信号を反転し反転信号を出力する
   第２のインバータと、 ソースを第１の電源に接続しゲートに前記入力信号の供
   給を受ける第１のＰチャネル型トランジスタと、 ソースを第１の電源にドレインを出力端子にそれぞれ接
   続して出力信号を出力しゲートに前記反転信号の供給を
   受ける第２のＰチャネル型トランジスタと、 ソースを前記第１のＰチャネル型トランジスタのドレイ
   ンに接続しゲートに前記第２の負電圧信号の供給を受け
   る第３のＰチャネル型トランジスタと、 ドレインを前記第３のＰチャネル型トランジスタのドレ
   インに接続しゲートに前記反転制御信号の供給を受ける
   第３のＮチャネル型トランジスタと、 ソースを前記第２のＰチャネル型トランジスタのドレイ
   ンと前記出力端子にそれぞれに接続しゲートに前記第２
   の負電圧信号の供給を受ける第４のＰチャネル型トラン
   ジスタと、 ドレインを前記第３のＮチャネル型トランジスタのソー
   スにゲートを前記第４のＰチャネル型トランジスタのド
   レインにそれぞれ接続しソースに前記第１の負電圧信号
   の供給を受ける第１のＮチャネル型トランジスタと、 ドレインを前記第４のＰチャネル型トランジスタのドレ
   インに接続しゲートに前記反転制御信号の供給を受ける
   第４のＮチャネル型トランジスタと、 ドレインを前記第４のＮチャネル型トランジスタのソー
   スにゲートを前記第３のＮチャネル型トランジスタのド
   レインにそれぞれ接続しソースに前記第１の負電圧信号
   の供給を受ける第２のＮチャネル型トランジスタとを備
   えることを特徴とする請求項３記載のレベルシフト回
   路。
5. 【請求項５】 前記第２の負電圧発生手段が、一端に前
   記第１の負電圧信号の供給を受ける第１の抵抗と、一端
   を前記第１の抵抗の他端に他端を第２の電源に接続した
   第２の抵抗から成り第１及び第２の抵抗の共通接続点か
   ら前記第２の負電圧信号を出力する分圧回路を備えるこ
   とを特徴とする請求項３記載のレベルシフト回路。
6. 【請求項６】 請求項１又は３記載のレベルシフト回路
   を備えることを特徴とする不揮発性メモリ。