JP2990178B1 - 負電圧レベルシフト回路 - Google Patents

Abstract

【要約】 【課題】 使用するトランジスタに要求される高耐圧特
性を緩和するとともに、入力信号のタイミング、負電圧
回路の活性、非活性にかかわらず常にレベルの確定した
信号を出力可能にするための負電圧レベルシフト回路を
提供することを課題とする。 【解決手段】 負電圧制御信号を入力とし、負電圧レベ
ルの信号を出力してスイッチング用トランジスタのゲー
トレベルを制御する負電圧レベルシフト回路において、
負電圧発生回路の活性、非活性に応じて、電圧緩和を行
うトランジスタのゲート電位を制御する制御回路を有
し、その制御回路によって使用するトランジスタに要求
される高耐圧特性を緩和するとともに、入力信号のタイ
ミング、負電圧回路の活性、非活性にかかわらず常にレ
ベルの確定した信号を出力可能な構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、負電圧レベルの信
号を出力する負電圧レベルシフト回路に関し、特に、使
用するトランジスタに要求される高耐圧特性を緩和する
とともに、入力信号のタイミング、負電圧回路の活性、
非活性にかかわらず常にレベルの確定した信号を出力可
能にするための負電圧レベルシフト回路に関する。

【０００２】

【従来の技術】不揮発性メモリである、フラッシュＥＥ
ＰＲＯＭメモリにおいては、単一電源で動作可能であり
かつ大記憶容量でありかつさらに書換可能回数を多くす
るために、消去時にはコントロールゲートに負電圧を印
加する方法が従来から提案されている。

【０００３】ひとつのゲート負電圧方式は、コントロー
ルゲート電極ＣＧへは−１０Ｖ程度の負電圧が印加さ
れ、ソース電極Ｓへは５Ｖ程度の電圧が印加され、ドレ
イン電極Ｄはフローティング状態とされる。この状態に
おいては、ソース不純物領域とコントロールゲートとの
間に１５Ｖ程度の高電圧が印加されるため、従来と同様
にして、トンネル絶縁膜を介してファウラ−ノルドハイ
ム型のトンネル電流によりフローティングゲートからソ
ース不純物領域へと電子が引き抜かれる。

【０００４】また、他の方式として、半導体基板（Ｐウ
エル）に５Ｖの電源電圧が印加され、コントロールゲー
ト電極ＣＧに−１０Ｖ程度の負電圧が印加、ソース電極
Ｓおよびドレイン電極Ｄはそれぞれフローティング状態
とされる。この状態においては、トンネル絶縁膜（ゲー
ト絶縁膜）を介してファウラ−ノルドハイム型トンネル
電流によりフローティングゲートから基板へと電子が引
き抜かれる。

【０００５】上述の方式のいずれにおいても、ファウラ
−ノルドハイム型トンネリング電流が利用され、ソース
に１２Ｖ程度の高電圧を印加するソース消去法と比べ
て、消去に必要とされる電圧は１５Ｖ程度と高くなるも
のの、ソース不純物領域には高電圧は印加されないため
高耐圧構造が不要となり、またホットホールの発生量も
低減される。

【０００６】さらに、このコントロールゲートに負電圧
を印加するゲート負電圧消去法では、ソースに高電圧が
印加されないため、ソース不純物領域で発生する基板電
流が低減され、消去時に必要とされる電流はフローティ
ングゲートに蓄積した電子を引き抜くためのファウラ−
ノルドハイム型トンネル電流のみとなる。

【０００７】このため、消去時に必要とされる電流が低
減され、コントロールゲートに印加するための負電圧は
オンチップの降圧回路で対応することができる。この降
圧回路は、従来から書込時に印加される高電圧を発生す
るための昇圧回路に用いられるチャージポンプ回路と同
様の構成を備える。

【０００８】しかしながら、このゲート負電圧方式にお
いては、コントロールゲートに対しては、データの読出
動作時および書込動作時には正電圧を与え、消去動作時
には負電圧を与える必要があるので、コントロールゲー
トへ正又は負の電位を伝える複数のスイッチング用トラ
ンジスタは、あらゆるモードにおいてオン、オフのどち
らかの状態で確定する必要がある。よって、それらのス
イッチング用トランジスタのゲートレベルを制御するレ
ベルシフト回路の出力は、入力に応じてＨレベルまたは
Ｌレベルのどちらかに確定する必要がある。

【０００９】従来の一般的なレベルシフト回路の構成を
図４に示す。図４において、負電圧発生回路の出力には
ＶＤＤ（例 ＋５Ｖ）とＶＢＢ１（例 −１０Ｖ）レベ
ルが出力されるため、レベルシフト回路を構成する各ト
ランジスタは最大ＶＤＤ＋｜ＶＢＢ１｜（例 ５＋１０
＝１５Ｖ）のジャンクション耐圧が必要となる。図４に
おいて、Ｐ１〜Ｐ４はＰチャネルトランジスタを、Ｎ１
〜Ｎ４はＮチャネルトランジスタを、ＩＮＶ１，ＩＮＶ
２はインバータをそれぞれ示している。

【００１０】最近、製造プロセスの微細化が進むにつ
れ、各種寸法が小さくなり、トランジスタの高耐圧構造
を実現するには、通常の製造工程以外に多くの追加工程
を必要とし、また素子サイズも大きくなりがちであると
いう問題点を有する。

【００１１】そのような状況に対応するため、図５に示
す電圧緩和型のレベルシフト回路を利用することが多
い。すなわち、従来のレベルシフト回路に対して、電圧
緩和のためのトランジスタ、Ｎ３，Ｎ４、Ｐ３，Ｐ４を
追加した、図５のような回路構成とすることにより、Ｐ
ｃｈトランジスタＰ３，Ｐ４の最大ジャンクション間印
加電圧は、 ｜ＶＢＢ１｜＋｜ＶＴＰ｜ （例 １０＋１＝１１Ｖ） ＮｃｈトランジスタＮ３，Ｎ４の最大ジャンクション間
印加電圧は、 ＶＤＤ＋ＶＴＮ （例 ５＋１＝６Ｖ） となり、トランジスタの最大耐圧は従来より低くてよ
い。

【００１２】しかしながら、この回路構成においては、
負電圧発生回路が非活性時、負電圧発生回路の出力は０
Ｖとなる。そのため、ＮｃｈトランジスタＮ１，Ｎ２，
Ｎ３，Ｎ４が全てオフ状態となり、入力端子に０Ｖを印
加したときの出力はハイインピーダンスとなり、通常レ
ベルシフト回路の出力に接続される制御回路には負電圧
発生回路の非活性時になんらかの回路的考慮が必要とな
る。

【００１３】レベルシフト回路のトランジスタ耐圧を緩
和する手段として、特開平６−６８６９０号公報に記載
の回路構成がある。この特開平６−６８６９０号公報に
記載の回路構成を図６に示し、動作の説明をする。

【００１４】図６において、電圧発生回路は、ノードＮ
１上の電圧レベルを検出する電圧検出回路３９２と、電
圧検出回路３９２の出力が伝達されるノードＮ２とノー
ドＮ１上の電圧を動作電源電圧として動作する電圧変換
回路３９４を含む。

【００１５】ノードＮ１は第１の電源線であり、負電圧
発生回路８が発生する電圧が伝達される。ノードＮ２は
第２の電源線である。電圧変換回路３９４は入力信号Ｉ
Ｎに従って出力信号ＯＵＴを出力する。

【００１６】電圧検出回路３９２は、そのゲートに電源
電圧ＶＤＤを受け、接地電位ＧＮＤをノードＮ３へ伝達
するＮｃｈトランジスタ９と、ノードＮ３とノードＮ１
との間に設けられる抵抗接続されたＰｃｈトランジスタ
１０および１１を含む。Ｐｃｈトランジスタ１０および
１１の基板は接地電位ＧＮＤに接続される。Ｐｃｈトラ
ンジスタ１０および１１の抵抗値は比較的大きくされ
る。

【００１７】電圧検出回路３９２はさらに、接地電位Ｇ
ＮＤをそのゲートに受けてノードＮ４へ電源電圧ＶＤＤ
を伝達するＰｃｈトランジスタ１２と、接地電位ＧＮＤ
をそのゲートに受け、ノードＮ４とノードＮ３とを選択
的に電気的に接続するためのＮｃｈトランジスタ１３
と、ノードＮ４上の電位を増幅する２段の縦続接続され
たインバータ１４および１５を含む。

【００１８】出力ステージとしての電圧変換回路３９４
は、そのゲートに接地電位ＧＮＤを受け、入力信号ＩＮ
を通過させるＰｃｈトランジスタ１６と、ノードＮ２と
ノードＮ１との間に相補接続されるＰｃｈトランジスタ
１７およびＮｃｈトランジスタ１８と、ノードＮ２とノ
ードＮ１との間に相補接続されるＰｃｈトランジスタ１
９およびＮｃｈトランジスタ２０を含む。

【００１９】トランジスタ１７、１８、１９および２０
はインバータラッチ回路を構成する。トランジスタ１９
とトランジスタ２０との接続点から出力信号ＯＵＴが出
力される。負電圧発生回路８は、不活性時には接地電位
ＧＮＤレベルの信号を出力し、活性化されたときに所定
の−１０Ｖ程度の負電圧を発生する。

【００２０】次に、この図６に示す電圧発生回路の動作
をその動作波形図である図７を参照して電源電圧ＶＤＤ
が５Ｖと仮定して説明する。時刻Ｔ０以前においては、
負電圧発生回路８は不活性状態にあり、０Ｖの電圧をノ
ードＮ１へ与えている。トランジスタ９はゲートに電源
電圧ＶＤＤを受けておりオン状態であり、ノードＮ３へ
０Ｖを伝達している。この状態ではトランジスタ１０お
よび１１はオフ状態にある。

【００２１】トランジスタ１２および１３で構成される
インバータ回路へは０Ｖが入力されるため、ノードＮ４
はトランジスタ１２により充電され、５Ｖの電源電圧Ｖ
ＤＤレベルである。このノードＮ４上の電圧はインバー
タ回路１４および１５を介してノードＮ２へ伝達され
る。したがって、ノードＮ２の電位はこの状態において
は５Ｖの電源電圧ＶＤＤレベルである。

【００２２】入力信号ＩＮが０Ｖのとき、トランジスタ
１９がオン状態、トランジスタ２０がオフ状態となり、
出力信号ＯＵＴはノードＮ２上の電圧、すなわち５Ｖの
電源電圧ＶＤＤレベルの“Ｈ”となる。

【００２３】入力信号ＩＮが５Ｖのとき、トランジスタ
１９がオフ状態、トランジスタ２０がオン状態となる。
この状態では、出力信号ＯＵＴはノードＮ１上の電圧す
なわち０Ｖの“Ｌ”となる。

【００２４】ここで、入力信号ＩＮが０Ｖのとき、トラ
ンジスタ１６はそのスレッショルド電圧の絶対値｜ＶＴ
Ｐ｜だけ高い電圧を伝達する。しかしながら、これらは
トランジスタ１７、１８、１９および２０のラッチ状態
が十分に反転する電圧レベルであり、特に問題は生じな
い。この負電圧発生回路８の不活性化時においては、入
力信号ＩＮが０Ｖのときには５Ｖの出力信号ＯＵＴが出
力され、入力信号ＩＮが５Ｖのときには０Ｖの出力信号
ＯＵＴが出力される。

【００２５】時刻Ｔ０において負電圧発生回路８が活性
化される。ノードＮ１はこの負電圧発生回路８から伝達
される負電圧に応じて徐々に低下し、最終的には−１０
Ｖの負電圧レベルに到達する。入力信号ＩＮはラッチ状
態に維持される。

【００２６】このノードＮ１の電位が低下し初めてから
所定の時間が経過した時刻Ｔ１においてノードＮ１の電
圧レベルがたとえば−５Ｖの所定電圧レベルに到達す
る。トランジスタ１０および１１はともにオン状態とな
っており、ノードＮ３の電位を低下させる。このとき、
トランジスタ１０および１１の抵抗値は十分大きく、一
方トランジスタ１２の電流供給能力は小さくされてい
る。

【００２７】ノードＮ３の電位がトランジスタ１０およ
び１１のオン状態により低下すると、トランジスタ１３
がオン状態となる。トランジスタ１３はそのゲートに接
地電位ＧＮＤを受けている。トランジスタ９はまたその
電流供給能力は小さくかつ抵抗値も比較的大きくされて
いる。したがって、ノードＮ３の電位はノードＮ１の電
位低下に伴なって低下する。ノードＮ３の電位が０Ｖ−
ＶＴＮ（トランジスタ１３のスレッショルド電圧）とな
る。

【００２８】トランジスタ９およびトランジスタ１２の
サイズはトランジスタ１３よりも十分小さくされている
（電流供給能力を小さくするため）。ノードＮ４の電位
はしたがって、トランジスタ１３の放電により低下し、
インバータ１４および１５により、ノードＮ２の電位は
０Ｖとなる。すなわち、ノードＮ４の電位がインバータ
１４の入力スレッショルド電圧よりも低くなる時刻Ｔ１
において、ノードＮ２の電位は０Ｖに設定される。

【００２９】ここで、トランジスタ１０および１１は基
板が接地電位ＧＮＤに結合されており、ノードＮ１の電
位が負電圧となるにつれてソース−基板間が逆バイアス
状態となりバックバイアス効果が現われ、その抵抗値が
大きくなる。それにより、ノードＮ１へ電源電圧ＶＤＤ
からトランジスタ１２、１３、１０および１１を介して
大電流の流れこみが防止される。また、トランジスタ９
が負荷抵抗として作用し、接地電位ＧＮＤからトランジ
スタ９、１０および１１を介してノードＮ１へ電流が流
れ込むのを防止する。ノードＮ１は負電圧発生回路８に
より確実に最終的に−１０Ｖの負電圧に設定される。

【００３０】ノードＮ１の電位が−５Ｖになった時刻Ｔ
１においては、ノードＮ１とノードＮ２に十分な電位差
が存在するため、電圧変換回路３９４は最初にラッチし
た情報を保持している。ここで、時刻Ｔ１においてノー
ドＮ１の電位が−５Ｖ程度にまで低下したときに初めて
ノードＮ２の電位が０Ｖとなるようにトランジスタ１０
および１１のスレッショルド電圧ＶＴＮ、トランジスタ
１２、１３および９のサイズならびにインバータ１４の
入力スレッショルド電圧などが選択される。

【００３１】この状態において、入力信号ＩＮが０Ｖの
ときには、出力信号ＯＵＴはノードＮ２の電位０Ｖとな
り、入力信号ＩＮが５Ｖの場合には、出力信号ＯＵＴは
ノードＮ１上の電位−１０Ｖとなる。したがって、この
電圧変換回路３９４から出力される信号ＯＵＴとしては
入力信号ＩＮの電圧レベルをトランジスタ１７、１８、
１９および２０によりラッチしておけば０Ｖまたは−１
０Ｖのいずれかのレベルの信号が得られる。

【００３２】

【発明が解決しようとする課題】しかしながら、こうし
た従来技術においては、入力信号ＩＮとしてＶＤＤが与
えられた場合、トランジスタ１７がオン状態となるた
め、ノードＮ２へ電流が流れ込む。このため、時刻Ｔ１
以降においては、入力信号ＩＮは０Ｖに設定する必要が
ある。このとき、ラッチ状態が反転しないように、入力
信号ＩＮは、０Ｖのフローティング状態に設定しておく
必要がある。

【００３３】よって、本発明では、使用するトランジス
タに要求される高耐圧特性を緩和するとともに、入力信
号のタイミング、負電圧回路の活性、非活性にかかわら
ず常にレベルの確定した信号を出力可能にするための負
電圧レベルシフト回路を提供することを課題とする。

【００３４】

【課題を解決するための手段】請求項１に記載の発明の
要旨は、負電圧制御信号を入力とし、負電圧レベルの信
号を出力してスイッチング用トランジスタのゲートレベ
ルを制御する負電圧レベルシフト回路において、入力さ
れた電圧信号に対して所定電圧だけレベルシフトした電
圧を出力する第１のレベルシフト部および当該第１のレ
ベルシフト部からの出力を入力として所定電圧だけレベ
ルシフトした電圧を出力する第２のレベルシフト部を備
えたレベルシフト回路と、前記第１のレベルシフト部の
低電位側の電源電圧を供給する第１の負電圧発生手段
と、前記第２のレベルシフト部の低電位側の電源電圧を
供給する第２の負電圧発生手段とを具備し、負電圧制御
信号が一方の論理レベルのときに前記第１の負電圧発生
手段と前記第２の負電圧発生手段がそれぞれ異なる低電
位側の電源電圧を供給するとともに、当該第２の負電圧
発生手段が当該第１の負電圧発生手段よりも大きい負の
電源電圧を供給するように構成されていることを特徴と
する負電圧レベルシフト回路に存する。また請求項２に
記載の発明の要旨は、前記負電圧制御信号はＣＭＯＳレ
ベルの信号であることを特徴とする請求項１記載の負電
圧レベルシフト回路に存する。また請求項３に記載の発
明の要旨は、前記負電圧発生手段を複数含むことを特徴
とする請求項２に記載の負電圧レベルシフト回路に存す
る。また請求項４に記載の発明の要旨は、前記複数の負
電圧発生手段のそれぞれは、各々独立して動作可能であ
って非活性時に接地電位レベルの電圧を出力し、活性時
に負電圧を出力することを特徴とする請求項３に記載の
負電圧レベルシフト回路に存する。また請求項５に記載
の発明の要旨は、前記複数の負電圧発生手段のそれぞれ
は、共通の負電圧制御信号入力端子を有することを特徴
とする請求項４に記載の負電圧レベルシフト回路に存す
る。また請求項６に記載の発明の要旨は、前記負電圧発
生手段の活性または非活性 に応じて電圧緩和を行うトラ
ンジスタのゲート電位を制御する制御回路と、前記負電
圧発生手段の出力電圧を分圧して前記制御回路に出力す
る分圧回路を有することを特徴とする請求項１に記載の
負電圧レベルシフト回路に存する。

【００３５】

【発明の実施の形態】（実施の形態１） 図１に本発明の実施の形態１に係る負電圧レベルシフト
回路の構成を示す。本実施の形態の負電圧レベルシフト
回路は、負電圧制御信号を入力とし、負電圧レベルの信
号を出力してスイッチング用トランジスタのゲートレベ
ルを制御する負電圧レベルシフト回路において、入力端
子から入力された電圧信号に対して所定電圧だけレベル
シフトした電圧を出力する第１のレベルシフト部および
当該第１のレベルシフト部からの出力を入力として所定
電圧だけレベルシフトした電圧を出力する第２のレベル
シフト部を備えたレベルシフト回路と、負電圧制御信号
により制御され、活性時に負電圧ＶＢＢ１を出力し、非
活性時にＧＮＤレベルを出力する負電圧発生回路１（第
２の負電圧発生手段）と、活性時に負電圧ＶＢＢ２を出
力し、非活性時にＧＮＤレベルを出力する負電圧発生回
路２（第１の負電圧発生手段）と、以下の回路構成を有
する複数のトランジスタ及びインバータを含む制御回路
とを備えている。本実施の形態の第１のレベルシフト部
は、図１で示すＰｃｈトランジスタＰ１，Ｐｃｈトラン
ジスタＰ２，ＮｃｈトランジスタＮ１，Ｎｃｈトランジ
スタＮ２を用いて図１の様に接続して構成されている。
また、本実施の形態の第２のレベルシフト部は、図１で
示すＰｃｈトランジスタＰ３，ＰｃｈトランジスタＰ
４，ＮｃｈトランジスタＮ３，ＮｃｈトランジスタＮ４
を用いて図１の様に接続して構成されている。このよう
な構成を有する本実施の形態の負電圧レベルシフト回路
の特徴は、第１のレベルシフト部（Ｐｃｈトランジスタ
Ｐ１，ＰｃｈトランジスタＰ２，ＮｃｈトランジスタＮ
１，ＮｃｈトランジスタＮ２）の低電位側の電源電圧を
供給する負電圧発生回路２（第１の負電圧発生手段）
と、第２のレベルシフト部（ＰｃｈトランジスタＰ３，
ＰｃｈトランジスタＰ４、ＮｃｈトランジスタＮ３，Ｎ
ｃｈトランジスタＮ４）の低電位側の電源電圧を供給す
る負電圧発生回路１（第２ の負電圧発生手段）とが、負
電圧制御信号の一方の論理レベルのときに、それぞれ異
なる低電位側の電源電圧を供給し、かつ負電圧発生回路
１（第２の負電圧発生手段）が当該負電圧発生回路２
（第１の負電圧発生手段）よりも大きい負の電源電圧を
供給することで、素子において高いジャンクション耐圧
が不要となり、レベルの確定した出力電圧と、負電圧レ
ベルシフト回路を構成する素子（例えば、Ｐｃｈトラン
ジスタＰ１，ＰｃｈトランジスタＰ２，Ｎｃｈトランジ
スタＮ１，ＮｃｈトランジスタＮ２，Ｐｃｈトランジス
タＰ３，ＰｃｈトランジスタＰ４，Ｎｃｈトランジスタ
Ｎ３，ＮｃｈトランジスタＮ４）の耐圧特性を緩和でき
ることにある。

【００３６】すなわち、制御回路は、負電圧制御信号の
反転信号を出力（ノードＤ）するＩＮＶ２と、入力端子
からの信号が正転でゲートに入力され、ソースおよびバ
ックゲートがＶＤＤに接続されたＰｃｈトランジスタＰ
１と、入力端子からの信号がインバータＩＮＶ１により
反転されてゲートに入力され、ソースおよびバックゲー
トがＶＤＤに接続されたＰｃｈトランジスタＰ２と、ソ
ースおよびバックゲートが負電圧発生回路２（第１の負
電圧発生手段）の出力と接続され、ドレインがＰｃｈト
ランジスタＰ１のドレインと接続（ノードＡ）され、ゲ
ートがＰｃｈトランジスタＰ２のドレインと接続（ノー
ドＢ）されたＮｃｈトランジスタＮ１と、ソースおよび
バックゲートが負電圧発生回路２（第１の負電圧発生手
段）の出力と接続され、ドレインがＰｃｈトランジスタ
Ｐ２のドレインと接続（ノードＢ）され、ゲートがＰｃ
ｈトランジスタＰ１のドレインと接続（ノードＡ）され
たＮｃｈトランジスタＮ２とを備える。

【００３７】さらに、ソースおよびバックゲートがＩＮ
Ｖ２の出力と接続され、ゲートがノードＡと接続された
ＰｃｈトランジスタＰ３と、ソースおよびバックゲート
がＩＮＶ２の出力と接続され、ゲートがノードＢに接続
されたＰｃｈトランジスタＰ４と、ソースおよびバック
ゲートが負電圧発生回路１（第２の負電圧発生手段）の
出力と接続され、ドレインがＰｃｈトランジスタＰ３の
ドレインに接続（ノードＣ）され、ゲートがＰｃｈトラ
ンジスタＰ４のドレインと接続されたＮｃｈトランジス
タＮ３と、ソースおよびバックゲートが負電圧発生回路
１（第２の負電圧発生手段）の出力と接続され、ゲート
がＰｃｈトランジスタＰ３のドレインと接続され、ドレ
インがＰｃｈトランジスタＰ４のドレインと出力端子に
接続されたＮｃｈトランジスタＮ４とを備える。

【００３８】図２にその動作タイミングチャートを示
す。負電圧制御信号が″Ｌ″のとき、負電圧発生回路１
（第２の負電圧発生手段）および負電圧発生回路２（第
１の負電圧発生手段）はＧＮＤレベルを出力する。また
ＩＮＶ２の出力（ノードＤ）は ＶＤＤレベルとなる。

【００３９】「状態１」 入力信号が″Ｈ″のとき、第１のレベルシフト部のＰｃ
ｈトランジスタＰ１は｜ＶＧＳ｜が０ＶとなりＯＦＦす
る。第１のレベルシフト部のＰｃｈトランジスタＰ２は
｜ＶＧＳ｜がＶＤＤとなりＯＮし、ノードＢがＶＤＤレ
ベルとなる。第１のレベルシフト部のＮｃｈトランジス
タＮ１のＶＧＳはＶＤＤとなりＯＮし、ノードＡのレベ
ルが０Ｖとなる。第１のレベルシフト部のＮｃｈトラン
ジスタＮ２は、ＶＧＳが０ＶとなりＯＦＦする。第２の
レベルシフト部のＰｃｈトランジスタＰ４は｜ＶＧＳ｜
が０ＶとなりＯＦＦする。第２のレベルシフト部のＰｃ
ｈトランジスタＰ３は｜ＶＧＳ｜がＶＤＤとなりＯＮ
し、ノードＣがＶＤＤレベルとなる。第２のレベルシフ
ト部のＮｃｈトランジスタＮ４のＶＧＳはＶＤＤとなり
ＯＮし、出力端子に０Ｖが出力される。第２のレベルシ
フト部のＮｃｈトランジスタＮ３は、ＶＧＳが０Ｖとな
りＯＦＦする。

【００４０】「状態２」 入力信号が″Ｌ″のとき、第１のレベルシフト部のＰｃ
ｈトランジスタＰ２は｜ＶＧＳ｜が０ＶとなりＯＦＦす
る。第１のレベルシフト部のＰｃｈトランジスタＰ１は
｜ＶＧＳ｜がＶＤＤとなりＯＮし、ノードＡがＶＤＤレ
ベルとなる。第１のレベルシフト部のＮｃｈトランジス
タＮ２のＶＧＳはＶＤＤとなりＯＮし、ノードＢのレベ
ルが０Ｖとなる。第１のレベルシフト部のＮｃｈトラン
ジスタＮ １は、ＶＧＳが０ＶとなりＯＦＦする。第２の
レベルシフト部のＰｃｈトランジスタＰ３は｜ＶＧＳ｜
が０ＶとなりＯＦＦする。第２のレベルシフト部のＰｃ
ｈトランジスタＰ４は｜ＶＧＳ｜がＶＤＤとなりＯＮ
し、出力端子にＶＤＤレベルが出力される。第２のレベ
ルシフト部のＮｃｈトランジスタＮ３のＶＧＳはＶＤＤ
となりＯＮし、ノードＣのレベルが０Ｖになる。第２の
レベルシフト部のＮｃｈトランジスタＮ４は、ＶＧＳが
０ＶとなりＯＦＦする。

【００４１】次に、負電圧制御信号が″Ｈ″のとき、負
電圧発生回路１（第２の負電圧発生手段）は負電圧レベ
ルＶＢＢ１（例−１０Ｖ）を出力し、負電圧発生回路２
（第１の負電圧発生手段）は、負電圧レベルＶＢＢ２
（例−５Ｖ）を出力する。また、ＩＮＶ２の出力（ノー
ドＤ）は０Ｖとなる。

【００４２】「状態３」 入力信号が″Ｌ″のとき、第１のレベルシフト部のＰｃ
ｈトランジスタＰ１は｜ＶＧＳ｜がＶＤＤとなり、ＯＮ
し、ノードＡがＶＤＤレベルとなる。第１のレベルシフ
ト部のＰｃｈトランジスタＰ２は｜ＶＧＳ｜が０Ｖとな
りＯＦＦする。第１のレベルシフト部のＮｃｈトランジ
スタＮ２はＶＧＳがＶＤＤ−ＶＢＢ２となりＯＮし、ノ
ードＢはＶＢＢ２レベルとなる。第１のレベルシフト部
のＮｃｈトランジスタＮ１はＶＧＳが０ＶとなりＯＦＦ
する。第２のレベルシフト部のＰｃｈトランジスタＰ４
は｜ＶＧＳ｜がＶＢＢ２となりＯＮし、出力端子に０Ｖ
が出力される。第２のレベルシフト部のＰｃｈトランジ
スタＰ３はＶＧＳがＶＤＤとなり、ＯＦＦする。第２の
レベルシフト部のＮｃｈトランジスタＮ３はＶＧＳが−
ＶＢＢ１となりＯＮし、ノードＣがＶＢＢ１レベルとな
る。第２のレベルシフト部のＮｃｈトランジスタＮ４は
ＶＧＳが０ＶとなりＯＦＦする。

【００４３】「状態４」 入力信号が″Ｈ″のとき、第１のレベルシフト部のＰｃ
ｈトランジスタＰ２は｜ＶＧＳ｜がＶＤＤとなり、ＯＮ
し、ノードＢがＶＤＤレベルとなる。第１のレベルシフ
ト部のＰｃｈトランジスタＰ１は｜ＶＧＳ｜が０Ｖとな
りＯＦＦする。第１のレベルシフト部のＮｃｈトランジ
スタＮ１はＶＧＳがＶＤＤ−ＶＢＢ２となりＯＮし、ノ
ードＡはＶＢＢ２レベルとなる。第１のレベルシフト部
のＮｃｈトランジスタＮ２はＶＧＳが０ＶとなりＯＦＦ
する。第２のレベルシフト部のＰｃｈトランジスタＰ３
は｜ＶＧＳ｜がＶＢＢ２となりＯＮし、ノードＣのレベ
ルが０Ｖとなる。第２のレベルシフト部のＰｃｈトラン
ジスタＰ４はＶＧＳがＶＤＤとなり、ＯＦＦする。第２
のレベルシフト部のＮｃｈトランジスタＮ４はＶＧＳが
−ＶＢＢ１となりＯＮし、出力端子にＶＢＢ１レベルが
出力される。第２のレベルシフト部のＮｃｈトランジス
タＮ３はＶＧＳが０ＶとなりＯＦＦする。

【００４４】本実施の形態によれば、レベルシフト回路
を構成する各トランジスタのジャンクション間の最大電
圧は、 ＰｃｈトランジスタＰ１，Ｐ２： ＶＤＤ ＋｜ＶＢＢ２｜ ＰｃｈトランジスタＰ３，Ｐ４：｜ＶＢＢ１｜ ＮｃｈトランジスタＮ１，Ｎ２： ＶＤＤ ＋｜ＶＢＢ２｜ ＮｃｈトランジスタＮ３，Ｎ４：｜ＶＢＢ１｜ となり、 ＶＤＤ＝５Ｖ、ＶＢＢ１＝−１０Ｖ、ＶＢＢ２＝−５Ｖとすると Ｐ１，Ｐ２：１０Ｖ Ｐ３，Ｐ４：１０Ｖ Ｎ１，Ｎ２：１０Ｖ Ｎ３，Ｎ４：１０Ｖ であり、図４に示す従来例１のレベルシフト回路のＰｃ
ｈトランジスタＰ１，Ｐ２とＮｃｈトランジスタＮ１，
Ｎ２のジャンクション間印加電圧ＶＤＤ＋｜ＶＢＢ１｜
（約 ５＋１０＝１５Ｖ）より低くなり、高耐圧構造
のトランジスタを使用する必要がない。

【００４５】さらに、本実施の形態によれば、負電圧発
生回路が非活性時であるときも、入力端子に印加される
レベルに対し、同相、同レベルの信号が出力端子に出力
される。すなわち、負電圧発生回路が活性時、非活性時
に関係なく、入力端子にＶＤＤまたは０Ｖのどちらか任
意のレベルを印加したままでもレベルシフト回路に貫通
電流が流れたり、出力が反転するという問題は生じな
い。

【００４６】（実施の形態２） 図３に本発明の実施の形態２に係る負電圧レベルシフト
回路の構成を示す。なお、同図において図１と共通する
構成要素に対しては同一符号を付してその説明を簡略化
する。

【００４７】図１に示した実施の形態１においては、負
電圧発生回路１（第１の負電圧発生手段）の他に、独立
した負電圧発生回路２（第２の負電圧発生手段）を用い
る構成となっているが、負電圧発生回路１（第２の負電
圧発生手段）の出力ＶＢＢ１のレベルから、ＶＢＢ２の
レベルを生成する構成でも問題はない。

【００４８】具体的には、図３に示すように、ＶＢＢ１
とＧＮＤ間に高抵抗素子Ｒ１，Ｒ２を接続し、その高抵
抗の中間点よりＶＢＢ２電圧を出力するような分圧回路
を構成して負電圧制御信号に応じて０ＶまたはＶＢＢ２
レベルを出力することにより本発明の負電圧レベルシフ
ト回路を実現することもできる。

【００４９】

【発明の効果】以上のように本発明によれば、負電圧発
生回路の活性、非活性に応じて、電圧緩和を行うトラン
ジスタのゲート電位を制御する制御回路を構成し、その
制御回路によって使用するトランジスタに要求される高
耐圧特性を緩和するとともに、入力信号のタイミング、
負電圧回路の活性、非活性にかかわらず常にレベルの確
定した信号を出力可能にすることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係る負電圧レベルシフ
ト回路の回路図である。

【図２】本発明の実施の形態１に係る負電圧レベルシフ
ト回路の動作タイミングチャートである。

【図３】本発明の実施の形態２に係る負電圧レベルシフ
ト回路の回路図である。

【図４】従来例１のレベルシフト回路の回路図である。

【図５】従来例２のレベルシフト回路の回路図である。

【図６】従来例３の回路図である。

【図７】従来例３のタイミングチャートである。

【符号の説明】Ｐ１，Ｐ２，Ｐ３，Ｐ４，Ｐ１０，Ｐ１１，Ｐ１２，Ｐ
１６，Ｐ１７，Ｐ１９Ｐチャネルトランジスタ Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ９，Ｎ１３，Ｎ１８，Ｎ２
０ Ｎチャネルトランジスタ Ａ，Ｂ，Ｃ，Ｄ ノード（電源線） ＩＮＶ１，ＩＮＶ２ インバータ １４，１５ インバータ ３９２ 電圧検出回路 ３９４ 電圧変換回路

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 負電圧制御信号を入力とし、負電圧レベ
   ルの信号を出力してスイッチング用トランジスタのゲー
   トレベルを制御する負電圧レベルシフト回路において、入力された電圧信号に対して所定電圧だけレベルシフト
   した電圧を出力する第１のレベルシフト部および当該第
   １のレベルシフト部からの出力を入力として所定電圧だ
   けレベルシフトした電圧を出力する第２のレベルシフト
   部を備えたレベルシフト回路と、 前記第１のレベルシフト部の低電位側の電源電圧を供給
   する第１の負電圧発生手段と、 前記第２のレベルシフト部の低電位側の電源電圧を供給
   する第２の負電圧発生手段とを具備し、 負電圧制御信号が一方の論理レベルのときに前記第１の
   負電圧発生手段と前記第２の負電圧発生手段がそれぞれ
   異なる低電位側の電源電圧を供給するとともに、当該第
   ２の負電圧発生手段が当該第１の負電圧発生手段よりも
   大きい負の電源電圧を供給するように構成されているこ
   とを特徴とする負電圧レベルシフト回路。
2. 【請求項２】 前記負電圧制御信号はＣＭＯＳレベルの
   信号であることを特徴とする請求項１記載の負電圧レベ
   ルシフト回路。
3. 【請求項３】 前記負電圧発生手段を複数含むことを特
   徴とする請求項２に記載の負電圧レベルシフト回路。
4. 【請求項４】 前記複数の負電圧発生手段のそれぞれ
   は、各々独立して動作可能であって非活性時に接地電位
   レベルの電圧を出力し、活性時に負電圧を出力すること
   を特徴とする請求項３に記載の負電圧レベルシフト回
   路。
5. 【請求項５】 前記複数の負電圧発生手段のそれぞれ
   は、共通の負電圧制御信号入力端子を有する ことを特徴
   とする請求項４に記載の負電圧レベルシフト回路。
6. 【請求項６】 前記負電圧発生手段の活性または非活性
   に応じて電圧緩和を行うトランジスタのゲート電位を制
   御する制御回路と、 前記負電圧発生手段の出力電圧を分圧して前記制御回路
   に出力する分圧回路を有することを特徴とする請求項１
   に記載の負電圧レベルシフト回路。