JP3797778B2 - データ伝送回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、データを出力する出力回路とデータが入力される入力回路とを接続するデータ伝送回路に関し、特に、データパス、メモリ等の半導体集積回路内のデータ伝送回路として使用されるものである。
【0002】
【従来の技術】
図7は、従来のデータ伝送回路の回路図である。
図7に示した従来のデータ伝送回路は、順に直列接続されたインバータINV及びクロックドインバータCKINVと、インバータINVの出力ノードaと接地電位ノードGNDとに間に接続された出力容量Cout とから構成され、データを出力する出力回路1とデータが入力される入力回路2とを接続している。
【0003】
クロックドインバータCKINVにはコントロール信号CNT及び/CNT(信号名の前に付された記号“/”は、論理反転を意味するものとする。以下同じ。)が入力されることにより、必要に応じてデータ伝送回路のオン/オフが行われ、出力回路1と入力回路2との間のデータ伝送が行われる。
【0004】
【発明が解決しようとする課題】
しかしながら、図7に示した従来のデータ伝送回路においてはインバータINVからのデータ出力によりノードaに印加される電圧は全振幅で振動し、また、データ伝送回路における消費電力は電圧振幅の2乗に比例する。従って、出力回路1から出力されるデータの活性化率が高い場合には、出力容量Cout における充放電の繰り返しにより、大きな電力を消費するという問題点があった。
【0005】
また、コントロール信号CNTが“0”となってデータ伝送回路がオフになると、クロックドインバータCKINVの出力ノードb、即ち、入力回路2の入力ノードbの電位が、データ信号の“1”レベル信号電位と“0”レベル信号電位との間の電位となって、ノードbがフローティング状態になる。その結果、入力回路2内部の入力ゲート回路の電源電位ノードVddと接地電位ノードGNDとの間に貫通電流が流れ、特に、データパス、メモリ等の半導体集積回路においてはデータ伝送回路が多数使用されているので、消費電力を増大させる原因となっていた。
【0006】
本発明は上記問題点に鑑みてなされたもので、その目的は、低消費電力のデータ伝送回路を提供することである。
【0007】
【課題を解決するための手段】
本発明に係るデータ伝送回路の一態様によれば、
電源電位ノードと接地電位ノードとの間に順に直列接続され、第1のデータ信号、上記第1のデータ信号の反転信号である第2のデータ信号がそれぞれ入力される第1,第2のMOSトランジスタを有するプッシュプル回路と、
上記プッシュプル回路の出力ノードである上記第1のMOSトランジスタと上記第2のMOSトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、
上記プッシュプル回路の出力ノードに接続されたトランスファゲートと、
上記トランスファゲートの出力ノードに接続された第1のインバータと、
上記第1のインバータにフィードバック接続された第2のインバータと、
導電型が上記第1,第2のMOSトランジスタの導電型と逆の導電型であって、電源電位ノードと上記プッシュプル回路の出力ノードとの間に順に直列接続され、所定の制御信号、上記第2のデータ信号がそれぞれ入力される第3,第4のMOSトランジスタと、
を備えたことを特徴とする。
本発明に係るデータ伝送回路の他の態様によれば、
電源電位ノードと接地電位ノードとの間に順に直列接続され、第1のデータ信号、上記第1のデータ信号の反転信号である第2のデータ信号がそれぞれ入力される第1,第2のMOSトランジスタを有するプッシュプル回路と、
上記プッシュプル回路の出力ノードである上記第1のMOSトランジスタと上記第2のMOSトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、
上記プッシュプル回路の出力ノードに接続されたトランスファゲートと、
上記トランスファゲートの出力ノードに接続された第1のインバータと、
上記第1のインバータにフィードバック接続された第2のインバータと、
導電型が上記第1,第2のMOSトランジスタの導電型と逆の導電型であって、上記プッシュプル回路の出力ノードと接地電位ノードとの間に順に直列接続され、上記第1のデータ信号、所定の制御信号がそれぞれ入力される第3,第4のMOSトランジスタと、
を備えたことを特徴とする。
この構成により、プッシュプル回路の出力ノードの電位の振幅が小振幅化され、消費電力を低減することが可能となる。また、出力データ信号を出力する第1のインバータに第2のインバータをフィードバック接続したので、第1のインバータの出力ノードがフローティング状態となるのを防止することができる。従って、出力データ信号が入力される入力ゲート回路に貫通電流が流れるのを防止することができる。さらに、上記第3,第4のMOSトランジスタを備えたものとしたことにより、第1及び第2のデータ信号を出力する回路がフリップフロップ等の記憶回路であった場合に、スキャンフリップフロップの動作と低消費電力の動作とを適宜切り替えて使用することができる。
【0008】
トランスファゲートは、CMOSトランスファゲートであるものとするとよい。
【0009】
トランスファゲートは、MOSトランジスタであるものとすると、トランジスタ数の削減により実装面積を削減することができる。
【0010】
トランスファゲート並びに第1及び第2のインバータが、複数組備えられているものとすると、トランスファゲートの制御信号により選択された信号線のみが駆動され、大幅に消費電力を低減することができる。また、選択された信号線以外の信号線がフローティング状態となってインバータに貫通電流が流れるのを防止することができる。
【0012】
データ伝送回路は、スキャンフリップフロップの出力側に接続され、スキャンフリップフロップの第1の出力データ信号、第1の出力データ信号の反転信号である第2の出力データ信号を第1,第2のデータ信号とし、スキャンフリップフロップのスキャンイネーブル信号に基づき生成されるデータ信号を所定の制御信号としたものとするとよい。
【0013】
スキャンフリップフロップ及びデータ伝送回路が複数段備えられている場合に、各段のプッシュプル回路の出力データ信号を、次段のスキャンフリップフロップのスキャン入力データ信号とすると、スキャンフリップフロップの通常モードの記憶動作及び遅延動作の際はプッシュプル回路の出力ノード電位の小振幅化により消費電力の低減を図ることができ、スキャンモードの際はプッシュプル回路の出力ノード電位の全振幅化により、スキャン入力データ信号が入力されるノードのフローティング状態に起因して貫通電流が流れるのを防止しながら、スキャン動作を行うことができる。
【0014】
【発明の実施の形態】
以下、本発明に係るデータ伝送回路の実施の形態について、図面を参照しながら説明する。
図1は、本発明の第1の実施の形態に係るデータ伝送回路の回路図である。
【0015】
本発明の第1の実施の形態に係るデータ伝送回路は、電源電位ノードVddと接地電位ノードGNDとの間に順に直列に接続され、出力回路1からの出力データ信号OUT,/OUTがそれぞれ入力されるNチャネル型MOSトランジスタTR1,TR2からなるプッシュプル回路と、プッシュプル回路の出力ノードaと接地電位ノードGNDとの間に接続された出力容量Cout と、プッシュプル回路の出力ノードaに接続されたCMOSトランスファゲートTGと、CMOSトランスファゲートTGの出力ノードbに接続されたCMOSインバータINV1と、CMOSインバータINV1にフィードバック接続されたCMOSインバータINV2とから構成されており、CMOSインバータINV1からの出力データ信号が入力回路2に入力される。CMOSトランスファゲートTGにはコントロール信号CNT及び/CNTが入力され、これによりデータ伝送回路のオン/オフが制御される。
【0016】
本発明の第1の実施の形態に係るデータ伝送回路により低消費電力化が図られる動作原理は、以下の通りである。
【0017】
出力回路1からの出力データ信号OUT,/OUTが“0,1”である場合は、Nチャネル型MOSトランジスタTR2が導通状態となって出力容量Cout が放電し、ノードaの電位は0になる。コントロール信号CNT,/CNTが“1,0”になってトランスファゲートTGがオンになるとノードbの電位は0になり、電位0のデータ信号“0”はインバータINV1を通過することによりデータ信号“1”となって入力回路2に入力される。
【0018】
一方、出力回路1からの出力データ信号OUT,/OUTが“1,0”である場合は、Nチャネル型MOSトランジスタTR1が導通状態となって出力容量Cout が充電され、Nチャネル型MOSトランジスタTR1の閾値電圧をVthn とするとノードaの電位はVdd−Vthn になる。コントロール信号CNT,/CNTが“1,0”になってトランスファゲートTGがオン状態になるとノードbの電位は最初はVdd−Vthn になるが、その後コントロール信号CNT,/CNTが“0,1”になってトランスファゲートTGがオフになると電位Vdd−Vthn のデータ信号“1”がインバータINV1及びフィードバック・インバータINV2を通過することによりノードbの電位はVddに引き上げられ、電位Vddのデータ信号“1”はインバータINV1を通過することによりデータ信号“0”となって入力回路2に入力される。
【0019】
後者の場合、即ち、出力データ信号OUT,/OUTが“1,0”である場合の動作をより具体的に説明すると以下の通りである。ここでは電源電位Vddは3.3V,Nチャネル型MOSトランジスタTR1の閾値電圧Vthn は0.6Vであるものとする。出力データ信号OUT,/OUT=“1,0”が入力されると、Nチャネル型MOSトランジスタTR1が導通状態となって出力容量Cout が充電され、ノードaの電位はVdd−Vthn =3.3V−0.6V=2.7Vになる。コントロール信号CNT,/CNTが“1,0”になってトランスファゲートTGが導通状態になるとノードbの電位は最初はVdd−Vthn =2.7Vになり、これがCMOSインバータINV1に入力され、その後コントロール信号CNT,/CNTが“0,1”になってトランスファゲートTGがオフになる。
【0020】
ところで、CMOSインバータINV1への入力信号の電圧値がVdd/2に近い値である場合には、CMOSインバータINV1はフローティング状態となって、CMOSインバータINV1内部の電源電位ノードVddと接地電位ノードGNDとの間に貫通電流が流れてしまう。一方、CMOSインバータINV1への入力信号の電圧値がVddより小さい値であってもVdd/2より十分に大きい値である場合には、CMOSインバータINV1は電位Vdd−Vthn の入力信号に対し、実質的にデータ信号“1”が入力された場合と同様に動作する。
【0021】
但し、厳密には、その動作は、電位Vddの完全なデータ信号“1”が入力された場合とは少し異なったものとなる。CMOSインバータINV1に電位Vdd−Vthn =2.7Vの入力信号が入力されると、CMOSインバータINV1を構成するNチャネル型MOSトランジスタはほぼ完全な導通状態になるが、CMOSインバータINV1を構成するPチャネル型MOSトランジスタは完全な非道通状態にはならず、いわば半導通状態となる。その結果、CMOSインバータINV1から出力されるデータ信号は、電位0の完全なデータ信号“0”ではなく、例えば電位0.3Vのデータ信号“0”が出力される。尚、CMOSインバータINV1に電位Vdd−Vthn =2.7Vの入力信号が入力された後、コントロール信号CNT,/CNTが“0,1”になってトランスファゲートTGはオフになっている。
【0022】
次に、この電位0.3Vのデータ信号“0”がフィードバックCMOSインバータINV2に入力されると、CMOSインバータINV2を構成するNチャネル型MOSトランジスタはほぼ完全な非道通状態となり、CMOSインバータINV2を構成するPチャネル型MOSトランジスタはほぼ完全な道通状態となるので、CMOSインバータINV2から出力されるデータ信号は、電源電位Vdd=3.3Vのデータ信号“1”となる。即ち、電位Vdd−Vthn =2.7Vのデータ信号“1”がインバータINV1及びフィードバック・インバータINV2を通過することによりノードbの電位はVdd=3.3Vに引き上げられることになる。電位Vdd=3.3Vの完全なデータ信号“1”はインバータINV1を通過することにより電位0の完全なデータ信号“0”となって入力回路2に入力される。
【0023】
従って、インバータINV1に対しインバータINV2をフィードバック接続したことにより、ノードbのフローティング状態に起因してCMOSインバータINV1内部の電源電位ノードVddと接地電位ノードGNDとの間に貫通電流が流れるのを防止することができる。但し、CMOSインバータINV1に電位Vdd−Vthn の入力信号が入力されたときに、CMOSインバータINV1が上述のように、実質的にデータ信号“1”が入力された場合と同様に動作するような閾値電圧Vthn を有するNチャネル型MOSトランジスタTR1を使用する必要がある。
【0024】
以上説明したように、本発明の第1の実施の形態に係るデータ伝送回路の動作においては、出力容量Cout が接続されたノードaの電位の振幅は電位0から電位Vdd−Vthn までと小振幅になる。回路周波数をf,出力容量をc,出力容量Cout が接続されたノードaに印加される電圧振幅をVo とすると、消費電力Pは、
P=f×C×Vo 2
と表されるので、本発明の第1の実施の形態に係るデータ伝送回路は従来のデータ伝送回路より
だけ消費電力を低減することができる。
【0025】
図2は、本発明の第2の実施の形態に係るデータ伝送回路の回路図である。
【0026】
本発明の第2の実施の形態に係るデータ伝送回路は、電源電位ノードVddと接地電位ノードGNDとの間に順に直列に接続され、出力回路1からの出力データ信号OUT,/OUTがそれぞれ入力されるNチャネル型MOSトランジスタTR1,TR2からなるプッシュプル回路と、プッシュプル回路の出力ノードaと接地電位ノードGNDとの間に接続された出力容量Cout と、プッシュプル回路の出力ノードaにドレインが接続されたNチャネル型MOSトランスファゲートTR3と、Nチャネル型MOSトランスファゲートTR3のソースである出力ノードbに接続されたCMOSインバータINV1と、CMOSインバータINV1にフィードバック接続されたCMOSインバータINV2とから構成されており、CMOSインバータINV1からの出力データ信号が入力回路2に入力される。Nチャネル型MOSトランスファゲートTR3にはコントロール信号CNTが入力され、これによりデータ伝送回路のオン/オフが制御される。
【0027】
本発明の第2の実施の形態に係るデータ伝送回路は、本発明の第1の実施の形態に係るデータ伝送回路におけるCMOSトランスファゲートTGをNチャネル型MOSトランスファゲートTR3により置き換えた点のみが異なっている。
【0028】
本発明の第2の実施の形態に係るデータ伝送回路の動作は、基本的に、本発明の第1の実施の形態に係るデータ伝送回路の動作と同様であるが、出力回路1からの出力データ信号OUT,/OUTが“1,0”である場合に一部相違点がある。
【0029】
出力回路1からの出力データ信号OUT,/OUTが“1,0”である場合は、Nチャネル型MOSトランジスタTR1が導通状態となって出力容量Cout が充電され、Nチャネル型MOSトランジスタTR1の閾値電圧をVthn とするとノードaの電位はVdd−Vthn になる。コントロール信号CNTが“1”になるとNチャネル型MOSトランスファゲートTR3が導通状態になる。Nチャネル型MOSトランスファゲートTR3の閾値電圧もVthn であるとすると、ノードbの電位は最初はVdd−2Vthn になり、この電位の値が第1の実施の形態におけるVdd−Vthn と異なっている。これは、本発明の第1の実施の形態に係るデータ伝送回路におけるCMOSトランスファゲートTGをNチャネル型MOSトランスファゲートTR3により置き換えたことによるものである。その後コントロール信号CNTが“0”になってNチャネル型MOSトランスファゲートTR3非道通状態になると、第1の実施の形態と同様の原理により、電位Vdd−2Vthn のデータ信号“1”がインバータINV1及びフィードバック・インバータINV2を通過することによりノードbの電位はVddに引き上げられ、電位Vddのデータ信号“1”はインバータINV1を通過することによりデータ信号“0”となって入力回路2に入力される。但し、CMOSインバータINV1に電位Vdd−2Vthn の入力信号が入力されたときに、CMOSインバータINV1が上述のように、実質的にデータ信号“1”が入力された場合と同様に動作するような閾値電圧Vthn を有するNチャネル型MOSトランジスタTR1及びNチャネル型MOSトランスファゲートTR3を使用する必要がある。
【0030】
本発明の第2の実施の形態に係るデータ伝送回路においては、第1の実施の形態と同様に消費電力を低減することができると共に、第1の実施の形態よりもトランジスタの個数を低減したことにより実装面積を削減することができる。
【0031】
図3は、本発明の第3の実施の形態に係るデータ伝送回路の回路図である。
【0032】
本発明の第3の実施の形態に係るデータ伝送回路は、本発明の第2の実施の形態に係るデータ伝送回路を、複数のメモリバンクを有するメモリ回路に適用したものであり、図3はそのメモリ回路の一部を示したものである。
【0033】
本発明の第3の実施の形態に係るデータ伝送回路は、電源電位ノードVddと接地電位ノードVssとの間に順に直列接続された2個のNチャネル型MOSトランジスタであって、入力データ信号DinがインバータINV0を介してゲートに入力されるNチャネル型MOSトランジスタTR10及び入力データ信号Dinが直接ゲートに入力されるNチャネル型MOSトランジスタTR20からなるプッシュプル回路と、プッシュプル回路の出力ノードaと接地電位ノードGNDとの間に接続された出力容量Cout と、プッシュプル回路の出力ノードaにドレインがそれぞれ接続された第1,第2,第3,第4のNチャネル型MOSトランスファゲートTR1,TR2,TR3,TR4と、Nチャネル型MOSトランスファゲートTR1のソースに接続されたCMOSインバータINV1と、CMOSインバータINV1にフィードバック接続されたCMOSインバータINV2と、Nチャネル型MOSトランスファゲートTR2のソースに接続されたCMOSインバータINV4と、CMOSインバータINV4にフィードバック接続されたCMOSインバータINV3と、Nチャネル型MOSトランスファゲートTR3のソースに接続されたCMOSインバータINV5と、CMOSインバータINV5にフィードバック接続されたCMOSインバータINV6と、Nチャネル型MOSトランスファゲートTR4のソースに接続されたCMOSインバータINV8と、CMOSインバータINV8にフィードバック接続されたCMOSインバータINV7とから構成されており、インバータINV1,INV4,INV5,INV8の出力データ信号Dout1,Dout2,Dout3,Dout4がそれぞれ第1,第2,第3,第4のメモリバンクに入力される。
【0034】
Nチャネル型MOSトランスファゲートTR1及びCMOSインバータINV1,INV2は第1のメモリバンク専用、Nチャネル型MOSトランスファゲートTR2及びCMOSインバータINV3,INV4は第2のメモリバンク専用、Nチャネル型MOSトランスファゲートTR3及びCMOSインバータINV5,INV6は第3のメモリバンク専用、Nチャネル型MOSトランスファゲートTR4及びCMOSインバータINV7,INV8は第4のメモリバンク専用に配設されているが、Nチャネル型MOSトランジスタTR10及びTR20からなるプッシュプル回路と出力容量Cout とは各メモリバンクに共通に使用される。Nチャネル型MOSトランスファゲートTR1,TR2,TR3,TR4にはそれぞれ選択信号SEL1,SEL2,SEL3,SEL4が入力され、これにより各メモリバンクのデータ伝送回路のオン/オフが制御され、メモリバンクの選択が行われる。本発明の第3の実施の形態に係るデータ伝送回路の各メモリバンクに対応した構成部分ごとの動作は、本発明の第2の実施の形態に係るデータ伝送回路の動作と同様である。
【0035】
本発明の第3の実施の形態に係るデータ伝送回路においては、本発明の第2の実施の形態に係るデータ伝送回路を、複数のメモリバンクを有するメモリ回路に適用したことにより、各メモリバンクへ入力されるデータ信号の電位を発生させるノードaの電位の振幅は電位0から電位Vdd−Vthn までと小振幅になり、消費電力を低減することができる。また、1組のプッシュプル回路及び出力容量Cout に対して4組のトランスファゲートを設け、選択信号SEL1,SEL2,SEL3,SEL4によりそのいずれかを選択することとしたので、選択されたメモリバンクのビット線のみが駆動され、さらに消費電力の低減を図ることができる。さらに、フィードバック・インバータINV2,INV3,INV6,INV7を接続したことにより、選択されたメモリバンク以外のメモリバンクのビット線がフローティング状態となってCMOSインバータINV1,INV4,INV5,INV8に貫通電流が流れるのを防止することができる。
【0036】
以上説明した本発明の第1,第2,第3の実施の形態に係るデータ伝送回路においては、プッシュプル回路が2個のNチャネル型MOSトランジスタで構成されている場合について説明したが、プッシュプル回路は2個のPチャネル型MOSトランジスタで構成してもよい。また、第2,第3の実施の形態に係るデータ伝送回路におけるNチャネル型MOSトランスファゲートはPチャネル型MOSトランスファゲートで置き換えてもよい。
【0037】
図4は、本発明の第4の実施の形態に係るデータ伝送回路の回路図である。
【0038】
本発明の第4の実施の形態に係るデータ伝送回路は、電源電位ノードVddと接地電位ノードとの間に順に直列接続され、出力回路1からの出力データ信号OUT,/OUTがそれぞれ入力されるNチャネル型MOSトランジスタTR1,TR2からなるプッシュプル回路と、プッシュプル回路の出力ノードaと接地電位ノードGNDとの間に接続された出力容量Cout と、電源電位ノードVddとノードaとの間に順に直列接続され、コントロール信号CNT2,出力データ信号/OUTがそれぞれ入力されるPチャネル型MOSトランジスタTR4,TR5からなる制御回路3と、プッシュプル回路の出力ノードaにドレインが接続されたNチャネル型MOSトランスファゲートTR3と、Nチャネル型MOSトランスファゲートTR3のソースである出力ノードbに接続されたCMOSインバータINV1と、CMOSインバータINV1にフィードバック接続されたCMOSインバータINV2とから構成されており、CMOSインバータINV1からの出力データ信号が入力回路2に入力される。Nチャネル型MOSトランスファゲートTR3にはコントロール信号CNT1が入力され、これによりデータ伝送回路のオン/オフが制御される。
【0039】
本発明の第4の実施の形態に係るデータ伝送回路は、電源電位ノードVddとノードaとの間に制御回路3を設けた点が本発明の第2の実施の形態に係るデータ伝送回路と異なっている。
【0040】
コントロール信号CNT2が“1”になっており制御回路3のPチャネル型MOSトランジスタTR4が非道通状態になっている状態で、出力回路1からの出力データ信号OUT,/OUTが“0,1”である場合の本発明の第4の実施の形態に係るデータ伝送回路の動作は、本発明の第1又は第2の実施の形態に係るデータ伝送回路の動作と同様である。
【0041】
一方、出力回路1からの出力データ信号OUT,/OUTが“1,0”である場合は、Nチャネル型MOSトランジスタTR1が導通状態となって出力容量Cout が充電され、Nチャネル型MOSトランジスタTR1の閾値電圧をVthn とするとノードaの電位はVdd−Vthn になる。ここで、コントロール信号CNT2が“1”になっているときは、制御回路3のPチャネル型MOSトランジスタTR4が非道通状態になっているので、その後の動作は、本発明の第2の実施の形態に係るデータ伝送回路の動作と同様である。
【0042】
ところが、ノードaの電位がVdd−Vthn となった状態でコントロール信号CNT2が“0”になると、制御回路3のPチャネル型MOSトランジスタTR4,TR5は共に導通状態となるので、ノードaの電位はVdd−Vthn からVddに引き上げられる。コントロール信号CNT1が“1”になるとNチャネル型MOSトランスファゲートTR3が導通状態になり、Nチャネル型MOSトランスファゲートTR3の閾値電圧もVthn であるとすると、ノードbの電位は最初はVdd−Vthn になる。その後コントロール信号CNT1が“0”になってNチャネル型MOSトランスファゲートTR3が非道通状態になると、第1の実施の形態と同様の原理により、電位Vdd−Vthn のデータ信号“1”がインバータINV1及びフィードバック・インバータINV2を通過することによりノードbの電位はVddに引き上げられ、電位Vddのデータ信号“1”はインバータINV1を通過することによりデータ信号“0”となって入力回路2に入力される。
【0043】
但し、出力回路1からの出力データ信号OUT,/OUTが“1,0”であって、コントロール信号CNT2が“1”になっている場合において、CMOSインバータINV1に電位Vdd−2Vthn の入力信号が入力されたときに、CMOSインバータINV1が実質的にデータ信号“1”が入力された場合と同様に動作するような閾値電圧Vthn を有するNチャネル型MOSトランジスタTR1及びNチャネル型MOSトランスファゲートTR3を使用する必要がある。
【0044】
以上説明した本発明の第4の実施の形態に係るデータ伝送回路は、出力回路1がフリップフロップ等の記憶回路であった場合に、制御回路3の制御により、スキャンフリップフロップの動作と低消費電力の動作とを適宜切り替えて使用することができる。即ち、低消費電力の動作時には第2の実施の形態と同様の効果を得ることができ、また、以下に説明するようなデータパス回路を構成するために用いることができる。
【0045】
図5は、本発明の第4の実施の形態に係るデータ伝送回路を用いて構成したデータパス回路の一部を示した回路図である。
【0046】
図5に示したデータパス回路は、m段のスキャンフリップフロップDF1〜DFmと、各段のスキャンフリップフロップDF1〜DFmの出力側にそれぞれ配設されたデータ伝送回路DT1〜DTmとから構成されている。各段のデータ伝送回路DT1〜DTmは、図4に示した本発明の第4の実施の形態に係るデータ伝送回路とほぼ同様の回路であり、さらにn:1マルチプレクサを兼ねている。
【0047】
第1段のスキャンフリップフロップDF1には、入力データ信号D1が入力されるクロックドインバータCKINV111と、スキャン入力データ信号SIが入力されるクロックドインバータCKINV112と、クロックドインバータCKINV111又はCKINV112の出力データ信号が入力されるトランスファゲートTG111と、トランスファゲートTG111の出力ノードに接続されたインバータINV115と、インバータINV115にフィードバック接続されたクロックドインバータ113と、インバータINV115の出力データ信号が入力されるトランスファゲートTG112と、トランスファゲートTG112の出力ノードに接続されたインバータINV116と、インバータINV116にフィードバック接続されたクロックドインバータCKINV114と、スキャンイネーブル信号SEを反転させるために使用されるインバータINV114とが備えられている。
【0048】
クロックドインバータCKINV111には、インバータINV114により反転されたスキャンイネーブル信号SEがクロック信号として入力され、スキャンイネーブル信号SEが反転クロック信号として入力される。クロックドインバータCKINV112には、スキャンイネーブル信号SEがクロック信号として入力され、インバータINV114により反転されたスキャンイネーブル信号SEが反転クロック信号として入力される。クロックドインバータCKINV113及びトランスファゲートTG112には、クロック信号CLKがクロック信号として入力され、クロック信号CLKの反転信号であるクロック信号CLKBが反転クロック信号として入力される。クロックドインバータCKINV114及びトランスファゲートTG111には、クロック信号CLKBがクロック信号として入力され、クロック信号CLKが反転クロック信号として入力される。
【0049】
第1段のスキャンフリップフロップDF1の出力側には、第1段のデータ伝送回路DT1が配設されている。データ伝送回路DT1の前段は、電源電位ノードVddと接地電位ノードとの間に順に直列接続され、クロックドインバータCKINV114,インバータINV116からの出力データ信号がそれぞれ入力されるNチャネル型MOSトランジスタTR111,TR112からなるプッシュプル回路と、プッシュプル回路の出力ノードa1と接地電位ノードGNDとの間に接続された出力容量Cout と、電源電位ノードVddとノードa1との間に順に直列接続され、スキャンイネーブル信号SEの反転信号、インバータINV116からの出力データ信号がそれぞれ入力されるPチャネル型MOSトランジスタTR114,TR115からなる制御回路と、プッシュプル回路の出力ノードa1にドレインが接続されたNチャネル型MOSトランスファゲートTR113とから構成される第1のデータ伝送回路と、それぞれ第1のデータ伝送回路と同様の構成を有し、Nチャネル型MOSトランスファゲートTR123,TR133,...,TR1n3をそれぞれ後段側に備えた第2から第nのデータ伝送回路とから構成されている。
【0050】
データ伝送回路DT1の後段は、各Nチャネル型MOSトランスファゲートTR113,TR123,...,TR1n3のソースに接続されたCMOSインバータINV111と、CMOSインバータINV111にフィードバック接続されたCMOSインバータINV112と、CMOSインバータINV111の出力ノードに接続されたインバータINV113とから構成されている。
【0051】
各Nチャネル型MOSトランスファゲートTR113,TR123,...,TR1n3にはコントロール信号CNT11,CNT12,...,CNT1nがそれぞれ入力され、これにより前段の各データ伝送回路のオン/オフが制御され、n:1マルチプレクサとして機能させることができる。即ち、コントロール信号CNT11,CNT12,...,CNT1nにより選択されたNチャネル型MOSトランスファゲートTR113,TR123,...,TR1n3のうちいずれかからの出力データ信号がインバータINV111,INV112,INV113を介して出力データ信号Dout1として出力される。
【0052】
第2段以降の各スキャンフリップフロップDF2〜DFm及び各データ伝送回路DT2〜DTmは第1段のスキャンフリップフロップDF1及びデータ伝送回路DT1と同様の構成であるが、第2段以降では、スキャン入力データ信号として、前段のスキャンフリップフロップの出力データ信号、即ち、前段のデータ伝送回路のプッシュプル回路からの出力データ信号が入力される。
【0053】
図5に示したデータパス回路の動作は、以下の通りである。スキャンイネーブル信号SEが“0”の場合、各段のスキャンフリップフロップDF2〜DFmは通常モードの記憶動作及び遅延動作を行い、各段のデータ伝送回路DF1〜DFmのノードa1〜amの電位は第4の実施の形態で説明したように小振幅化されて、消費電力の低減を図ることができる。一方、スキャンイネーブル信号SEが“1”の場合、各段のスキャンフリップフロップDF2〜DFmがスキャンモードになるとともに、各段のデータ伝送回路DF1〜DFmの制御回路が導通状態となり、各ノードa1〜amの電位は全振幅するようになる。従って、第1段及び第2段以降の各段のスキャンフリップフロップDF1,DF2〜DFmにはいずれも全振幅のスキャン入力データ信号が入力されることとなり、第2段以降の各段のスキャンフリップフロップDF2〜DFmのスキャン入力データ信号が入力されるノードのフローティング状態に起因して各クロックドインバータCKINV112,CKINV212,...,CKINVm12に貫通電流が流れるのを防止しながら、スキャン動作を行うことができる。
【0054】
図6は、本発明の第5の実施の形態に係るデータ伝送回路の回路図である。
【0055】
本発明の第5の実施の形態に係るデータ伝送回路は、電源電位ノードVddと接地電位ノードとの間に順に直列接続され、出力回路1からの出力データ信号OUT,/OUTがそれぞれ入力されるPチャネル型MOSトランジスタTR1,TR2からなるプッシュプル回路と、プッシュプル回路の出力ノードaと接地電位ノードGNDとの間に接続された出力容量Cout と、ノードaと接地電位ノードGNDとの間に順に直列接続され、出力データ信号OUT,コントロール信号CNT2がそれぞれ入力されるNチャネル型MOSトランジスタTR4,TR5からなる制御回路4と、プッシュプル回路の出力ノードaにドレインが接続されたNチャネル型MOSトランスファゲートTR3と、Nチャネル型MOSトランスファゲートTR3のソースである出力ノードbに接続されたCMOSインバータINV1と、CMOSインバータINV1にフィードバック接続されたCMOSインバータINV2とから構成されており、CMOSインバータINV1からの出力データ信号が入力回路2に入力される。Nチャネル型MOSトランスファゲートTR3にはコントロール信号CNT1が入力され、これによりデータ伝送回路のオン/オフが制御される。
【0056】
本発明の第5の実施の形態に係るデータ伝送回路は、第4の実施の形態におけるプッシュプル回路のNチャネル型MOSトランジスタTR1,TR2をPチャネル型MOSトランジスタTR1,TR2により置換し、第4の実施の形態における電源電位ノードVddとノードaとの間に順に直列接続されたPチャネル型MOSトランジスタTR4,TR5からなる制御回路3をノードaと接地電位ノードGNDとの間に順に直列接続されたNチャネル型MOSトランジスタTR4,TR5からなる制御回路4により置換して、出力データ信号OUT,コントロール信号CNT2がそれぞれNチャネル型MOSトランジスタTR4,TR5に入力されるようにした点が図4に示した本発明の第4の実施の形態に係るデータ伝送回路と異なっている。
【0057】
コントロール信号CNT2が“0”になっており制御回路4のNチャネル型トランジスタTR5が非道通状態になっている状態で、出力回路1からの出力データ信号OUT,/OUTが“0,1”である場合は、Pチャネル型MOSトランジスタTR1が導通状態になって出力容量Cout は充電され、ノードaの電位はVddになる。コントロール信号CNT1が“1”になるとNチャネル型MOSトランスファゲートTR3が導通状態になり、Nチャネル型MOSトランスファゲートTR3の閾値電圧がVthn であるとすると、ノードbの電位は最初はVdd−Vthn になる。その後コントロール信号CNT1が“0”になってNチャネル型MOSトランスファゲートTR3が非道通状態になると、第1の実施の形態と同様の原理により、電位Vdd−Vthn のデータ信号“1”がインバータINV1及びフィードバック・インバータINV2を通過することによりノードbの電位はVddに引き上げられ、電位Vddのデータ信号“1”はインバータINV1を通過することによりデータ信号“0”となって入力回路2に入力される。
【0058】
一方、出力回路1からの出力データ信号OUT,/OUTが“1,0”である場合は、トランジスタTR2が導通状態となって出力容量Cout が放電し、Pチャネル型トランジスタTR2の閾値電圧をVthp とするとノードaの電位はVthp になる。ここで、コントロール信号CNT2が“0”になっているときは、制御回路4のNチャネル型トランジスタTR5が非道通状態になっているので、コントロール信号CNT1が“1”になるとNチャネル型MOSトランスファゲートTR3が導通状態になり、Nチャネル型MOSトランスファゲートTR3の閾値電圧がVthn であるとすると、ノードbの電位は最初はVthp −Vthn になる。電位Vthp −Vthn のデータ信号“0”はインバータINV1を通過することによりデータ信号“1”となって入力回路2に入力される。
【0059】
ところが、ノードaの電位がVthp となった状態でコントロール信号CNT2が“1”になると、制御回路4のNチャネル型トランジスタTR4,TR5は共に導通状態となるので、ノードaの電位はVthp から接地電位GND、即ち、電位0に引き下げられる。コントロール信号CNT1が“1”になるとNチャネル型MOSトランスファゲートTR3が導通状態になり、ノードbの電位は0になる。その後コントロール信号CNTが“0”になってNチャネル型MOSトランスファゲートTR3非道通状態になると、電位0のデータ信号“0”はインバータINV1を通過することによりデータ信号“1”となって入力回路2に入力される。
【0060】
但し、出力回路1からの出力データ信号OUT,/OUTが“0,1”であって、コントロール信号CNT2が“0”になっている場合において、CMOSインバータINV1に電位Vdd−Vthn の入力信号が入力されたときに、CMOSインバータINV1が実質的にデータ信号“1”が入力された場合と同様に動作するような閾値電圧Vthn を有するNチャネル型MOSトランスファゲートTR3を使用する必要がある。
【0061】
以上説明した本発明の第5の実施の形態に係るデータ伝送回路は、出力回路1がフリップフロップ等の記憶回路であった場合に、制御回路4の制御により、スキャンフリップフロップの動作と低消費電力の動作とを適宜切り替えて使用することができる。即ち、低消費電力の動作時には第2又は第4の実施の形態と同様の効果を得ることができ、また、上述した図5のデータパス回路を構成するために用いることができる。
【0062】
【発明の効果】
本発明に係るデータ伝送回路によれば、電源電位ノードと接地電位ノードとの間に順に直列接続され、第1のデータ信号、第1のデータ信号の反転信号である第2のデータ信号がそれぞれ入力される第1,第2のMOSトランジスタを有するプッシュプル回路と、プッシュプル回路の出力ノードである第1のMOSトランジスタと第2のMOSトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、プッシュプル回路の出力ノードに接続されたトランスファゲートと、トランスファゲートの出力ノードに接続された第1のインバータと、第1のインバータにフィードバック接続された第2のインバータとを備え、さらに、導電型が上記第1,第2のMOSトランジスタの導電型と逆の導電型であって、電源電位ノードと上記プッシュプル回路の出力ノードとの間に順に直列接続され、所定の制御信号、上記第2のデータ信号がそれぞれ入力される第3,第4のMOSトランジスタ、又は、導電型が上記第1,第2のMOSトランジスタの導電型と逆の導電型であって、上記プッシュプル回路の出力ノードと接地電位ノードとの間に順に直列接続され、上記第1のデータ信号、所定の制御信号がそれぞれ入力される第3,第4のMOSトランジスタを備えたものとしたので、プッシュプル回路を構成するMOSトランジスタの閾値電圧に応じた電圧降下によりプッシュプル回路の出力ノードの電位の振幅が小振幅化され、消費電力を低減することができる。また、出力データ信号を出力する第1のインバータに第2のインバータをフィードバック接続したので、第1のインバータの出力ノードがフローティング状態となるのを防止することができる。従って、出力データ信号が入力される入力ゲート回路に貫通電流が流れるのを防止することができる。さらに、上記第3,第4のMOSトランジスタを備えたものとしたことにより、第1及び第2のデータ信号を出力する回路がフリップフロップ等の記憶回路であった場合に、スキャンフリップフロップの動作と低消費電力の動作とを適宜切り替えて使用することができる。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態に係るデータ伝送回路の回路図。
【図2】本発明の第2の実施の形態に係るデータ伝送回路の回路図。
【図3】本発明の第3の実施の形態に係るデータ伝送回路の回路図。
【図4】本発明の第4の実施の形態に係るデータ伝送回路の回路図。
【図5】本発明の第4の実施の形態に係るデータ伝送回路を用いて構成したデータパス回路の一部を示した回路図。
【図6】本発明の第5の実施の形態に係るデータ伝送回路の回路図。
【図7】従来のデータ伝送回路の回路図。
【符号の説明】
1 出力回路
2 入力回路
3,4 制御回路
TR MOSトランジスタ
TG トランスファゲート
INV インバータ
CKINV クロックドインバータ
Cout 出力容量
DF スキャンフリップフロップ
DT データ伝送回路
Claims (7)
- 電源電位ノードと接地電位ノードとの間に順に直列接続され、第1のデータ信号、前記第1のデータ信号の反転信号である第2のデータ信号がそれぞれ入力される第1,第2のMOSトランジスタを有するプッシュプル回路と、
前記プッシュプル回路の出力ノードである前記第1のMOSトランジスタと前記第2のMOSトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、
前記プッシュプル回路の出力ノードに接続されたトランスファゲートと、
前記トランスファゲートの出力ノードに接続された第1のインバータと、
前記第1のインバータにフィードバック接続された第2のインバータと、
導電型が前記第1,第2のMOSトランジスタの導電型と逆の導電型であって、電源電位ノードと前記プッシュプル回路の出力ノードとの間に順に直列接続され、所定の制御信号、前記第2のデータ信号がそれぞれ入力される第3,第4のMOSトランジスタと、
を備えたことを特徴とするデータ伝送回路。 - 電源電位ノードと接地電位ノードとの間に順に直列接続され、第1のデータ信号、前記第1のデータ信号の反転信号である第2のデータ信号がそれぞれ入力される第1,第2のMOSトランジスタを有するプッシュプル回路と、
前記プッシュプル回路の出力ノードである前記第1のMOSトランジスタと前記第2のMOSトランジスタとの接続ノードと接地電位ノードとの間に接続された出力容量と、
前記プッシュプル回路の出力ノードに接続されたトランスファゲートと、
前記トランスファゲートの出力ノードに接続された第1のインバータと、
前記第1のインバータにフィードバック接続された第2のインバータと、
導電型が前記第1,第2のMOSトランジスタの導電型と逆の導電型であって、前記プッシュプル回路の出力ノードと接地電位ノードとの間に順に直列接続され、前記第1のデータ信号、所定の制御信号がそれぞれ入力される第3,第4のMOSトランジスタと、
を備えたことを特徴とするデータ伝送回路。 - 前記トランスファゲートは、CMOSトランスファゲートであることを特徴とする請求項1又は2に記載のデータ伝送回路。
- 前記トランスファゲートは、MOSトランジスタであることを特徴とする請求項1又は2に記載のデータ伝送回路。
- 前記トランスファゲート並びに前記第1及び第2のインバータが、複数組備えられていることを特徴とする請求項1乃至4のいずれかに記載のデータ伝送回路。
- 前記データ伝送回路は、スキャンフリップフロップの出力側に接続され、前記スキャンフリップフロップの第1の出力データ信号、前記第1の出力データ信号の反転信号である第2の出力データ信号を前記第1,第2のデータ信号とし、前記スキャンフリップフロップのスキャンイネーブル信号に基づき生成されるデータ信号を前記所定の制御信号としたものであることを特徴とする請求項1乃至5のいずれかに記載のデータ伝送回路。
- 前記スキャンフリップフロップ及び前記データ伝送回路が複数段備えられている場合に、各段の前記プッシュプル回路の出力データ信号を、次段の前記スキャンフリップフロップのスキャン入力データ信号としたことを特徴とする請求項6に記載のデータ伝送回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00799398A JP3797778B2 (ja) | 1998-01-19 | 1998-01-19 | データ伝送回路 |
US09/233,051 US6215344B1 (en) | 1998-01-19 | 1999-01-19 | Data transmission circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP00799398A JP3797778B2 (ja) | 1998-01-19 | 1998-01-19 | データ伝送回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11205121A JPH11205121A (ja) | 1999-07-30 |
JP3797778B2 true JP3797778B2 (ja) | 2006-07-19 |
Family
ID=11680940
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00799398A Expired - Fee Related JP3797778B2 (ja) | 1998-01-19 | 1998-01-19 | データ伝送回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6215344B1 (ja) |
JP (1) | JP3797778B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008046583A (ja) * | 2006-08-10 | 2008-02-28 | Samsung Sdi Co Ltd | プラズマディスプレイ装置の電極駆動方法 |
CN110166040B (zh) * | 2019-04-08 | 2023-02-14 | 广州智慧城市发展研究院 | 一种io复用电路、集成电路和控制方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0612632B2 (ja) * | 1987-02-27 | 1994-02-16 | 日本電気株式会社 | メモリ回路 |
US4820939A (en) * | 1987-11-24 | 1989-04-11 | National Semiconductor Corporation | Finite metastable time synchronizer |
JP3129131B2 (ja) * | 1995-02-01 | 2001-01-29 | 日本電気株式会社 | 昇圧回路 |
JPH098612A (ja) * | 1995-06-16 | 1997-01-10 | Nec Corp | ラッチ回路 |
EP0786170A1 (en) * | 1995-08-14 | 1997-07-30 | Koninklijke Philips Electronics N.V. | Mos master-slave flip-flop with reduced number of pass gates |
US5912937A (en) * | 1997-03-14 | 1999-06-15 | Xilinx, Inc. | CMOS flip-flop having non-volatile storage |
US5905393A (en) * | 1997-10-06 | 1999-05-18 | Motorola, Inc. | Unbuffered latch resistant to back-writing and method of operation therefor |
-
1998
- 1998-01-19 JP JP00799398A patent/JP3797778B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-19 US US09/233,051 patent/US6215344B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6215344B1 (en) | 2001-04-10 |
JPH11205121A (ja) | 1999-07-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040413 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051201 |
|
A131 | Notification of reasons for refusal |
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|
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|
TRDD | Decision of grant or rejection written | ||
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|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110428 Year of fee payment: 5 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130428 Year of fee payment: 7 |
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LAPS | Cancellation because of no payment of annual fees |