JP3129131B2 - 昇圧回路 - Google Patents
昇圧回路Info
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- JP3129131B2 JP3129131B2 JP07014843A JP1484395A JP3129131B2 JP 3129131 B2 JP3129131 B2 JP 3129131B2 JP 07014843 A JP07014843 A JP 07014843A JP 1484395 A JP1484395 A JP 1484395A JP 3129131 B2 JP3129131 B2 JP 3129131B2
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- oscillation
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
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- Engineering & Computer Science (AREA)
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- Dram (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
Description
【０００１】
【産業上の利用分野】本発明は昇圧回路に関し、特にダ
イナミックランダムメモリ（ＤＲＡＭ）等の半導体集積
回路装置に用いられる昇圧回路に関するものである。
イナミックランダムメモリ（ＤＲＡＭ）等の半導体集積
回路装置に用いられる昇圧回路に関するものである。
【０００２】
【従来の技術】近年のＤＲＡＭにおいては、メモリセル
アレイのワード線駆動のために、メモリチップ内部で昇
圧電圧を昇圧回路により恒常的に発生せしめて使用する
ものが開発されつつある。このような目的で開発された
昇圧回路の例を図３（Ａ）に示し、その動作タイミング
波形を（Ｂ）に示している。
アレイのワード線駆動のために、メモリチップ内部で昇
圧電圧を昇圧回路により恒常的に発生せしめて使用する
ものが開発されつつある。このような目的で開発された
昇圧回路の例を図３（Ａ）に示し、その動作タイミング
波形を（Ｂ）に示している。
【０００３】先ず図３（Ａ）を参照すると、この昇圧回
路は、昇圧電圧ＶB のレベルの基準レベルＶREF との大
小を検出する電圧検出回路１と、この検出結果に応じて
発振制御されるパルス発振回路２と、この発振パルスに
よりコンデンサの充電を行って昇圧電圧ＶB を生成する
チャージポンプ回路３と、補償容量ＣL とからなってい
る。
路は、昇圧電圧ＶB のレベルの基準レベルＶREF との大
小を検出する電圧検出回路１と、この検出結果に応じて
発振制御されるパルス発振回路２と、この発振パルスに
よりコンデンサの充電を行って昇圧電圧ＶB を生成する
チャージポンプ回路３と、補償容量ＣL とからなってい
る。
【０００４】電圧検出回路１は図４に示す構成であり、
昇圧電圧ＶＢを抵抗Ｒ１，Ｒ２により分圧してコンパレ
ータＤ１にて基準電圧レベルＶＲＥＦと比較するように
なっている。この分圧電圧が基準電圧ＶＲＥＦよりも低
ければ、コンパレータ出力である昇圧制御信号φ１はハ
イレベルになり、逆に高ければローレベルになる。
昇圧電圧ＶＢを抵抗Ｒ１，Ｒ２により分圧してコンパレ
ータＤ１にて基準電圧レベルＶＲＥＦと比較するように
なっている。この分圧電圧が基準電圧ＶＲＥＦよりも低
ければ、コンパレータ出力である昇圧制御信号φ１はハ
イレベルになり、逆に高ければローレベルになる。
【０００５】パルス発振回路２は、図３（Ａ）に示され
る如く、基本的にはリングオシレータ構造となってい
る。このリングオシレータは縦続接続されたインバータ
Ｉ２〜Ｉ４からなり、終段インバータＩ４の出力はトラ
ンスファゲートＴＧ１を介して初段インバータＩ２の入
力へフィードバックされている。尚、インバータＩ５，
Ｉ６は出力バッファである。
る如く、基本的にはリングオシレータ構造となってい
る。このリングオシレータは縦続接続されたインバータ
Ｉ２〜Ｉ４からなり、終段インバータＩ４の出力はトラ
ンスファゲートＴＧ１を介して初段インバータＩ２の入
力へフィードバックされている。尚、インバータＩ５，
Ｉ６は出力バッファである。
【０００６】リングオシレータ内の各節点には図示する
如く寄生容量Ｃ３〜Ｃ５が存在しているので、各節点の
信号遷移動作は緩慢となる。従って、波形整形のために
バッファアリングが必要である。また、本例では、発振
制御信号φ１でオンオフ制御されるトランスファゲート
ＴＧ１を設けることにより、φ１がハイレベルのときの
み発振動作を行わせ、出力にパルス状の発振信号φ２を
生成する様になっている。
如く寄生容量Ｃ３〜Ｃ５が存在しているので、各節点の
信号遷移動作は緩慢となる。従って、波形整形のために
バッファアリングが必要である。また、本例では、発振
制御信号φ１でオンオフ制御されるトランスファゲート
ＴＧ１を設けることにより、φ１がハイレベルのときの
み発振動作を行わせ、出力にパルス状の発振信号φ２を
生成する様になっている。
【０００７】φ１がローレベルのときには、インバータ
Ｉ１とトランジスタＱ１とにより、インバータＩ１の入
力節点Ｎ１をローレベルにクランプすることで、発振出
力φ２をハイレベルに固定する構成になっている。
Ｉ１とトランジスタＱ１とにより、インバータＩ１の入
力節点Ｎ１をローレベルにクランプすることで、発振出
力φ２をハイレベルに固定する構成になっている。
【０００８】一般的に、リングオシレータ回路を停止さ
せる時には、各節点のフローティングを防ぐためにこの
回路例の如く、ローレベルまたはハイレベルに入出力節
点を固定するのである。
せる時には、各節点のフローティングを防ぐためにこの
回路例の如く、ローレベルまたはハイレベルに入出力節
点を固定するのである。
【０００９】図５はチャージポンプ回路３の例を示すも
ので、発振回路のパルス発振信号φ２をインバータＩ
７，Ｉ８とインバータＩ９とにより相補パルスに変換し
て、コンデンサＣ１，Ｃ２をこれ等相補パルスにより夫
々充電制御することで、昇圧電圧ＶB を生成する、いわ
ゆる相補型回路方式となっている。
ので、発振回路のパルス発振信号φ２をインバータＩ
７，Ｉ８とインバータＩ９とにより相補パルスに変換し
て、コンデンサＣ１，Ｃ２をこれ等相補パルスにより夫
々充電制御することで、昇圧電圧ＶB を生成する、いわ
ゆる相補型回路方式となっている。
【００１０】尚、ＮＭＯＳトランジスタＱ１〜Ｑ４は各
コンデンサＣ１，Ｃ２の充電電圧を昇圧電圧ラインへ導
出するためのスイッチ的動作をなすトランジスタであ
る。
コンデンサＣ１，Ｃ２の充電電圧を昇圧電圧ラインへ導
出するためのスイッチ的動作をなすトランジスタであ
る。
【００１１】この回路の動作を要約して述べると、昇圧
電圧ＶＢラインに接続されてこの電圧ＶＢの負荷とな
る、例えばワード線駆動回路が電力を消費すると、昇圧
電圧ＶＢは低下して設定値（図４の回路からこの設定値
はＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２となる）より低くな
る。すると、発振制御信号φ１がハイレベルになり、発
振回路２により発振パルスφ２が生成される。よって、
チャージポンプ回路３が動作して電圧ＶＢを昇圧する。
電圧ＶＢラインに接続されてこの電圧ＶＢの負荷とな
る、例えばワード線駆動回路が電力を消費すると、昇圧
電圧ＶＢは低下して設定値（図４の回路からこの設定値
はＶＲＥＦ×（Ｒ１＋Ｒ２）／Ｒ２となる）より低くな
る。すると、発振制御信号φ１がハイレベルになり、発
振回路２により発振パルスφ２が生成される。よって、
チャージポンプ回路３が動作して電圧ＶＢを昇圧する。
【００１２】また、電圧ＶＢが設定値より高くなると、
発振制御信号φ１がローレベルとなり、よって発振回路
２は発振を停止し、チャージポンプ回路２の昇圧動作も
停止する。従って、電圧ＶＢの上昇が止まることにな
る。尚、図３（Ｂ）にφ１とφ２との関係を示す。
発振制御信号φ１がローレベルとなり、よって発振回路
２は発振を停止し、チャージポンプ回路２の昇圧動作も
停止する。従って、電圧ＶＢの上昇が止まることにな
る。尚、図３（Ｂ）にφ１とφ２との関係を示す。
【００１３】つまり、電圧ＶＢは設定値を中心としたあ
る程度の変動幅をもって、常に高い電圧を維持すること
になるのである。
る程度の変動幅をもって、常に高い電圧を維持すること
になるのである。
【００１４】昇圧電圧ＶB のレベルは設定値からなるべ
く変動しない事が望まれる。その理由を説明する一例と
して、昇圧節点ＶB を使ったワード線駆動回路のＤＲＡ
Ｍにおける従来例の回路図を図６に、また、その動作波
形を図７にそれぞれ示す。これ等の図を用いてこの回路
の動作を簡単に説明する。
く変動しない事が望まれる。その理由を説明する一例と
して、昇圧節点ＶB を使ったワード線駆動回路のＤＲＡ
Ｍにおける従来例の回路図を図６に、また、その動作波
形を図７にそれぞれ示す。これ等の図を用いてこの回路
の動作を簡単に説明する。
【００１５】制御信号Ψ２は電圧ＶCCで駆動される回路
ブロック９１によって、また、ワード駆動信号Ψ３は電
圧ＶB を電源とする回路ブロック９２によって作られ、
信号Ψ２，Ψ３は共に入力信号Ψ１から回路ブロック９
１，９２の遅延時間だけ夫々遅れたタイミングで遷移す
る。
ブロック９１によって、また、ワード駆動信号Ψ３は電
圧ＶB を電源とする回路ブロック９２によって作られ、
信号Ψ２，Ψ３は共に入力信号Ψ１から回路ブロック９
１，９２の遅延時間だけ夫々遅れたタイミングで遷移す
る。
【００１６】尚、図６において、回路ブロック９１は入
力信号Ψ１を基に制御信号Ψ２を生成するものであり、
インバータＩ１１，Ｉ１２，ナンドゲートＧ１，Ｇ２か
らなる。ナンドゲートＧ１はメモリブロックセレクト信
号によりイネーブル化され、ナンドゲートＧ２はナンド
ゲートＧ１のインバータＩ１２による反転出力によりイ
ネーブル化されてアドレス信号をゲートするものであ
る。
力信号Ψ１を基に制御信号Ψ２を生成するものであり、
インバータＩ１１，Ｉ１２，ナンドゲートＧ１，Ｇ２か
らなる。ナンドゲートＧ１はメモリブロックセレクト信
号によりイネーブル化され、ナンドゲートＧ２はナンド
ゲートＧ１のインバータＩ１２による反転出力によりイ
ネーブル化されてアドレス信号をゲートするものであ
る。
【００１７】回路ブロック９２は入力信号Ψ１のインバ
ータＩ１０を用いた相補信号により駆動されるトランジ
スタＱ５〜Ｑ８からなるＦ／Ｆ（フリップフロップ）
と、このＦ／Ｆの出力を入力とする２段構成のＣＭＯＳ
インバータとからなる。ＣＭＯＳインバータはトランジ
スタＱ９〜Ｑ１２からなっている。ＣＭＯＳインバータ
の出力がワード駆動信号Ψ３となる。
ータＩ１０を用いた相補信号により駆動されるトランジ
スタＱ５〜Ｑ８からなるＦ／Ｆ（フリップフロップ）
と、このＦ／Ｆの出力を入力とする２段構成のＣＭＯＳ
インバータとからなる。ＣＭＯＳインバータはトランジ
スタＱ９〜Ｑ１２からなっている。ＣＭＯＳインバータ
の出力がワード駆動信号Ψ３となる。
【００１８】回路ブロック９３は制御信号Ψ２を反転す
るインバータＩ１３と、このインバータＩ１３の出力に
より駆動されるトランジスタＱ１４と、制御信号をトラ
ンジスタＱ１５へ伝えるトランジスタＱ１３と、このト
ランジスタＱ１３の出力によりゲート駆動され、ワード
駆動信号がソースに供給されたトランジスタＱ１５とか
らなる。トランジスタＱ１４，Ｑ１５の共通ドレイン出
力がワード線に接続される。
るインバータＩ１３と、このインバータＩ１３の出力に
より駆動されるトランジスタＱ１４と、制御信号をトラ
ンジスタＱ１５へ伝えるトランジスタＱ１３と、このト
ランジスタＱ１３の出力によりゲート駆動され、ワード
駆動信号がソースに供給されたトランジスタＱ１５とか
らなる。トランジスタＱ１４，Ｑ１５の共通ドレイン出
力がワード線に接続される。
【００１９】このワード線駆動のための回路ブロック９
３は、セルフブート回路と呼ばれる構成をしている。ワ
ード線を立ち上げる時、まず初めに制御信号Ψ２がロー
レベルからＶCCに上がるが、セルフブート節点電圧Ψ４
は、ゲートがＶCCにつながれているＮＭＯＳトランジス
タＱ１３によってＶCC−Ｖt （Ｖt ：Ｑ１３のスレショ
ルド電圧）までプリチャージされる。その後ワード駆動
信号Ψ３が０ＶからＶB に立ち上がることによって、Ｎ
ＭＯＳトランジスタＱ１５のゲート、拡散層間の容量カ
ップリングでセルフブート節点電圧Ψ４は非常に高いレ
ベルまで持ち上がり、トランジスタＱ１５がオンするこ
とでワード線がＶB の電位まで上がる。この時トランジ
スタＱ１３はオフしているので電圧Ψ４は非常に高いレ
ベルが保たれる。
３は、セルフブート回路と呼ばれる構成をしている。ワ
ード線を立ち上げる時、まず初めに制御信号Ψ２がロー
レベルからＶCCに上がるが、セルフブート節点電圧Ψ４
は、ゲートがＶCCにつながれているＮＭＯＳトランジス
タＱ１３によってＶCC−Ｖt （Ｖt ：Ｑ１３のスレショ
ルド電圧）までプリチャージされる。その後ワード駆動
信号Ψ３が０ＶからＶB に立ち上がることによって、Ｎ
ＭＯＳトランジスタＱ１５のゲート、拡散層間の容量カ
ップリングでセルフブート節点電圧Ψ４は非常に高いレ
ベルまで持ち上がり、トランジスタＱ１５がオンするこ
とでワード線がＶB の電位まで上がる。この時トランジ
スタＱ１３はオフしているので電圧Ψ４は非常に高いレ
ベルが保たれる。
【００２０】もし、ここで信号Ψ３が信号Ψ２よりも早
く立ち上がると、トランジスタＱ１５からの容量カップ
リングでもらった節点電位Ψ４の電荷はトランジスタＱ
１３を通って信号Ψ２側に抜けてしまうため、ワード線
はＶB の電位まで上がらなくなってしまう。従って、こ
のセルフブート回路を正常に動作させるには、必ず信号
Ψ３より信号Ψ２を先に立ち上げなくてはならない。
く立ち上がると、トランジスタＱ１５からの容量カップ
リングでもらった節点電位Ψ４の電荷はトランジスタＱ
１３を通って信号Ψ２側に抜けてしまうため、ワード線
はＶB の電位まで上がらなくなってしまう。従って、こ
のセルフブート回路を正常に動作させるには、必ず信号
Ψ３より信号Ψ２を先に立ち上げなくてはならない。
【００２１】回路ブロックの動作速度はその電源電圧に
大きく依存するため、信号Ψ３のタイミングはＶB のレ
ベルに大きく依存している。このため、信号Ψ３の動作
タイミングが常に正確であるためには、ＶB の電位が設
定値通りに正確に発生していることが必要になる。
大きく依存するため、信号Ψ３のタイミングはＶB のレ
ベルに大きく依存している。このため、信号Ψ３の動作
タイミングが常に正確であるためには、ＶB の電位が設
定値通りに正確に発生していることが必要になる。
【００２２】ＶB の電位の変動幅が大きい場合、もし安
易にタイミング設計をしたならすぐに上記のような動作
ミスを引き起こしてしまうため、タイミング設計は十分
に注意が必要になる。つまり、信号Ψ３が最も早く動作
する条件、すなわちＶB がその電位の変動内で最も高い
ピークの電位にある条件で、信号Ψ３が信号Ψ２より遅
くなるように回路ブロック９１，９２の遅延時間を設定
する必要がある。
易にタイミング設計をしたならすぐに上記のような動作
ミスを引き起こしてしまうため、タイミング設計は十分
に注意が必要になる。つまり、信号Ψ３が最も早く動作
する条件、すなわちＶB がその電位の変動内で最も高い
ピークの電位にある条件で、信号Ψ３が信号Ψ２より遅
くなるように回路ブロック９１，９２の遅延時間を設定
する必要がある。
【００２３】従って、ＶB の電位の変動が大きければ大
きいほど、ワード線の立ち上がるタイミングを遅らせな
くてはならなくなり、その分アクセス速度を遅く設計し
なければならなくなってしまう。また、ワード線が上が
った後に動作させなくてはならない信号のタイミング
（ＤＲＡＭにおいてはセンサアンプの活性化のタイミン
グであり、特に図示せず）はワード線が最も遅く動作す
る条件、すなわちＶB がその電位の変動内で最も低いピ
ークの電位にある条件で、そのタイミングを決めなくて
はならないため、ＶB の電位の変動が大きければ大きい
ほどアクセス速度はさらに遅く設計しなければならな
い。
きいほど、ワード線の立ち上がるタイミングを遅らせな
くてはならなくなり、その分アクセス速度を遅く設計し
なければならなくなってしまう。また、ワード線が上が
った後に動作させなくてはならない信号のタイミング
（ＤＲＡＭにおいてはセンサアンプの活性化のタイミン
グであり、特に図示せず）はワード線が最も遅く動作す
る条件、すなわちＶB がその電位の変動内で最も低いピ
ークの電位にある条件で、そのタイミングを決めなくて
はならないため、ＶB の電位の変動が大きければ大きい
ほどアクセス速度はさらに遅く設計しなければならな
い。
【００２４】上記したのは一例であるが、常識的に、Ｖ
B の電位の変動は、より小さい方が望ましいということ
は容易に理解できることである。この変動対策の一つと
して、図３（Ａ）の昇圧回路において、ＶB が設定レベ
ルより高くなると制御信号φ１がローレベルになるが、
その時はできるだけ早くチャージポンプ回路の動作を停
止させ、また、負荷回路の電流消費等によってＶB が設
定レベルより低くなると制御信号φ１がハイレベルにな
るが、その時はできるだけ早くチャージポンプ回路の動
作を始めさせることでＶB の電位変動を小さく抑える方
法が挙げられる。
B の電位の変動は、より小さい方が望ましいということ
は容易に理解できることである。この変動対策の一つと
して、図３（Ａ）の昇圧回路において、ＶB が設定レベ
ルより高くなると制御信号φ１がローレベルになるが、
その時はできるだけ早くチャージポンプ回路の動作を停
止させ、また、負荷回路の電流消費等によってＶB が設
定レベルより低くなると制御信号φ１がハイレベルにな
るが、その時はできるだけ早くチャージポンプ回路の動
作を始めさせることでＶB の電位変動を小さく抑える方
法が挙げられる。
【００２５】
【発明が解決しようとする課題】図３（Ａ）に示した従
来の昇圧回路の信号φ１及びφ２の動作波形の例を図３
（Ｂ）に示す。チャージポンプ回路３は信号φ２の立ち
上がり、及び立ち下がりの両方の遷移で電荷をＶB に出
力するので、ｔ１からｔ８の全てのタイミングでＶB の
電位を高めようとする。
来の昇圧回路の信号φ１及びφ２の動作波形の例を図３
（Ｂ）に示す。チャージポンプ回路３は信号φ２の立ち
上がり、及び立ち下がりの両方の遷移で電荷をＶB に出
力するので、ｔ１からｔ８の全てのタイミングでＶB の
電位を高めようとする。
【００２６】ｔＦのタイミングにおいて、ＶB の電位が
設定値より高くなり信号φ１がローレベルに変化してい
るが、ｔＦの後にｔ４及びｔ５で信号φ２が遷移してチ
ャージポンプ回路３が動作してしまっている。
設定値より高くなり信号φ１がローレベルに変化してい
るが、ｔＦの後にｔ４及びｔ５で信号φ２が遷移してチ
ャージポンプ回路３が動作してしまっている。
【００２７】ｔ４で信号φ２に遷移が発生する理由は、
ｔＦの時に信号φ１がローレベルになり、トランスファ
ゲートＴＧ１がオフするが、発振回路２内（リングオシ
レータ部及びバッファリング部のインバータチェーン）
に遷移している信号が残り、これがｔＦより遅れて信号
φ２に出力されてしまうためである。
ｔＦの時に信号φ１がローレベルになり、トランスファ
ゲートＴＧ１がオフするが、発振回路２内（リングオシ
レータ部及びバッファリング部のインバータチェーン）
に遷移している信号が残り、これがｔＦより遅れて信号
φ２に出力されてしまうためである。
【００２８】また、ｔ５で遷移が発生する理由は、信号
φ１がローレベルになることでＮＭＯＳトランジスタＱ
１がオンしてノードＮ１がハイからローレベルになるこ
とで、発振回路２のインバータチェーンの遅延時間だけ
遅れて信号φ２にローからハイレベルの遷移が出力され
てしまうためである。
φ１がローレベルになることでＮＭＯＳトランジスタＱ
１がオンしてノードＮ１がハイからローレベルになるこ
とで、発振回路２のインバータチェーンの遅延時間だけ
遅れて信号φ２にローからハイレベルの遷移が出力され
てしまうためである。
【００２９】つまり、従来の昇圧回路では、ＶB の遷移
が設定値より高くなっているのにチャージポンプ回路３
が動作してしまうため、さらに高くＶB の電位が上がっ
てしまうという問題がある。
が設定値より高くなっているのにチャージポンプ回路３
が動作してしまうため、さらに高くＶB の電位が上がっ
てしまうという問題がある。
【００３０】また、ｔＲのタイミングにおいて、負荷回
路の電流消費等によってＶB の電位が設定値より低くな
り信号φ１がハイレベルになっているが、ｔＲから大き
く遅れてｔ６で信号φ２が遷移してやっとチャージポン
プ回路３が動作を始める。ｔＲから信号φ２に遷移が起
こるまで遅れる理由は、ｔＲのタイミングで信号φ１が
ハイレベルになることでトランスファゲートＴＧ１がオ
ンするが、発振回路２のリングオシレータ部及びバッフ
ァリング部の遅延時間だけｔ６が遅れてしまうためであ
る。
路の電流消費等によってＶB の電位が設定値より低くな
り信号φ１がハイレベルになっているが、ｔＲから大き
く遅れてｔ６で信号φ２が遷移してやっとチャージポン
プ回路３が動作を始める。ｔＲから信号φ２に遷移が起
こるまで遅れる理由は、ｔＲのタイミングで信号φ１が
ハイレベルになることでトランスファゲートＴＧ１がオ
ンするが、発振回路２のリングオシレータ部及びバッフ
ァリング部の遅延時間だけｔ６が遅れてしまうためであ
る。
【００３１】つまり、従来の昇圧回路では、ＶB の電位
が設定値より低くなったのにチャージポンプ回路がすぐ
に動作しないという問題もある。従って、従来の昇圧回
路では、ＶB の電位は設定値に対し変動がかなり大きく
なってしまう。
が設定値より低くなったのにチャージポンプ回路がすぐ
に動作しないという問題もある。従って、従来の昇圧回
路では、ＶB の電位は設定値に対し変動がかなり大きく
なってしまう。
【００３２】ＶB の電位の変動を小さく抑える別の方法
として、図３（Ａ）の昇圧回路において、ＶB の補償容
量であるＣ１の値を大きくとる方法があるが、半導体回
路装置の大きさは有限であるため、Ｃ１を無限に大きく
とることはできない。例えば、ＤＲＡＭでは、Ｃ１を最
大限にとっても５ｎＦ（ナノファラッド）程度の容量値
であり、その時に、ワード線駆動用に従来の昇圧回路を
用いると、ＶB の電位の変動は約±１００ｍＶにもな
る。
として、図３（Ａ）の昇圧回路において、ＶB の補償容
量であるＣ１の値を大きくとる方法があるが、半導体回
路装置の大きさは有限であるため、Ｃ１を無限に大きく
とることはできない。例えば、ＤＲＡＭでは、Ｃ１を最
大限にとっても５ｎＦ（ナノファラッド）程度の容量値
であり、その時に、ワード線駆動用に従来の昇圧回路を
用いると、ＶB の電位の変動は約±１００ｍＶにもな
る。
【００３３】本発明の目的は、昇圧電圧の変動範囲を極
力小さくすることが可能な昇圧回路を提供することであ
る。
力小さくすることが可能な昇圧回路を提供することであ
る。
【００３４】
【課題を解決するための手段】本発明によれば、昇圧電
圧の所定基準電圧に対する大小を検出する電圧検出手段
と、この電圧検出結果に応じてパルス発振動作の停止制
御がなされるパルス発振手段と、このパルス発振手段に
よる発振パルスによってコンデンサの充電を行って前記
昇圧電圧を生成するチャージポンプ手段と、前記パルス
発振手段の発振パルスを、前記電圧検出結果に応じて前
記チャージポンプ手段へ伝達制御する伝達手段とを含
み、前記伝達手段は、前記電圧検出結果に応じて前記発
振パルス出力の次段への伝達をオンオフ制御するスイッ
チ手段と、このスイッチ手段のオフ直前の当該スイッチ
手段の伝達出力をラッチして前記チャージポンプ手段へ
供給するラッチ手段とを有することを特徴とする昇圧回
路が得られる。
圧の所定基準電圧に対する大小を検出する電圧検出手段
と、この電圧検出結果に応じてパルス発振動作の停止制
御がなされるパルス発振手段と、このパルス発振手段に
よる発振パルスによってコンデンサの充電を行って前記
昇圧電圧を生成するチャージポンプ手段と、前記パルス
発振手段の発振パルスを、前記電圧検出結果に応じて前
記チャージポンプ手段へ伝達制御する伝達手段とを含
み、前記伝達手段は、前記電圧検出結果に応じて前記発
振パルス出力の次段への伝達をオンオフ制御するスイッ
チ手段と、このスイッチ手段のオフ直前の当該スイッチ
手段の伝達出力をラッチして前記チャージポンプ手段へ
供給するラッチ手段とを有することを特徴とする昇圧回
路が得られる。
【００３５】更に本発明によれば、前記伝達手段は、前
記電圧検出結果に応じて前記発振パルス出力の次段への
伝達をオンオフ制御するスイッチ手段と、このスイッチ
手段のオフ直前の当該スッチ手段の伝達出力をラッチし
て前記チャージポンプ手段へ供給するラッチ手段とを有
することを特徴とする昇圧回路が得られる。
記電圧検出結果に応じて前記発振パルス出力の次段への
伝達をオンオフ制御するスイッチ手段と、このスイッチ
手段のオフ直前の当該スッチ手段の伝達出力をラッチし
て前記チャージポンプ手段へ供給するラッチ手段とを有
することを特徴とする昇圧回路が得られる。
【００３６】更にはまた、本発明によれば、前記ラッチ
手段のラッチ信号を前記パルス発振手段の入力へフィー
ドバックする手段を更に含むことを特徴とする昇圧回路
が得られる。
手段のラッチ信号を前記パルス発振手段の入力へフィー
ドバックする手段を更に含むことを特徴とする昇圧回路
が得られる。
【００３７】
【作用】発振回路とチャージポンプ回路との間に、昇圧
電圧検出回路の検出結果に応じてオンオフ制御される伝
達回路を設けることにより、昇圧電圧検出結果に瞬時に
チャージポンプ回路の動作のオンオフをコントロールす
る。
電圧検出回路の検出結果に応じてオンオフ制御される伝
達回路を設けることにより、昇圧電圧検出結果に瞬時に
チャージポンプ回路の動作のオンオフをコントロールす
る。
【００３８】昇圧電圧が設定値よりも高くなることが電
圧検出回路で検出されると、直ちに伝達回路をオフとし
てチャージポンプ回路へ発振パルスが伝わらない様にす
る。また、この伝達回路をスイッチとラッチ回路とによ
り構成して、昇圧電圧が設定値よりも低くなることが検
出されると、直ちにスイッチをオンすると共に、ラッチ
回路にラッチされているスイッチオフ直前の発振出力電
圧を発振回路の入力へフィードバックして、発振回路の
出力論理を反転制御するようにし、みかけ上直ちに発振
動作が開始された様にする。
圧検出回路で検出されると、直ちに伝達回路をオフとし
てチャージポンプ回路へ発振パルスが伝わらない様にす
る。また、この伝達回路をスイッチとラッチ回路とによ
り構成して、昇圧電圧が設定値よりも低くなることが検
出されると、直ちにスイッチをオンすると共に、ラッチ
回路にラッチされているスイッチオフ直前の発振出力電
圧を発振回路の入力へフィードバックして、発振回路の
出力論理を反転制御するようにし、みかけ上直ちに発振
動作が開始された様にする。
【００３９】
【実施例】以下に本発明の実施例について図面を用いて
説明する。
説明する。
【００４０】図１は本発明の一実施例を示す図であり、
図３と同等部分は同一符号により示している。図１
（Ａ）はその回路例を示し、（Ｂ）はその動作波形例を
示す。
図３と同等部分は同一符号により示している。図１
（Ａ）はその回路例を示し、（Ｂ）はその動作波形例を
示す。
【００４１】図１（Ａ）の実施例は、図３の従来例に対
し、トランスファゲートＴＧ２及びクロックドインバー
タを用いたラッチ回路で構成される回路ブロック４が追
加されている。トランスファゲートＴＧ２は電圧検出回
路１の判定出力信号である発振制御信号φ１で制御さ
れ、信号φ１がハイレベルの時、つまりＶB の電位が設
定値よりも低い時にオンし、また、信号φ１がローレベ
ルの時、つまりＶB の電位が設定値よりも高い時にオフ
する回路構成になっている。
し、トランスファゲートＴＧ２及びクロックドインバー
タを用いたラッチ回路で構成される回路ブロック４が追
加されている。トランスファゲートＴＧ２は電圧検出回
路１の判定出力信号である発振制御信号φ１で制御さ
れ、信号φ１がハイレベルの時、つまりＶB の電位が設
定値よりも低い時にオンし、また、信号φ１がローレベ
ルの時、つまりＶB の電位が設定値よりも高い時にオフ
する回路構成になっている。
【００４２】また、ラッチ回路は、信号φ１がローレベ
ルの時、つまりトランスファゲートＴＧ２がオフしてい
る時にオフ直前の発振回路出力φ２をφ３としてラッチ
する構成になっており、インバータＩ１４，Ｉ１５とか
らなり、インバータＩ１５は信号φ１により制御される
クロックドインバータである。
ルの時、つまりトランスファゲートＴＧ２がオフしてい
る時にオフ直前の発振回路出力φ２をφ３としてラッチ
する構成になっており、インバータＩ１４，Ｉ１５とか
らなり、インバータＩ１５は信号φ１により制御される
クロックドインバータである。
【００４３】次に、図１（Ｂ）を参照しながらその動作
を説明する。ＶB の電位が設定値よりも低いと信号φ１
はハイレベルであるので、チャージポンプ回路がｔ１か
らｔ３のタイミングで動作することでＶB の電位が次第
に高くなる。ＶB の電位が設定値より高くなると信号φ
１がローレベルになる（ｔＦのタイミング）が、この時
トランスファゲートＴＧ２がオフすると同時に、ラッチ
回路がｔＦのタイミングでの信号φ２の電位をラッチし
て信号φ３を保持する。
を説明する。ＶB の電位が設定値よりも低いと信号φ１
はハイレベルであるので、チャージポンプ回路がｔ１か
らｔ３のタイミングで動作することでＶB の電位が次第
に高くなる。ＶB の電位が設定値より高くなると信号φ
１がローレベルになる（ｔＦのタイミング）が、この時
トランスファゲートＴＧ２がオフすると同時に、ラッチ
回路がｔＦのタイミングでの信号φ２の電位をラッチし
て信号φ３を保持する。
【００４４】ｔＦより後においては、従来回路と同様に
ｔ４及びｔ５で信号φ２が遷移するが、その遷移は、ト
ランスファゲートＴＧ２がオフしているので、チャージ
ポンプ回路には伝わらない。つまり、この実施例ではＶ
B の電位が設定値より高いと検知されるとチャージポン
プ回路の動作をすぐに停止させるので、ＶB の電位が設
定値より大きく上がりすぎることはないという特徴があ
る。
ｔ４及びｔ５で信号φ２が遷移するが、その遷移は、ト
ランスファゲートＴＧ２がオフしているので、チャージ
ポンプ回路には伝わらない。つまり、この実施例ではＶ
B の電位が設定値より高いと検知されるとチャージポン
プ回路の動作をすぐに停止させるので、ＶB の電位が設
定値より大きく上がりすぎることはないという特徴があ
る。
【００４５】図２（Ａ）は本発明の他の実施例の回路図
であり、また図２（Ｂ）はその動作を示したタイミング
チャートの例である。この実施例は図１（Ａ）の実施例
に対し、発振回路２のトランジスタＱ１に代えて信号φ
１で制御されるトランスファゲートＴＧ３を配置して、
ラッチ信号φ３を発振回路２に戻すことで、信号φ１が
ローレベルの期間に信号φ２の論理をラッチ信号φ３と
逆相になるようにしている。
であり、また図２（Ｂ）はその動作を示したタイミング
チャートの例である。この実施例は図１（Ａ）の実施例
に対し、発振回路２のトランジスタＱ１に代えて信号φ
１で制御されるトランスファゲートＴＧ３を配置して、
ラッチ信号φ３を発振回路２に戻すことで、信号φ１が
ローレベルの期間に信号φ２の論理をラッチ信号φ３と
逆相になるようにしている。
【００４６】図３（Ｂ）を参照すると、ＶB の電位が設
定値よりも高い信号φ１がローレベルの期間において、
信号φ２は信号φ３と逆相になっている。その後、ＶB
の負荷等が電流を消費して、ＶB の電位が設定値よりも
低くなると、信号φ１がハイレベルに変化するが（ｔＲ
のタイミング）、その時トランスファゲートＴＧ２がオ
ンして信号φ３が即時に遷移し、チャージポンプ回路３
を動かしている。
定値よりも高い信号φ１がローレベルの期間において、
信号φ２は信号φ３と逆相になっている。その後、ＶB
の負荷等が電流を消費して、ＶB の電位が設定値よりも
低くなると、信号φ１がハイレベルに変化するが（ｔＲ
のタイミング）、その時トランスファゲートＴＧ２がオ
ンして信号φ３が即時に遷移し、チャージポンプ回路３
を動かしている。
【００４７】つまり、この実施例ではＶB の電位が設定
値より低いと判定されると、その判定出力でチャージポ
ンプ回路を直接動作させるので、判定されてからチャー
ジポンプ回路が働くまで時間がかからず瞬時に行われ、
ＶB の電位が設定値より大きく下がりすぎることはない
という特徴がある。また、この実施例は図１（Ａ）に示
した、ＶB の電位が判定値より大きく上がりすぎること
はないという特徴も兼ね備えている。つまり、ＶB の電
位の変動を小さく抑えるという効果を持っている。
値より低いと判定されると、その判定出力でチャージポ
ンプ回路を直接動作させるので、判定されてからチャー
ジポンプ回路が働くまで時間がかからず瞬時に行われ、
ＶB の電位が設定値より大きく下がりすぎることはない
という特徴がある。また、この実施例は図１（Ａ）に示
した、ＶB の電位が判定値より大きく上がりすぎること
はないという特徴も兼ね備えている。つまり、ＶB の電
位の変動を小さく抑えるという効果を持っている。
【００４８】ＶB の補償容量Ｃ１を５ｎＦとした時、ワ
ード線駆動用に従来の昇圧回路を用いた場合、ＶB の電
位の変動は約±１００ｍＶであった。これに対し、図２
（Ａ）に示した本発明の昇圧回路の例を用いることで、
ＶB の電位の変動は±５０ｍＶと約１／２に抑えること
ができる。このことはＶB を利用する回路の動作速度等
の安定につながり、その結果、例えば、ＤＲＡＭにおい
てはワード線立ち上げやセンスアンプ活性化のタイミン
グを早めることができる、などの効果がある。
ード線駆動用に従来の昇圧回路を用いた場合、ＶB の電
位の変動は約±１００ｍＶであった。これに対し、図２
（Ａ）に示した本発明の昇圧回路の例を用いることで、
ＶB の電位の変動は±５０ｍＶと約１／２に抑えること
ができる。このことはＶB を利用する回路の動作速度等
の安定につながり、その結果、例えば、ＤＲＡＭにおい
てはワード線立ち上げやセンスアンプ活性化のタイミン
グを早めることができる、などの効果がある。
【００４９】更に、本発明の昇圧回路及びその制御方法
は、昇圧回路のみに関わらず、ＤＲＡＭにおける基盤電
位発生回路など、チャージポンプを用いた回路の制御に
応用できるものである。
は、昇圧回路のみに関わらず、ＤＲＡＭにおける基盤電
位発生回路など、チャージポンプを用いた回路の制御に
応用できるものである。
【００５０】
【発明の効果】本発明によれば、昇圧電圧を生成するチ
ャージポンプ回路のオンオフを、昇圧回路の設定値に対
する高低検出に応答して瞬時に行わせる様制御している
ので、昇圧電圧の設定値に対する変動が極めて小となる
という効果がある。
ャージポンプ回路のオンオフを、昇圧回路の設定値に対
する高低検出に応答して瞬時に行わせる様制御している
ので、昇圧電圧の設定値に対する変動が極めて小となる
という効果がある。
【図１】（Ａ）は本発明の一実施例の回路図、（Ｂ）は
その動作波形図である。
その動作波形図である。
【図２】（Ａ）は本発明の他の実施例の回路図、（Ｂ）
はその動作波形図である。
はその動作波形図である。
【図３】（Ａ）は従来の昇圧回路の例を示す図、（Ｂ）
はその動作波形図である。
はその動作波形図である。
【図４】電圧検出回路の一例を示す図である。
【図５】チャージポンプ回路の一例を示す図である。
【図６】ＤＲＡＭのワード線駆動回路の一例を示す図で
ある。
ある。
【図７】図６の回路の各部動作波形図である。
１ 電圧検出回路 ２ 発振回路 ３ チャージポンプ回路 ４ 伝達制御回路 ＶB 昇圧電圧 ＣL 補償容量 ＶREF 基準電圧 ＴＧ１〜ＴＧ３ トランスファゲート
Claims (2)
- 【請求項１】 昇圧電圧の所定基準電圧に対する大小を
検出する電圧検出手段と、この電圧検出結果に応じてパ
ルス発振動作の停止制御がなされるパルス発振手段と、
このパルス発振手段による発振パルスによってコンデン
サの充電を行って前記昇圧電圧を生成するチャージポン
プ手段と、前記パルス発振手段の発振パルスを、前記電
圧検出結果に応じて前記チャージポンプ手段へ伝達制御
する伝達手段とを含み、前記伝達手段は、前記電圧検出
結果に応じて前記発振パルス出力の次段への伝達をオン
オフ制御するスイッチ手段と、このスイッチ手段のオフ
直前の当該スイッチ手段の伝達出力をラッチして前記チ
ャージポンプ手段へ供給するラッチ手段とを有すること
を特徴とする昇圧回路。 - 【請求項２】 前記ラッチ手段のラッチ信号を前記パル
ス発振手段の入力へフィードバックする手段を更に含む
ことを特徴とする請求項１記載の昇圧回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07014843A JP3129131B2 (ja) | 1995-02-01 | 1995-02-01 | 昇圧回路 |
| KR1019960002357A KR100219333B1 (ko) | 1995-02-01 | 1996-01-31 | 부스터 회로 |
| US08/594,170 US5729172A (en) | 1995-02-01 | 1996-01-31 | Booster circuit capable of suppressing fluctuations in the boosted voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07014843A JP3129131B2 (ja) | 1995-02-01 | 1995-02-01 | 昇圧回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08212781A JPH08212781A (ja) | 1996-08-20 |
| JP3129131B2 true JP3129131B2 (ja) | 2001-01-29 |
Family
ID=11872327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07014843A Expired - Lifetime JP3129131B2 (ja) | 1995-02-01 | 1995-02-01 | 昇圧回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5729172A (ja) |
| JP (1) | JP3129131B2 (ja) |
| KR (1) | KR100219333B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239692B1 (ko) * | 1996-07-27 | 2000-01-15 | 김영환 | 반도체 장치의 출력회로 |
| JP3195256B2 (ja) * | 1996-10-24 | 2001-08-06 | 株式会社東芝 | 半導体集積回路 |
| KR100273208B1 (ko) * | 1997-04-02 | 2000-12-15 | 김영환 | 반도체메모리장치의고효율전하펌프회로 |
| JP3797778B2 (ja) * | 1998-01-19 | 2006-07-19 | 東芝マイクロエレクトロニクス株式会社 | データ伝送回路 |
| US5955914A (en) * | 1998-03-25 | 1999-09-21 | Integrated Silicon Solution, Inc. | Voltage regulator for a voltage pump in a DRAM |
| JP2000003598A (ja) * | 1998-06-15 | 2000-01-07 | Nec Corp | ブースト回路及びこれを備える半導体記憶装置 |
| JP2001126477A (ja) * | 1999-10-27 | 2001-05-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| JP2001238435A (ja) | 2000-02-25 | 2001-08-31 | Nec Corp | 電圧変換回路 |
| US7002854B2 (en) | 2000-07-25 | 2006-02-21 | Nec Electronics Corp. | Internal voltage level control circuit and semiconductor memory device as well as method of controlling the same |
| DK200001482A (da) | 2000-10-05 | 2002-04-06 | Forskningsct Risoe | Elektrokemisk celle og fremgangsmåde til fremstilling af samme. |
| JP2002153045A (ja) * | 2000-11-10 | 2002-05-24 | Denso Corp | チャージポンプ回路及びチャージポンプ回路を用いた負荷駆動回路 |
| US6535424B2 (en) * | 2001-07-25 | 2003-03-18 | Advanced Micro Devices, Inc. | Voltage boost circuit using supply voltage detection to compensate for supply voltage variations in read mode voltage |
| US6798275B1 (en) | 2003-04-03 | 2004-09-28 | Advanced Micro Devices, Inc. | Fast, accurate and low power supply voltage booster using A/D converter |
| DE10351050A1 (de) * | 2003-10-31 | 2005-06-09 | Infineon Technologies Ag | Integrierter Ladungspumpen-Spannungswandler |
| JP2005259267A (ja) * | 2004-03-11 | 2005-09-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
| ATE420486T1 (de) * | 2004-09-14 | 2009-01-15 | Dialog Semiconductor Gmbh | Abschaltvorrichtung für ladungspumpeschaltung |
| TW200705771A (en) * | 2005-06-28 | 2007-02-01 | Sanyo Electric Co | Circuit for preventing over-boosting |
| KR100710807B1 (ko) * | 2006-05-19 | 2007-04-23 | 삼성전자주식회사 | 누설 전류 및 고전압 브레이크다운을 줄일 수 있는 고전압전달 회로 및 그것을 포함한 로우 디코더 회로 |
| JP5284756B2 (ja) * | 2008-10-31 | 2013-09-11 | 凸版印刷株式会社 | 電源回路及び電源安定化方法 |
| KR101985953B1 (ko) * | 2013-06-17 | 2019-06-05 | 에스케이하이닉스 주식회사 | 펌핑 회로 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4710647A (en) * | 1986-02-18 | 1987-12-01 | Intel Corporation | Substrate bias generator including multivibrator having frequency independent of supply voltage |
| JP2580226B2 (ja) * | 1988-02-16 | 1997-02-12 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2805973B2 (ja) * | 1990-05-11 | 1998-09-30 | 日本電気株式会社 | ブートストラップ回路 |
| IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
| NL9200057A (nl) * | 1992-01-14 | 1993-08-02 | Sierra Semiconductor Bv | Terugkoppelnetwerk voor cmos hoogspanningsgenerator om (e)eprom-geheugen cellen te programmeren. |
| JPH07230693A (ja) * | 1994-02-16 | 1995-08-29 | Toshiba Corp | 半導体記憶装置 |
| US5537077A (en) * | 1994-12-23 | 1996-07-16 | Advanced Micro Devices, Inc. | Power supply dependent method of controlling a charge pump |
-
1995
- 1995-02-01 JP JP07014843A patent/JP3129131B2/ja not_active Expired - Lifetime
-
1996
- 1996-01-31 KR KR1019960002357A patent/KR100219333B1/ko active IP Right Grant
- 1996-01-31 US US08/594,170 patent/US5729172A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5729172A (en) | 1998-03-17 |
| KR100219333B1 (ko) | 1999-09-01 |
| JPH08212781A (ja) | 1996-08-20 |
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