JP2000003598A - ブースト回路及びこれを備える半導体記憶装置 - Google Patents
ブースト回路及びこれを備える半導体記憶装置Info
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Abstract
(57)【要約】
【課題】電源電圧の低電圧化に対応して所要の高電圧を
高効率で発生する。 【解決手段】駆動信号ＣＫＢのＬレベルに応答して電源
電圧ｖｃｃを充電し信号ＣＫＢのＨレベルに応答してブ
ースト電圧ＶＣＰを出力する容量Ｃ１１と、信号ＣＫＢ
のＬレベルに連動して容量Ｃ１１に電源電圧ｖｃｃを供
給するダイオードＤ１１とを備えるブースト部１と、駆
動信号ＣＫＢのＬレベルに応答して電源電圧ｖｃｃを充
電し信号ＣＫＢのＨレベルに応答して出力ブースト電圧
ＶＢを出力する容量Ｃ２１と、信号ＣＫＢのＬレベルに
連動して容量Ｃ２１に電源電圧ｖｃｃを供給するダイオ
ードＤ２１と、信号ＣＫＢのＬのレベルのとき容量Ｃ２
１を接地し信号ＣＫＢのＨレベルのとき容量Ｃ２１，Ｃ
１１を直列接続するよう切り換えるスイッチＳ１１とを
備える二次ブースト部２を備える。
高効率で発生する。 【解決手段】駆動信号ＣＫＢのＬレベルに応答して電源
電圧ｖｃｃを充電し信号ＣＫＢのＨレベルに応答してブ
ースト電圧ＶＣＰを出力する容量Ｃ１１と、信号ＣＫＢ
のＬレベルに連動して容量Ｃ１１に電源電圧ｖｃｃを供
給するダイオードＤ１１とを備えるブースト部１と、駆
動信号ＣＫＢのＬレベルに応答して電源電圧ｖｃｃを充
電し信号ＣＫＢのＨレベルに応答して出力ブースト電圧
ＶＢを出力する容量Ｃ２１と、信号ＣＫＢのＬレベルに
連動して容量Ｃ２１に電源電圧ｖｃｃを供給するダイオ
ードＤ２１と、信号ＣＫＢのＬのレベルのとき容量Ｃ２
１を接地し信号ＣＫＢのＨレベルのとき容量Ｃ２１，Ｃ
１１を直列接続するよう切り換えるスイッチＳ１１とを
備える二次ブースト部２を備える。
Description
【０００１】
【発明の属する技術分野】本発明はブースト回路及びこ
れを備える半導体記憶装置に関し、特に電源電圧より高
い昇圧電圧を発生するブースト回路及びこれを備えるフ
ラッシュメモリ等の半導体記憶装置に関する。
れを備える半導体記憶装置に関し、特に電源電圧より高
い昇圧電圧を発生するブースト回路及びこれを備えるフ
ラッシュメモリ等の半導体記憶装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置における
昇圧回路として、ブ−スト回路とチャ−ジポンプ回路が
あり、特に、ブ−スト回路はメモリの選択ワ−ド線の電
圧供給回路用として広く用いられている。
昇圧回路として、ブ−スト回路とチャ−ジポンプ回路が
あり、特に、ブ−スト回路はメモリの選択ワ−ド線の電
圧供給回路用として広く用いられている。
【０００３】基本概念で示した従来のブースト回路をブ
ロックで示す図６を参照すると、この従来のブースト回
路は、クロックＣＫを反転して駆動信号ＣＫＢを出力す
るインバータＩＶ１１と、電源ＶＣＣにアノードを接続
したダイオードＤ１１と、一端に駆動信号ＣＫＢの供給
を受け他端にダイオードＤ１１のカソードを接続して電
源ＶＣＣからの電荷の供給を受けブースト電圧ＶＣＰを
出力する昇圧用容量Ｃ１１とを備えるブースト部１と、
寄生容量から成り一端を容量Ｃ１の他端に他端を接地し
た被昇圧の容量Ｃ２とを備える。
ロックで示す図６を参照すると、この従来のブースト回
路は、クロックＣＫを反転して駆動信号ＣＫＢを出力す
るインバータＩＶ１１と、電源ＶＣＣにアノードを接続
したダイオードＤ１１と、一端に駆動信号ＣＫＢの供給
を受け他端にダイオードＤ１１のカソードを接続して電
源ＶＣＣからの電荷の供給を受けブースト電圧ＶＣＰを
出力する昇圧用容量Ｃ１１とを備えるブースト部１と、
寄生容量から成り一端を容量Ｃ１の他端に他端を接地し
た被昇圧の容量Ｃ２とを備える。
【０００４】次に、図６及び各部波形をタイムチャート
で示す図７を参照して、従来のブースト回路の動作につ
いて説明すると、まず、ブースト部１のブースト用の各
容量Ｃ１１に電荷を充電する。この時入力したクロック
ＣＫのレベルはＨレベルであり、インバータＩＶ１１は
このクロックＣＫのＨレベルに応答して駆動信号ＣＫＢ
をＬレベルとし、ダイオードＤ１１は容量Ｃ１１に電源
ＶＣＣの電圧ｖｃｃ対応の電荷を充電する。これによ
り、ブースト電圧ＶＣＰの電圧値ｖｃｐは電源電圧ｖｃ
ｃまで上昇する（状態Ｓ１）。次に、ブースト（昇圧）
状態に移ると、クロックＣＫはＬレベルとなり、インバ
ータＩＶ１１はこのクロックＣＫのＬレベルに応答して
駆動信号ＣＫＢを電源電圧ｖｃｃレベルとする。これに
より、ブースト電圧ＶＣＰは、電圧ｖｃｐに昇圧される
（状態Ｓ２）。
で示す図７を参照して、従来のブースト回路の動作につ
いて説明すると、まず、ブースト部１のブースト用の各
容量Ｃ１１に電荷を充電する。この時入力したクロック
ＣＫのレベルはＨレベルであり、インバータＩＶ１１は
このクロックＣＫのＨレベルに応答して駆動信号ＣＫＢ
をＬレベルとし、ダイオードＤ１１は容量Ｃ１１に電源
ＶＣＣの電圧ｖｃｃ対応の電荷を充電する。これによ
り、ブースト電圧ＶＣＰの電圧値ｖｃｐは電源電圧ｖｃ
ｃまで上昇する（状態Ｓ１）。次に、ブースト（昇圧）
状態に移ると、クロックＣＫはＬレベルとなり、インバ
ータＩＶ１１はこのクロックＣＫのＬレベルに応答して
駆動信号ＣＫＢを電源電圧ｖｃｃレベルとする。これに
より、ブースト電圧ＶＣＰは、電圧ｖｃｐに昇圧される
（状態Ｓ２）。
【０００５】ここで、容量Ｃ１１，Ｃ２の各々容量値を
ｃ１，ｃ２として、ブースト電圧ＶＣＰの電圧値ｖｃｐ
の値を計算すると以下のようになる。
ｃ１，ｃ２として、ブースト電圧ＶＣＰの電圧値ｖｃｐ
の値を計算すると以下のようになる。
【０００６】ｖｃｐ＝｛（２×ｃ１＋ｃ２）×ｖｃｃ｝
／（ｃ１＋ｃ２） すなわちブースト電圧ＶＣＰの値ｖｃｐは（ｖｃｃ＜ｖ
ｃｐ＜２ｖｃｃ）の範囲を越えることはない。
／（ｃ１＋ｃ２） すなわちブースト電圧ＶＣＰの値ｖｃｐは（ｖｃｃ＜ｖ
ｃｐ＜２ｖｃｃ）の範囲を越えることはない。
【０００７】このため、最近の半導体記憶装置の大容量
化・素子微細化に伴う電源電圧ｖｃｃの低電圧化により
得られる昇圧電圧値ｖｃｐも必然的に低下してくる。と
ころが、フラッシュメモリ等の半導体記憶装置におい
て、読み出しワ−ド線電圧に必要な電圧は低下していな
いため、ブ−スト回路の適応が困難になってきている。
化・素子微細化に伴う電源電圧ｖｃｃの低電圧化により
得られる昇圧電圧値ｖｃｐも必然的に低下してくる。と
ころが、フラッシュメモリ等の半導体記憶装置におい
て、読み出しワ−ド線電圧に必要な電圧は低下していな
いため、ブ−スト回路の適応が困難になってきている。
【０００８】
【発明が解決しようとする課題】上述した従来のブース
ト回路及びこれを備える半導体記憶装置は、ブースト回
路が駆動用インバータと昇圧用及び被昇圧用容量と、電
荷供給用のダイオードとで構成されており、昇圧電圧が
電源電圧の２倍以下であるので、電源電圧の低電圧化に
伴い得られる昇圧電圧も必然的に低下してくるにも拘わ
らず、所要の読み出しワ−ド線電圧は低下していないた
め、ブ−スト回路の適応が困難になってくるという欠点
があった。
ト回路及びこれを備える半導体記憶装置は、ブースト回
路が駆動用インバータと昇圧用及び被昇圧用容量と、電
荷供給用のダイオードとで構成されており、昇圧電圧が
電源電圧の２倍以下であるので、電源電圧の低電圧化に
伴い得られる昇圧電圧も必然的に低下してくるにも拘わ
らず、所要の読み出しワ−ド線電圧は低下していないた
め、ブ−スト回路の適応が困難になってくるという欠点
があった。
【０００９】本発明の目的は、電源電圧の低電圧化に対
応して所要の高電圧を高効率で発生できるブースト回路
及びこれを備える半導体記憶装置を提供することにあ
る。
応して所要の高電圧を高効率で発生できるブースト回路
及びこれを備える半導体記憶装置を提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明のブースト回路
は、半導体記憶装置の内部電源用に供給を受けた電源電
圧より高い昇圧電圧を発生するブースト回路において、
外部クロック信号の供給に応答して駆動信号を出力する
駆動手段と、前記駆動信号の第１のレベルに応答して第
１の電源と第２の電源間の電圧である電源電圧を充電し
前記駆動信号の第２のレベルに応答して第１の昇圧電圧
を出力する昇圧用の第１の容量と、前記駆動信号の第１
のレベルに連動して前記第１の容量に前記電源電圧を供
給する第１の充電手段とを備える第１のブースト手段
と、前記駆動信号の第１のレベルに応答して前記電源電
圧を充電し前記駆動信号の第２のレベルに応答して第２
の昇圧電圧を出力する昇圧用の第２の容量と、前記駆動
信号の第１のレベルに連動して前記第２の容量に前記電
源電圧を供給する第２の充電手段と、前記駆動信号の第
１のレベルのとき前記第２の容量を第２の電源に接続し
前記駆動信号の第２のレベルのとき前記第２の容量を前
記第１の容量と直列接続するよう切り換えるスイッチ手
段とを備え、前記駆動信号の第２のレベルに応答して前
記第１の昇圧電圧に前記電源電圧を加算した第２の昇圧
電圧を出力する第２のブースト手段を備えて構成されて
いる。
は、半導体記憶装置の内部電源用に供給を受けた電源電
圧より高い昇圧電圧を発生するブースト回路において、
外部クロック信号の供給に応答して駆動信号を出力する
駆動手段と、前記駆動信号の第１のレベルに応答して第
１の電源と第２の電源間の電圧である電源電圧を充電し
前記駆動信号の第２のレベルに応答して第１の昇圧電圧
を出力する昇圧用の第１の容量と、前記駆動信号の第１
のレベルに連動して前記第１の容量に前記電源電圧を供
給する第１の充電手段とを備える第１のブースト手段
と、前記駆動信号の第１のレベルに応答して前記電源電
圧を充電し前記駆動信号の第２のレベルに応答して第２
の昇圧電圧を出力する昇圧用の第２の容量と、前記駆動
信号の第１のレベルに連動して前記第２の容量に前記電
源電圧を供給する第２の充電手段と、前記駆動信号の第
１のレベルのとき前記第２の容量を第２の電源に接続し
前記駆動信号の第２のレベルのとき前記第２の容量を前
記第１の容量と直列接続するよう切り換えるスイッチ手
段とを備え、前記駆動信号の第２のレベルに応答して前
記第１の昇圧電圧に前記電源電圧を加算した第２の昇圧
電圧を出力する第２のブースト手段を備えて構成されて
いる。
【００１１】
【発明の実施の形態】次に、本発明の実施の第１の形態
を基本概念で示したブ−スト回路を図６と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施の形態のブ
ースト回路は、従来と共通のクロックＣＫを反転して駆
動信号ＣＫＢを出力するインバータＩＶ１１と、アノー
ドを電源ＶＣＣに接続したダイオードＤ１１と、一端に
駆動信号ＣＫＢの供給を受け他端にダイオードＤ１１の
カソードを接続しブースト電圧ＶＣＰを出力する昇圧用
容量Ｃ１１とを備えるブースト部１と、他端を接地した
被昇圧の容量Ｃ２とに加えて、アノードを電源ＶＣＣに
接続したダイオードＤ２１と、他端にダイオードＤ１１
のカソードと容量Ｃ２の一端とを接続し出力ブースト電
圧ＶＢを出力する昇圧用容量Ｃ２１と、容量Ｃ２１の一
端に接続し電荷充電時には電源電圧端子と接地電圧端子
間で並列に接続しブースト時（昇圧時）には充電された
容量Ｃ１１およびＣ１２を直列に接続するスイッチ２１
とを備える二次ブースト部２を備える。
を基本概念で示したブ−スト回路を図６と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施の形態のブ
ースト回路は、従来と共通のクロックＣＫを反転して駆
動信号ＣＫＢを出力するインバータＩＶ１１と、アノー
ドを電源ＶＣＣに接続したダイオードＤ１１と、一端に
駆動信号ＣＫＢの供給を受け他端にダイオードＤ１１の
カソードを接続しブースト電圧ＶＣＰを出力する昇圧用
容量Ｃ１１とを備えるブースト部１と、他端を接地した
被昇圧の容量Ｃ２とに加えて、アノードを電源ＶＣＣに
接続したダイオードＤ２１と、他端にダイオードＤ１１
のカソードと容量Ｃ２の一端とを接続し出力ブースト電
圧ＶＢを出力する昇圧用容量Ｃ２１と、容量Ｃ２１の一
端に接続し電荷充電時には電源電圧端子と接地電圧端子
間で並列に接続しブースト時（昇圧時）には充電された
容量Ｃ１１およびＣ１２を直列に接続するスイッチ２１
とを備える二次ブースト部２を備える。
【００１２】次に、図１及び各部波形をタイムチャート
で示す図２を参照して本実施の形態の動作について説明
すると、まず、電荷充電状態では、入力クロックＣＫの
レベルがＨレベル（ｖｃｃ）であり、このとき、二次ブ
ースト部２のスイッチＳ２１によりＣ２１の一端を接地
して容量Ｃ２１の一端の電圧ＶＣＳを接地電圧とする
（Ｐ１）。これにより、インバータＩＶ１１はこのクロ
ックＣＫのＨレベルに応答して駆動信号ＣＫＢをＬレベ
ルとし、ブースト部１，二次ブースト部２の各々のブー
スト用の容量Ｃ１１，Ｃ２１に、電源ＶＣＣからダイオ
ードＤ１１，Ｄ２１の各々を経由して電荷を充電しこれ
ら容量Ｃ１１，Ｃ２１の各々の出力（他端）電圧ＶＣ
Ｐ，ＶＢを電源ＶＣＣの電圧ｖｃｃとする（状態Ｓ
１）。
で示す図２を参照して本実施の形態の動作について説明
すると、まず、電荷充電状態では、入力クロックＣＫの
レベルがＨレベル（ｖｃｃ）であり、このとき、二次ブ
ースト部２のスイッチＳ２１によりＣ２１の一端を接地
して容量Ｃ２１の一端の電圧ＶＣＳを接地電圧とする
（Ｐ１）。これにより、インバータＩＶ１１はこのクロ
ックＣＫのＨレベルに応答して駆動信号ＣＫＢをＬレベ
ルとし、ブースト部１，二次ブースト部２の各々のブー
スト用の容量Ｃ１１，Ｃ２１に、電源ＶＣＣからダイオ
ードＤ１１，Ｄ２１の各々を経由して電荷を充電しこれ
ら容量Ｃ１１，Ｃ２１の各々の出力（他端）電圧ＶＣ
Ｐ，ＶＢを電源ＶＣＣの電圧ｖｃｃとする（状態Ｓ
１）。
【００１３】次に、ブースト（昇圧）状態に移ると、入
力クロックＣＫのレベルがＬレベルとなり、またスイッ
チＳ２１により、容量Ｃ２１の一端を接地から切り離し
容量Ｃ１１の他端に接続、すなわち、これら容量Ｃ１
１，Ｃ２１を直列接続するよう切り換える（Ｐ２）。こ
れにより、インバータＩＶ１１はこのクロックＣＫのＬ
レベルに応答して駆動信号ＣＫＢをＨレベル（ｖｃｃ）
とし、容量Ｃ１１の出力の電圧ＶＣＰは一定の一次ブー
スト電圧ＶＣＰ（ｖｃｃ＜ｖｃｐ＜２ｖｃｃ）に昇圧さ
れる。これにより、容量Ｃ２１の出力電圧すなわち出力
ブースト電圧ＶＢの電圧値ｖｂはｖｃｃ＋ｖｃｐに昇圧
される（状態Ｓ２）。以上の動作により、被昇圧容量Ｃ
２は高い電圧の供給を受けることができる。
力クロックＣＫのレベルがＬレベルとなり、またスイッ
チＳ２１により、容量Ｃ２１の一端を接地から切り離し
容量Ｃ１１の他端に接続、すなわち、これら容量Ｃ１
１，Ｃ２１を直列接続するよう切り換える（Ｐ２）。こ
れにより、インバータＩＶ１１はこのクロックＣＫのＬ
レベルに応答して駆動信号ＣＫＢをＨレベル（ｖｃｃ）
とし、容量Ｃ１１の出力の電圧ＶＣＰは一定の一次ブー
スト電圧ＶＣＰ（ｖｃｃ＜ｖｃｐ＜２ｖｃｃ）に昇圧さ
れる。これにより、容量Ｃ２１の出力電圧すなわち出力
ブースト電圧ＶＢの電圧値ｖｂはｖｃｃ＋ｖｃｐに昇圧
される（状態Ｓ２）。以上の動作により、被昇圧容量Ｃ
２は高い電圧の供給を受けることができる。
【００１４】次に、図１に示した基本概念の回路（以下
基本回路）を具体化した本実施の形態の実施例を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図３を参照すると、この図に示す本実施
例のブースト回路は、基本回路のブースト部１と二次ブ
ースト部２からそれぞれダイオードＤ１１，Ｄ２１を除
いたものに対応するブースト部１０と、ブースト容量部
２１と、基本回路のダイオードＤ１１，Ｄ２１にそれぞ
れ対応しプリチャージ信号ＰＣの供給に応答して電源Ｖ
ＣＣからの電荷をそれぞれブースト部１０，ブースト容
量部２１に供給するプリチャージ部３０，３１と、被昇
圧容量Ｃ２とを備える。
基本回路）を具体化した本実施の形態の実施例を図１と
共通の構成要素には共通の参照文字／数字を付して同様
に回路図で示す図３を参照すると、この図に示す本実施
例のブースト回路は、基本回路のブースト部１と二次ブ
ースト部２からそれぞれダイオードＤ１１，Ｄ２１を除
いたものに対応するブースト部１０と、ブースト容量部
２１と、基本回路のダイオードＤ１１，Ｄ２１にそれぞ
れ対応しプリチャージ信号ＰＣの供給に応答して電源Ｖ
ＣＣからの電荷をそれぞれブースト部１０，ブースト容
量部２１に供給するプリチャージ部３０，３１と、被昇
圧容量Ｃ２とを備える。
【００１５】ブースト部１０は、クロックＣＫの供給に
応答して駆動信号ＣＫＢを出力するインバータＩＶ１１
とブースト用の容量Ｃ１１とを備える。
応答して駆動信号ＣＫＢを出力するインバータＩＶ１１
とブースト用の容量Ｃ１１とを備える。
【００１６】インバータＩＶ１１は、ソースを電源ＶＣ
Ｃに接続しゲートにクロックＣＫの供給を受けるＰチャ
ネルエンハンスメント型のトランジスタＰ１１と、ドレ
インをトランジスタＰ１１のドレインにゲートをトラン
ジスタＰ１１のゲートにソースを接地にそれぞれ接続し
たＮチャネルエンハンスメント型のトランジスタＮ１１
とを備え、トランジスタＰ１１，Ｎ１１のドレイン共通
接続点を出力端とする。
Ｃに接続しゲートにクロックＣＫの供給を受けるＰチャ
ネルエンハンスメント型のトランジスタＰ１１と、ドレ
インをトランジスタＰ１１のドレインにゲートをトラン
ジスタＰ１１のゲートにソースを接地にそれぞれ接続し
たＮチャネルエンハンスメント型のトランジスタＮ１１
とを備え、トランジスタＰ１１，Ｎ１１のドレイン共通
接続点を出力端とする。
【００１７】ブースト容量部２１は、他端を出力端とす
るブースト用の容量Ｃ２１と、状態信号Ｐの供給に応答
して容量Ｃ２１の一端（入力端）の接続先をブースト部
１０の容量Ｃ１１の出力端と接地とのいずれか一方に切
り換えるスイッチＳ２１とを備える。
るブースト用の容量Ｃ２１と、状態信号Ｐの供給に応答
して容量Ｃ２１の一端（入力端）の接続先をブースト部
１０の容量Ｃ１１の出力端と接地とのいずれか一方に切
り換えるスイッチＳ２１とを備える。
【００１８】スイッチＳ２１は、ゲートにスイッチ信号
Ｑ１の供給を受けソースをブースト部１０の容量Ｃ１１
の出力端にドレインを容量Ｃ２１の入力端にそれぞれ接
続したＰチャネルエンハンスメント型のトランジスタＰ
２１と、ゲートにスイッチ信号Ｑ２の供給を受けドレイ
ンを容量Ｃ２１の入力端にソースを接地にそれぞれ接続
したＮチャネルエンハンスメント型のトランジスタＮ２
１とを備える。
Ｑ１の供給を受けソースをブースト部１０の容量Ｃ１１
の出力端にドレインを容量Ｃ２１の入力端にそれぞれ接
続したＰチャネルエンハンスメント型のトランジスタＰ
２１と、ゲートにスイッチ信号Ｑ２の供給を受けドレイ
ンを容量Ｃ２１の入力端にソースを接地にそれぞれ接続
したＮチャネルエンハンスメント型のトランジスタＮ２
１とを備える。
【００１９】プリチャージ部３０，３１は同一回路構成
であり、プリチャージ部３０について説明すると、プリ
チャージ信号ＰＣを反転し反転プリチャージ信号ＰＣＢ
を出力するインバータＩＶ３１と、ソースを接地しゲー
トにプリチャ−ジ信号ＰＣの供給を受けるＮチャネルエ
ンハンスメント型のトランジスタＮ３１とソースを接地
しゲートに反転プリチャ−ジ信号ＰＣＢの供給を受ける
Ｎチャネルエンハンスメント型のトランジスタＮ３２
と、ドレインをトランジスタＮ３１のドレインにゲート
をトランジスタＮ３２のドレインにそれぞれ接続しソー
スから出力信号ＶＣＰを出力するＰチャネルエンハンス
メント型のトランジスタＰ３１と、ソースをトランジス
タＰ３１のソースにドレインをトランジスタＮ３２のド
レインにゲートをトランジスタＮ３１のドレインにそれ
ぞれ接続したＰチャネルエンハンスメント型のトランジ
スタＰ３２と、ドレインをトランジスタＰ３１のソース
にゲートをトランジスタＮ３１のドレインにソースを電
源ＶＣＣにそれぞれ接続しウェルをドレインに接続した
Ｐチャネルエンハンスメント型のトランジスタＰ３３と
を備える。さらに、トランジスタＰ３３のドレインはブ
ースト回路１０の容量Ｃ１１の出力端に接続されプリチ
ャージ信号ＰＣのＨレベル時に電源ＶＣＣを供給する。
であり、プリチャージ部３０について説明すると、プリ
チャージ信号ＰＣを反転し反転プリチャージ信号ＰＣＢ
を出力するインバータＩＶ３１と、ソースを接地しゲー
トにプリチャ−ジ信号ＰＣの供給を受けるＮチャネルエ
ンハンスメント型のトランジスタＮ３１とソースを接地
しゲートに反転プリチャ−ジ信号ＰＣＢの供給を受ける
Ｎチャネルエンハンスメント型のトランジスタＮ３２
と、ドレインをトランジスタＮ３１のドレインにゲート
をトランジスタＮ３２のドレインにそれぞれ接続しソー
スから出力信号ＶＣＰを出力するＰチャネルエンハンス
メント型のトランジスタＰ３１と、ソースをトランジス
タＰ３１のソースにドレインをトランジスタＮ３２のド
レインにゲートをトランジスタＮ３１のドレインにそれ
ぞれ接続したＰチャネルエンハンスメント型のトランジ
スタＰ３２と、ドレインをトランジスタＰ３１のソース
にゲートをトランジスタＮ３１のドレインにソースを電
源ＶＣＣにそれぞれ接続しウェルをドレインに接続した
Ｐチャネルエンハンスメント型のトランジスタＰ３３と
を備える。さらに、トランジスタＰ３３のドレインはブ
ースト回路１０の容量Ｃ１１の出力端に接続されプリチ
ャージ信号ＰＣのＨレベル時に電源ＶＣＣを供給する。
【００２０】同様に、プリチャージ部３１のトランジス
タＰ３３のドレインはブースト容量部２１の容量Ｃ２１
の出力端に接続されプリチャージ信号ＰＣのＨレベル時
に電源ＶＣＣを供給する。
タＰ３３のドレインはブースト容量部２１の容量Ｃ２１
の出力端に接続されプリチャージ信号ＰＣのＨレベル時
に電源ＶＣＣを供給する。
【００２１】次に、図３，図２及び各部波形のシミュレ
ーション波形を示す図４を参照して本実施例の動作につ
いて説明すると、まず、容量Ｃ１１，Ｃ２１の充電時に
は、クロックＣＫ，スイッチ信号Ｑ１，Ｑ２及びプリチ
ャ−ジ信号ＰＣはＨレベルであり、インバータＩＶ１１
はクロックＣＫのＨレベルに応答して駆動信号ＣＫＢを
Ｌレベル（接地レベル）とし、スイッチ信号Ｑ２のＨレ
ベルに応答してトランジスタＮ２１が導通して容量Ｃ２
１の入力端を接地レベルとする。また、スイッチ信号Ｑ
１のＨレベルに応答して容量Ｃ２１の入力側のトランジ
スタＰ２１が遮断する。プリチャージ回路３０，３１の
各々は、プリチャ−ジ信号ＰＣのＨレベルに応答して各
々の容量Ｃ１１，Ｃ２１を電源電圧ｖｃｃまで充電し対
応の出力電圧ＶＣＰ，ＶＢを生成する（状態Ｓ１）。
ーション波形を示す図４を参照して本実施例の動作につ
いて説明すると、まず、容量Ｃ１１，Ｃ２１の充電時に
は、クロックＣＫ，スイッチ信号Ｑ１，Ｑ２及びプリチ
ャ−ジ信号ＰＣはＨレベルであり、インバータＩＶ１１
はクロックＣＫのＨレベルに応答して駆動信号ＣＫＢを
Ｌレベル（接地レベル）とし、スイッチ信号Ｑ２のＨレ
ベルに応答してトランジスタＮ２１が導通して容量Ｃ２
１の入力端を接地レベルとする。また、スイッチ信号Ｑ
１のＨレベルに応答して容量Ｃ２１の入力側のトランジ
スタＰ２１が遮断する。プリチャージ回路３０，３１の
各々は、プリチャ−ジ信号ＰＣのＨレベルに応答して各
々の容量Ｃ１１，Ｃ２１を電源電圧ｖｃｃまで充電し対
応の出力電圧ＶＣＰ，ＶＢを生成する（状態Ｓ１）。
【００２２】プリチャージ回路３０の動作について説明
すると、トランジスタＮ３１，Ｎ３２，Ｐ３１，Ｐ３２
はレベルシフタ回路として動作し、プリチャ−ジ信号Ｐ
ＣのＨレベルに応答してレベルシフタ回路のトランジス
タＮ３１のドレインはＬレベルを出力し、トランジスタ
Ｐ３３はゲートのＬレベルに応答して導通し、電源ＶＣ
Ｃを充電電荷として容量Ｃ１１に供給し、出力ブースト
電圧ＶＣＰを電源電圧ｖｃｃまで充電する。同様にプリ
チャージ回路３２は、プリチャ−ジ信号ＰＣのＨレベル
に応答して電源ＶＣＣを充電電荷として容量Ｃ２１に供
給し、出力ブースト電圧ＶＢを電圧ｖｃｃまで充電す
る。
すると、トランジスタＮ３１，Ｎ３２，Ｐ３１，Ｐ３２
はレベルシフタ回路として動作し、プリチャ−ジ信号Ｐ
ＣのＨレベルに応答してレベルシフタ回路のトランジス
タＮ３１のドレインはＬレベルを出力し、トランジスタ
Ｐ３３はゲートのＬレベルに応答して導通し、電源ＶＣ
Ｃを充電電荷として容量Ｃ１１に供給し、出力ブースト
電圧ＶＣＰを電源電圧ｖｃｃまで充電する。同様にプリ
チャージ回路３２は、プリチャ−ジ信号ＰＣのＨレベル
に応答して電源ＶＣＣを充電電荷として容量Ｃ２１に供
給し、出力ブースト電圧ＶＢを電圧ｖｃｃまで充電す
る。
【００２３】次に、ブースト（昇圧）状態に移ると、入
力クロックＣＫ，スイッチ信号Ｑ１，Ｑ２及びプリチャ
−ジ信号ＰＣの各々のレベルがＬレベルとなり、スイッ
チ信号Ｑ２のＬレベルに応答してトランジスタＮ２１が
遮断し、スイッチ信号Ｑ１のＬレベルに応答して容量Ｃ
２１の入力側のトランジスタＰ２１が導通して容量Ｃ１
１と容量Ｃ２１とが直列接続状態となる。入力クロック
ＣＫのＬレベルに応答して、インバータＩＶ１１は駆動
信号ＣＫＢをＨレベル（電源電圧ｖｃｃレベル）とし、
同時に、プリチャージ回路３０，３１の各々は、プリチ
ャ−ジ信号ＰＣのＬレベルに応答して、レベルシフタ回
路のトランジスタＮ３１のドレインはＨレベルを出力
し、トランジスタＰ３３を遮断して容量Ｃ１１，Ｃ２１
への電荷の供給を遮断する。
力クロックＣＫ，スイッチ信号Ｑ１，Ｑ２及びプリチャ
−ジ信号ＰＣの各々のレベルがＬレベルとなり、スイッ
チ信号Ｑ２のＬレベルに応答してトランジスタＮ２１が
遮断し、スイッチ信号Ｑ１のＬレベルに応答して容量Ｃ
２１の入力側のトランジスタＰ２１が導通して容量Ｃ１
１と容量Ｃ２１とが直列接続状態となる。入力クロック
ＣＫのＬレベルに応答して、インバータＩＶ１１は駆動
信号ＣＫＢをＨレベル（電源電圧ｖｃｃレベル）とし、
同時に、プリチャージ回路３０，３１の各々は、プリチ
ャ−ジ信号ＰＣのＬレベルに応答して、レベルシフタ回
路のトランジスタＮ３１のドレインはＨレベルを出力
し、トランジスタＰ３３を遮断して容量Ｃ１１，Ｃ２１
への電荷の供給を遮断する。
【００２４】図４を参照してこのブースト状態の動作の
詳細を説明すると、まず、プリチャ−ジ信号ＰＣ及びス
イッチ信号Ｑ２がＬレベルに遷移する（Ｔ＝０）。プリ
チャ−ジ信号ＰＣのＬレベル遷移に応答してプリチャー
ジ回路３０，３１の各々のレベルシフタ回路の出力はＨ
レベルに遷移し、各々のトランジスタＰ３３を非導通状
態にして電源ＶＣＣからの電荷の供給を遮断する。スイ
ッチ信号Ｑ２のＬレベルに応答してトランジスタＮ２１
が遮断し、容量Ｃ２１の入力端はフローティング状態と
なる。
詳細を説明すると、まず、プリチャ−ジ信号ＰＣ及びス
イッチ信号Ｑ２がＬレベルに遷移する（Ｔ＝０）。プリ
チャ−ジ信号ＰＣのＬレベル遷移に応答してプリチャー
ジ回路３０，３１の各々のレベルシフタ回路の出力はＨ
レベルに遷移し、各々のトランジスタＰ３３を非導通状
態にして電源ＶＣＣからの電荷の供給を遮断する。スイ
ッチ信号Ｑ２のＬレベルに応答してトランジスタＮ２１
が遮断し、容量Ｃ２１の入力端はフローティング状態と
なる。
【００２５】次に、外部から供給されるクロックＣＫ及
びスイッチ信号Ｑ１がＬレベルに遷移する（Ｔ＝１０ｎ
ｓ）。スイッチ信号Ｑ１のＬレベル遷移に応答して容量
Ｃ２１の入力側のトランジスタＰ２１が導通して容量Ｃ
１１の出力のブースト電圧ＶＣＰと容量Ｃ２１の入力端
の電圧ＶＣＳとが同電圧となる。
びスイッチ信号Ｑ１がＬレベルに遷移する（Ｔ＝１０ｎ
ｓ）。スイッチ信号Ｑ１のＬレベル遷移に応答して容量
Ｃ２１の入力側のトランジスタＰ２１が導通して容量Ｃ
１１の出力のブースト電圧ＶＣＰと容量Ｃ２１の入力端
の電圧ＶＣＳとが同電圧となる。
【００２６】この瞬間、駆動信号ＣＫＢと出力ブースト
電圧ＶＢ間の電位差は電源電圧の２倍となる得るポテン
シャルを得る。実際には、容量Ｃ２１に蓄積された電荷
は被昇圧容量Ｃ２との比によって容量Ｃ２側に移動し、
出力ブースト電圧ＶＢを所定の電圧にまで押し上げる。
電圧ＶＢ間の電位差は電源電圧の２倍となる得るポテン
シャルを得る。実際には、容量Ｃ２１に蓄積された電荷
は被昇圧容量Ｃ２との比によって容量Ｃ２側に移動し、
出力ブースト電圧ＶＢを所定の電圧にまで押し上げる。
【００２７】以上の動作により出力ブースト電圧ＶＢは
瞬時に高い電圧の昇圧動作が可能となり、従来のブ−ス
ト回路やチャ−ジポンプでは得られない昇圧レベルと昇
圧スピ−ドを得ることができるようになる。
瞬時に高い電圧の昇圧動作が可能となり、従来のブ−ス
ト回路やチャ−ジポンプでは得られない昇圧レベルと昇
圧スピ−ドを得ることができるようになる。
【００２８】図４を再度参照すると、この図のシミュレ
ーションでは、容量Ｃ１１及びＣ２１を１００ｐＦと
し、被昇圧容量Ｃ２を１０ｐＦとしている。図示するよ
うにＴ＝１０ｎｓの時に容量Ｃ１１，Ｃ２１を直列接続
しており、高速に出力ブースト電圧ＶＢがブ−スト（昇
圧）されていることを示す。
ーションでは、容量Ｃ１１及びＣ２１を１００ｐＦと
し、被昇圧容量Ｃ２を１０ｐＦとしている。図示するよ
うにＴ＝１０ｎｓの時に容量Ｃ１１，Ｃ２１を直列接続
しており、高速に出力ブースト電圧ＶＢがブ−スト（昇
圧）されていることを示す。
【００２９】次に、本実施の形態の第２の実施例を図３
と共通の構成要素には共通の参照文字／数字を付してブ
ロックで示す図５を参照すると、この図に示す本実施例
の前述の第１の実施例との相違点は、ブースト容量部２
１を含めてＮ（整数）個のブースト容量部２１と同一の
ブースト容量部２１，２２・・・２Ｎを直列接続し、対
応するＮ個のプリチャージ回路３１，３２・・・３Ｎを
備えることである。
と共通の構成要素には共通の参照文字／数字を付してブ
ロックで示す図５を参照すると、この図に示す本実施例
の前述の第１の実施例との相違点は、ブースト容量部２
１を含めてＮ（整数）個のブースト容量部２１と同一の
ブースト容量部２１，２２・・・２Ｎを直列接続し、対
応するＮ個のプリチャージ回路３１，３２・・・３Ｎを
備えることである。
【００３０】各容量ブロックの動作は、第１の実施例と
同一であり、したがって、各段のブースト電圧はＶＢ
１，ＶＢ２，・・・ＶＢＮとなり、最終段の出力ブース
ト電圧ＶＢＮは理論ブースト電圧は電源電圧の（１＋直
列個数）倍となる。
同一であり、したがって、各段のブースト電圧はＶＢ
１，ＶＢ２，・・・ＶＢＮとなり、最終段の出力ブース
ト電圧ＶＢＮは理論ブースト電圧は電源電圧の（１＋直
列個数）倍となる。
【００３１】これにより、クロックＣＫの１クロックに
て得られる昇圧レベルがより高くなるという点が大きな
特徴といえる。
て得られる昇圧レベルがより高くなるという点が大きな
特徴といえる。
【００３２】
【発明の効果】以上説明したように、本発明のブースト
回路及びこれを備える半導体記憶装置は、駆動信号の第
１のレベルに応答して電源電圧を充電し駆動信号の第２
のレベルに応答して第１の昇圧電圧を出力する第１の容
量と、上記駆動信号の第１のレベルに連動して第１の容
量に電源電圧を供給する第１の充電手段とを備える第１
のブースト手段と、上記駆動信号の第１のレベルに応答
して電源電圧を充電し駆動信号の第２のレベルに応答し
て第２の昇圧電圧を出力する第２の容量と、駆動信号の
第１のレベルに連動して第２の容量に電源電圧を供給す
る第２の充電手段と、駆動信号の第１のレベルのとき第
２の容量を第２の電源に接続し駆動信号の第２のレベル
のとき第２の容量を第１の容量と直列接続するよう切り
換えるスイッチ手段とを備え、駆動信号の第２のレベル
に応答して第１の昇圧電圧に電源電圧を加算した第２の
昇圧電圧を出力する第２のブースト手段を備えているの
で、各ブースト容量の充電時には各々電源電圧から並列
に充電し、ブ−スト時には各々充電されたブースト容量
を１度に直列に接続することにより、高速に高電圧を発
生させることが可能であるため、１クロック毎に高いブ
ースト電圧が得られるという効果がある。
回路及びこれを備える半導体記憶装置は、駆動信号の第
１のレベルに応答して電源電圧を充電し駆動信号の第２
のレベルに応答して第１の昇圧電圧を出力する第１の容
量と、上記駆動信号の第１のレベルに連動して第１の容
量に電源電圧を供給する第１の充電手段とを備える第１
のブースト手段と、上記駆動信号の第１のレベルに応答
して電源電圧を充電し駆動信号の第２のレベルに応答し
て第２の昇圧電圧を出力する第２の容量と、駆動信号の
第１のレベルに連動して第２の容量に電源電圧を供給す
る第２の充電手段と、駆動信号の第１のレベルのとき第
２の容量を第２の電源に接続し駆動信号の第２のレベル
のとき第２の容量を第１の容量と直列接続するよう切り
換えるスイッチ手段とを備え、駆動信号の第２のレベル
に応答して第１の昇圧電圧に電源電圧を加算した第２の
昇圧電圧を出力する第２のブースト手段を備えているの
で、各ブースト容量の充電時には各々電源電圧から並列
に充電し、ブ−スト時には各々充電されたブースト容量
を１度に直列に接続することにより、高速に高電圧を発
生させることが可能であるため、１クロック毎に高いブ
ースト電圧が得られるという効果がある。
【図１】本発明のブースト回路の一実施の形態の基本概
念を示すブロック図である。
念を示すブロック図である。
【図２】本実施の形態のブースト回路における動作の一
例を示すタイムチャートである。
例を示すタイムチャートである。
【図３】本実施の形態のブースト回路の第１の実施例を
示す回路図である。
示す回路図である。
【図４】本実施例のブースト回路の動作特性のシミュレ
ーションの一例を示す特性図である。
ーションの一例を示す特性図である。
【図５】本実施の形態のブースト回路の第２の実施例を
示す回路図である。
示す回路図である。
【図６】従来のブースト回路の一例を示すブロック図で
ある。
ある。
【図７】従来のブースト回路における動作の一例を示す
タイムチャートである。
タイムチャートである。
１，１０ ブースト部 ２ 二次ブースト部 ２１〜２Ｎ ブースト容量部 ３０〜３Ｎ プリチャージ部 Ｃ２，Ｃ１１，Ｃ２１ 容量 Ｄ１１，Ｄ２１ ダイオード ＩＶ１１，ＩＶ３１ インバータ Ｓ２１ スイッチ Ｎ１１，Ｎ２１，Ｎ３１，Ｎ３２，Ｐ１１，Ｐ１２，Ｐ
２１，Ｐ３１〜Ｐ３３トランジスタ
２１，Ｐ３１〜Ｐ３３トランジスタ
Claims (7)
- 【請求項１】 半導体記憶装置の内部電源用に供給を受
けた電源電圧より高い昇圧電圧を発生するブースト回路
において、 外部クロック信号の供給に応答して駆動信号を出力する
駆動手段と、前記駆動信号の第１のレベルに応答して第
１の電源と第２の電源間の電圧である電源電圧を充電し
前記駆動信号の第２のレベルに応答して第１の昇圧電圧
を出力する昇圧用の第１の容量と、前記駆動信号の第１
のレベルに連動して前記第１の容量に前記電源電圧を供
給する第１の充電手段とを備える第１のブースト手段
と、 前記駆動信号の第１のレベルに応答して前記電源電圧を
充電し前記駆動信号の第２のレベルに応答して第２の昇
圧電圧を出力する昇圧用の第２の容量と、前記駆動信号
の第１のレベルに連動して前記第２の容量に前記電源電
圧を供給する第２の充電手段と、前記駆動信号の第１の
レベルのとき前記第２の容量を第２の電源に接続し前記
駆動信号の第２のレベルのとき前記第２の容量を前記第
１の容量と直列接続するよう切り換えるスイッチ手段と
を備え、前記駆動信号の第２のレベルに応答して前記第
１の昇圧電圧に前記電源電圧を加算した第２の昇圧電圧
を出力する第２のブースト手段を備えることを特徴とす
るブースト回路。 - 【請求項２】 縦続接続したＮ（整数）段の前記第２の
ブースト手段を備え、前記駆動信号の第２のレベルに応
答して前記第１の昇圧電圧に電源電圧のＮ倍の電圧を加
算した昇圧電圧を出力することを特徴とする請求項１記
載のブースト回路。 - 【請求項３】 前記駆動手段が、前記外部クロック信号
の供給に応答してこの外部クロックを反転し前記駆動信
号を出力するインバータを備えることを特徴とする請求
項１記載のブースト回路。 - 【請求項４】 前記第１及び第２の充電回路の各々が、
充電制御信号を反転して反転充電制御信号を出力するイ
ンバータと、 ソースを接地しゲートに前記充電制御信号の供給を受け
るＮチャネルエンハンスメント型の第１のトランジスタ
と、 ソースを第２の電源に接続しゲートに前記反転充電制御
信号の供給を受けるＮチャネルエンハンスメント型の第
２のトランジスタと、 ドレインを前記第１のトランジスタのドレインにゲート
を前記第２のトランジスタのドレインにそれぞれ接続し
たＰチャネルエンハンスメント型の第３のトランジスタ
と、 ソースを前記第３のトランジスタのソースにドレインを
前記第２のトランジスタのドレインにゲートを前記第１
のトランジスタのドレインにそれぞれ接続したＰチャネ
ルエンハンスメント型の第４のトランジスタと、 ドレインを前記第３のトランジスタのソースにゲートを
前記第１のトランジスタのドレインにソースを前記第１
の電源にそれぞれ接続しウェルをドレインに接続したＰ
チャネルエンハンスメント型の第５のトランジスタとを
備え、 前記第１及び第２の充電回路の各々の前記第５のトラン
ジスタのドレインがそれぞれ前記第１及び第２の容量に
接続され前記駆動信号の第１のレベルと連動する前記充
電制御信号の供給に応答して前記電源電圧を充電するこ
とを特徴とする請求項１記載のブースト回路。 - 【請求項５】 前記第１のブースト手段が、前記駆動手
段と、 前記第１の充電手段と、 一端に前記駆動信号の供給を受け他端に前記第１の充電
手段の出力を接続した第１の容量とを備え、 前記第２のブースト手段が、前記第２の充電手段と、 一端を前記第１の容量の他端に接続した第１のスイッチ
素子と一端を第２の電源に接続した第２のスイッチ素子
とを有する前記スイッチ手段と、 一端を前記第１のスイッチ素子の他端と前記第２のスイ
ッチ素子の他端にそれぞれ接続し他端に前記第２の充電
手段の出力を接続した前記第２の容量とを備えることを
特徴とする請求項１記載のブースト回路。 - 【請求項６】 前記第１のスイッチ素子が、ソースを前
記第１の容量の他端にドレインを前記第２の容量にそれ
ぞれ接続しゲートに第１のスイッチ制御信号の供給を受
けるＰチャネルエンハンスメント型トランジスタを備
え、 前記第２のスイッチ素子が、ドレインを前記第２の容量
の一端にソースを前記第２の電源にそれぞれ接続しゲー
トに第２のスイッチ制御信号の供給を受けるＮチャネル
エンハンスメント型トランジスタを備えることを特徴と
する請求項５記載のブースト回路。 - 【請求項７】 請求項１記載のブースト回路を内部電源
の昇圧手段として内蔵することを特徴とする半導体記憶
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16672698A JP2000003598A (ja) | 1998-06-15 | 1998-06-15 | ブースト回路及びこれを備える半導体記憶装置 |
| US09/325,730 US20020153939A1 (en) | 1998-06-15 | 1999-06-04 | Boosting circuit with high voltage generated at high speed |
| TW088110044A TW430802B (en) | 1998-06-15 | 1999-06-14 | Boosting circuit with high voltage generated at high speed |
| KR1019990022149A KR100315901B1 (ko) | 1998-06-15 | 1999-06-15 | 고속으로 고전압이 발생되는 부스팅 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16672698A JP2000003598A (ja) | 1998-06-15 | 1998-06-15 | ブースト回路及びこれを備える半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000003598A true JP2000003598A (ja) | 2000-01-07 |
Family
ID=15836621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16672698A Pending JP2000003598A (ja) | 1998-06-15 | 1998-06-15 | ブースト回路及びこれを備える半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20020153939A1 (ja) |
| JP (1) | JP2000003598A (ja) |
| KR (1) | KR100315901B1 (ja) |
| TW (1) | TW430802B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351054B1 (ko) * | 2000-06-13 | 2002-09-05 | 삼성전자 주식회사 | 승압 전압 레벨 안정화 회로를 구비한 반도체 메모리장치 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4400336B2 (ja) * | 2003-08-27 | 2010-01-20 | 株式会社デンソー | 電子制御装置 |
| WO2006009987A2 (en) | 2004-06-22 | 2006-01-26 | E-L Management Corp. | Dissolvable film composition |
| US7847621B2 (en) * | 2007-11-13 | 2010-12-07 | Rohm Co., Ltd. | Control circuit and control method for charge pump circuit |
| JP2010130781A (ja) * | 2008-11-27 | 2010-06-10 | Elpida Memory Inc | チャージポンプ回路及びこれを備える半導体記憶装置 |
| US8724373B2 (en) | 2011-09-12 | 2014-05-13 | Qualcomm Incorporated | Apparatus for selective word-line boost on a memory cell |
| US10396795B1 (en) * | 2018-03-20 | 2019-08-27 | Micron Technology, Inc. | Boosted high-speed level shifter |
| KR20200137388A (ko) | 2019-05-30 | 2020-12-09 | 삼성전자주식회사 | 부스트 컨버터 및 부스트 컨버터에 적용되는 셀 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3129131B2 (ja) * | 1995-02-01 | 2001-01-29 | 日本電気株式会社 | 昇圧回路 |
-
1998
- 1998-06-15 JP JP16672698A patent/JP2000003598A/ja active Pending
-
1999
- 1999-06-04 US US09/325,730 patent/US20020153939A1/en not_active Abandoned
- 1999-06-14 TW TW088110044A patent/TW430802B/zh not_active IP Right Cessation
- 1999-06-15 KR KR1019990022149A patent/KR100315901B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100351054B1 (ko) * | 2000-06-13 | 2002-09-05 | 삼성전자 주식회사 | 승압 전압 레벨 안정화 회로를 구비한 반도체 메모리장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW430802B (en) | 2001-04-21 |
| KR100315901B1 (ko) | 2001-12-12 |
| KR20000006163A (ko) | 2000-01-25 |
| US20020153939A1 (en) | 2002-10-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010313 |