JPH07230693A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07230693A JPH07230693A JP6019532A JP1953294A JPH07230693A JP H07230693 A JPH07230693 A JP H07230693A JP 6019532 A JP6019532 A JP 6019532A JP 1953294 A JP1953294 A JP 1953294A JP H07230693 A JPH07230693 A JP H07230693A
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- substrate
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
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- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】メモリセルの記憶ノードに対する書き込み終了
直後における放射線入射に対する記憶データの耐性を高
め、ソフトエラーの発生率を減少させることが容易に可
能になる半導体記憶装置を提供する。 【構成】半導体基板上に形成されるＰＭＯＳトランジス
タのＮ型基板領域を外部から供給される電源より高い電
位にバイアスする基板バイアスを出力する基板バイアス
発生回路１４と、メモリセルが行列状に配置されたメモ
リセルアレイと、メモリセルアレイにおける同一行のメ
モリセルに接続されたワード線ＷＬ１と、ワード線の選
択時に上記ワード線に“Ｈ”レベルを出力するためのＰ
ＭＯＳトランジスタＴ25を有するワード線駆動回路１２
とを具備し、前記基板バイアス発生回路の出力ＶPPがワ
ード線駆動回路のＰＭＯＳトランジスタのＮ型基板領域
２１に供給されると共にその電源として供給されること
を特徴とする。
直後における放射線入射に対する記憶データの耐性を高
め、ソフトエラーの発生率を減少させることが容易に可
能になる半導体記憶装置を提供する。 【構成】半導体基板上に形成されるＰＭＯＳトランジス
タのＮ型基板領域を外部から供給される電源より高い電
位にバイアスする基板バイアスを出力する基板バイアス
発生回路１４と、メモリセルが行列状に配置されたメモ
リセルアレイと、メモリセルアレイにおける同一行のメ
モリセルに接続されたワード線ＷＬ１と、ワード線の選
択時に上記ワード線に“Ｈ”レベルを出力するためのＰ
ＭＯＳトランジスタＴ25を有するワード線駆動回路１２
とを具備し、前記基板バイアス発生回路の出力ＶPPがワ
ード線駆動回路のＰＭＯＳトランジスタのＮ型基板領域
２１に供給されると共にその電源として供給されること
を特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、例えばＣＭＯＳ型のスタティック型ランダムアクセ
スメモリ（ＳＲＡＭ）のワード線駆動回路に関する。
り、例えばＣＭＯＳ型のスタティック型ランダムアクセ
スメモリ（ＳＲＡＭ）のワード線駆動回路に関する。
【０００２】
【従来の技術】ＳＲＡＭのメモリセルの一種としてＥ／
Ｒ型メモリセルが知られており、このメモリセルに接続
されているワード線を駆動するワード線駆動回路の一種
としてＣＭＯＳインバータ回路が用いられる場合が多
い。
Ｒ型メモリセルが知られており、このメモリセルに接続
されているワード線を駆動するワード線駆動回路の一種
としてＣＭＯＳインバータ回路が用いられる場合が多
い。
【０００３】図９は、Ｅ／Ｒ型メモリセルのアレイを用
いた従来のＥ／Ｒ型ＳＲＡＭの一部を示している。ここ
で、９１はメモリセルアレイ内のＥ／Ｒ型メモリセル、
Ｄ１、／Ｄ１は上記Ｅ／Ｒ型メモリセル９１に接続され
ている相補的な一対のビット線、ＷＬ１は上記Ｅ／Ｒ型
メモリセル９１に接続されているワード線、９２は上記
ワード線ＷＬ１に接続されているＣＭＯＳインバータ回
路からなるワード線駆動回路、９３はロウアドレスをデ
コードして対応するワード線駆動回路９２を駆動制御す
るロウデコーダである。
いた従来のＥ／Ｒ型ＳＲＡＭの一部を示している。ここ
で、９１はメモリセルアレイ内のＥ／Ｒ型メモリセル、
Ｄ１、／Ｄ１は上記Ｅ／Ｒ型メモリセル９１に接続され
ている相補的な一対のビット線、ＷＬ１は上記Ｅ／Ｒ型
メモリセル９１に接続されているワード線、９２は上記
ワード線ＷＬ１に接続されているＣＭＯＳインバータ回
路からなるワード線駆動回路、９３はロウアドレスをデ
コードして対応するワード線駆動回路９２を駆動制御す
るロウデコーダである。
【０００４】前記Ｅ／Ｒ型メモリセル９１は、駆動用の
エンハンスメント型ＭＯＳトランジスタＴ13、Ｔ14と負
荷用の高抵抗Ｒ11、Ｒ12とからなるＥ／Ｒ型インバータ
回路が２個クロス接続されてなるフリップフロップ回路
と、このフリップフロップ回路の相補的な一対の記憶ノ
ードａ1 、ｂ1 に対応して各一端が接続され、他端がビ
ット線対Ｄ１、／Ｄ１に対応して接続され、ゲートがワ
ード線ＷＬ１に共通に接続されたトランスファゲート用
の一対のＭＯＳトランジスタＴ11、Ｔ12とにより構成さ
れている。
エンハンスメント型ＭＯＳトランジスタＴ13、Ｔ14と負
荷用の高抵抗Ｒ11、Ｒ12とからなるＥ／Ｒ型インバータ
回路が２個クロス接続されてなるフリップフロップ回路
と、このフリップフロップ回路の相補的な一対の記憶ノ
ードａ1 、ｂ1 に対応して各一端が接続され、他端がビ
ット線対Ｄ１、／Ｄ１に対応して接続され、ゲートがワ
ード線ＷＬ１に共通に接続されたトランスファゲート用
の一対のＭＯＳトランジスタＴ11、Ｔ12とにより構成さ
れている。
【０００５】上記トランスファゲート用のＭＯＳトラン
ジスタＴ11、Ｔ12は、ワード線ＷＬ１の論理レベルに応
じてスイッチ制御され、フリップフロップ回路の記憶ノ
ード対ａ1 、ｂ1 とビット線対Ｄ１、／Ｄ１との間でデ
ータの授受（読み書き）を行うものである。
ジスタＴ11、Ｔ12は、ワード線ＷＬ１の論理レベルに応
じてスイッチ制御され、フリップフロップ回路の記憶ノ
ード対ａ1 、ｂ1 とビット線対Ｄ１、／Ｄ１との間でデ
ータの授受（読み書き）を行うものである。
【０００６】前記ワード線駆動用のＣＭＯＳインバータ
回路９２は、ＳＲＡＭの電源電圧（ＶDD）ノードにソー
ス・基板領域が接続されたＰＭＯＳトランジスタＴ15
と、接地電位（ＶSS）ノードにソース・基板領域が接続
されたＮＭＯＳトランジスタＴ16とからなり、両トラン
ジスタＴ15、Ｔ16のゲート相互が接続されて入力ノード
となり、ドレイン相互が接続されて出力ノードとなって
いる。
回路９２は、ＳＲＡＭの電源電圧（ＶDD）ノードにソー
ス・基板領域が接続されたＰＭＯＳトランジスタＴ15
と、接地電位（ＶSS）ノードにソース・基板領域が接続
されたＮＭＯＳトランジスタＴ16とからなり、両トラン
ジスタＴ15、Ｔ16のゲート相互が接続されて入力ノード
となり、ドレイン相互が接続されて出力ノードとなって
いる。
【０００７】図１０は、上記ＣＭＯＳインバータ回路９
２の両トランジスタＴ15、Ｔ16の断面構造の一例を示し
ている。ここで、１００は半導体基板、１０１はＮ- 型
のＮウェル（ＰＭＯＳトランジスタＴ15の基板領域）、
１０２はＮウェル１０１のＮ+ 型の電極領域、１０３
ａ、１０３ｂはＰ+ 型の不純物領域（ＰＭＯＳトランジ
スタＴ15のソース・ドレイン）、１０４はＰ- 型のＰウ
ェル（ＮＭＯＳトランジスタＴ16の基板領域）、１０５
はＰウェル１０４のＰ+ 型の電極領域、１０６ａ、１０
６ｂはＮ+ 型の不純物領域（ＮＭＯＳトランジスタＴ16
のソース・ドレイン）、１０７は基板表面上の絶縁ゲー
ト膜、１０８はＰＭＯＳトランジスタＴ15のゲート電
極、１０９はＮＭＯＳトランジスタＴ16のゲート電極で
ある。
２の両トランジスタＴ15、Ｔ16の断面構造の一例を示し
ている。ここで、１００は半導体基板、１０１はＮ- 型
のＮウェル（ＰＭＯＳトランジスタＴ15の基板領域）、
１０２はＮウェル１０１のＮ+ 型の電極領域、１０３
ａ、１０３ｂはＰ+ 型の不純物領域（ＰＭＯＳトランジ
スタＴ15のソース・ドレイン）、１０４はＰ- 型のＰウ
ェル（ＮＭＯＳトランジスタＴ16の基板領域）、１０５
はＰウェル１０４のＰ+ 型の電極領域、１０６ａ、１０
６ｂはＮ+ 型の不純物領域（ＮＭＯＳトランジスタＴ16
のソース・ドレイン）、１０７は基板表面上の絶縁ゲー
ト膜、１０８はＰＭＯＳトランジスタＴ15のゲート電
極、１０９はＮＭＯＳトランジスタＴ16のゲート電極で
ある。
【０００８】図１１は、前記ビット線対Ｄ１、／Ｄ１に
データを書き込むための書き込みバッファ回路１１０の
一例を示す回路図である。図１２は、図９中のメモリセ
ル９１に対する書き込み動作における各ノードの波形の
一例を示している。
データを書き込むための書き込みバッファ回路１１０の
一例を示す回路図である。図１２は、図９中のメモリセ
ル９１に対する書き込み動作における各ノードの波形の
一例を示している。
【０００９】いま、初期状態においてメモリセル９１の
フリップフロップ回路の一対の記憶ノードａ1 、ｂ1 が
対応して例えば“Ｌ”レベル（ＶSS）／“Ｈ”レベル
（ＶDD）になっている場合、書き込みバッファ回路１１
０に入力する書き込みイネーブル信号／ＷＥが“Ｌ”レ
ベル、書き込みデータ入力Ｄｉｎが“Ｈ”レベルの時、
前記ワード線駆動回路９２の入力信号が“Ｈ”から
“Ｌ”に変化すると、前記ワード線ＷＬ１が“Ｈ”レベ
ルになってトランスファゲート用のＭＯＳトランジスタ
Ｔ11、Ｔ12がオンする。これにより、第１の記憶ノード
ｂ1 はＶSSレベルまで放電し、第２の記憶ノードａ1
は、ＶDD−Ｖt11 （Ｖt11 はトランスファゲート用のＭ
ＯＳトランジスタＴ11の閾値電圧）のレベルに充電され
る（“Ｈ”レベルが書き込まれる）。
フリップフロップ回路の一対の記憶ノードａ1 、ｂ1 が
対応して例えば“Ｌ”レベル（ＶSS）／“Ｈ”レベル
（ＶDD）になっている場合、書き込みバッファ回路１１
０に入力する書き込みイネーブル信号／ＷＥが“Ｌ”レ
ベル、書き込みデータ入力Ｄｉｎが“Ｈ”レベルの時、
前記ワード線駆動回路９２の入力信号が“Ｈ”から
“Ｌ”に変化すると、前記ワード線ＷＬ１が“Ｈ”レベ
ルになってトランスファゲート用のＭＯＳトランジスタ
Ｔ11、Ｔ12がオンする。これにより、第１の記憶ノード
ｂ1 はＶSSレベルまで放電し、第２の記憶ノードａ1
は、ＶDD−Ｖt11 （Ｖt11 はトランスファゲート用のＭ
ＯＳトランジスタＴ11の閾値電圧）のレベルに充電され
る（“Ｈ”レベルが書き込まれる）。
【００１０】また、上記第２の記憶ノードａ1 は、ＶDD
ノードからも高抵抗Ｒ11を介して充電され、定常状態で
はＶDDレベルまで上昇する。しかし、この充電は上記高
抵抗Ｒ11と上記第２の記憶ノードａ1 の静電容量の時定
数によって行われ、通常、数ｍｓ〜数十ｍｓかかるの
で、メモリ動作には殆んど役に立っていない。
ノードからも高抵抗Ｒ11を介して充電され、定常状態で
はＶDDレベルまで上昇する。しかし、この充電は上記高
抵抗Ｒ11と上記第２の記憶ノードａ1 の静電容量の時定
数によって行われ、通常、数ｍｓ〜数十ｍｓかかるの
で、メモリ動作には殆んど役に立っていない。
【００１１】そして、書き込みが終了し、ワード線駆動
回路９２が非駆動状態になり、ワード線ＷＬ１がＶSSレ
ベルとなってトランスファゲート用のＭＯＳトランジス
タＴ11、Ｔ12がオフ状態になった後は、第２の記憶ノー
ドａ1 の電圧Ｖa1と第２の記憶ノードａ1 の静電容量Ｃ
a1で蓄えられる電荷Ｑ+a1 ＝Ｃa1・Ｖa1＝Ｃa1・ＶDD−
Ｃa1・Ｖt11 によってメモリセルの記憶データが保持さ
れる。
回路９２が非駆動状態になり、ワード線ＷＬ１がＶSSレ
ベルとなってトランスファゲート用のＭＯＳトランジス
タＴ11、Ｔ12がオフ状態になった後は、第２の記憶ノー
ドａ1 の電圧Ｖa1と第２の記憶ノードａ1 の静電容量Ｃ
a1で蓄えられる電荷Ｑ+a1 ＝Ｃa1・Ｖa1＝Ｃa1・ＶDD−
Ｃa1・Ｖt11 によってメモリセルの記憶データが保持さ
れる。
【００１２】ところで、ＳＲＡＭのパッケージやＳＲＡ
Ｍを構成している材料に含まれる放射性物質からの放射
線、特にα線が半導体基板内に入射した場合、基板内に
電子が発生する。この電子が“Ｈ”レベル側データ記憶
ノード（本例では第２の記憶ノードａ1 ）に達すると、
正電荷と再結合して前記電荷Ｑ+a1 を失わせ、メモリセ
ル９１の記憶データを保てなくする、いわゆるソフトエ
ラーが発生する。
Ｍを構成している材料に含まれる放射性物質からの放射
線、特にα線が半導体基板内に入射した場合、基板内に
電子が発生する。この電子が“Ｈ”レベル側データ記憶
ノード（本例では第２の記憶ノードａ1 ）に達すると、
正電荷と再結合して前記電荷Ｑ+a1 を失わせ、メモリセ
ル９１の記憶データを保てなくする、いわゆるソフトエ
ラーが発生する。
【００１３】ソフトエラーの発生を軽減するためには、
メモリセル９１の第２の記憶ノードa1に蓄える電荷Ｑ+a
1 を極力大きくすればよい。この記憶ノードａ1 の静電
容量Ｃa1の主たるものは、このノードａ1 に接続されて
いるトランスファゲート用ＭＯＳトランジスタＴ11およ
び駆動用ＭＯＳトランジスタＴ13の基板・拡散層間の接
合容量および駆動用ＭＯＳトランジスタＴ14のゲート・
チャネル間容量の合成容量である。
メモリセル９１の第２の記憶ノードa1に蓄える電荷Ｑ+a
1 を極力大きくすればよい。この記憶ノードａ1 の静電
容量Ｃa1の主たるものは、このノードａ1 に接続されて
いるトランスファゲート用ＭＯＳトランジスタＴ11およ
び駆動用ＭＯＳトランジスタＴ13の基板・拡散層間の接
合容量および駆動用ＭＯＳトランジスタＴ14のゲート・
チャネル間容量の合成容量である。
【００１４】しかし、近年、ＳＲＡＭの大容量化、高集
積化に伴い、メモリセルの微細化、トランジスタのサイ
ズの小型化が進んでおり、その結果、記憶ノードａ1 、
ｂ1の静電容量は小さくなってきているのが現状であ
る。
積化に伴い、メモリセルの微細化、トランジスタのサイ
ズの小型化が進んでおり、その結果、記憶ノードａ1 、
ｂ1の静電容量は小さくなってきているのが現状であ
る。
【００１５】また、ＳＲＡＭの低消費電力化などの理由
から、トランジスタの小型化に伴うゲート酸化膜の薄膜
化によりゲート耐圧が低下しており、ＶDDを低める傾向
にあるので、“Ｈ”レベル側データ記憶ノードの電圧も
低くなってきており、特に書き込み終了直後の“Ｈ”レ
ベル側データ記憶ノードの電圧は、ＶDD−ＶTH（ＶTHは
トランスファゲート用ＭＯＳトランジスタＴ11、Ｔ12の
閾値電圧）と低くなっている。
から、トランジスタの小型化に伴うゲート酸化膜の薄膜
化によりゲート耐圧が低下しており、ＶDDを低める傾向
にあるので、“Ｈ”レベル側データ記憶ノードの電圧も
低くなってきており、特に書き込み終了直後の“Ｈ”レ
ベル側データ記憶ノードの電圧は、ＶDD−ＶTH（ＶTHは
トランスファゲート用ＭＯＳトランジスタＴ11、Ｔ12の
閾値電圧）と低くなっている。
【００１６】このため、大容量化、高集積化されたＳＲ
ＡＭにおいては、ソフトエラーの発生率が高くなり、特
に書き込み終了直後のメモリセルにおけるソフトエラー
の発生が顕著になる。
ＡＭにおいては、ソフトエラーの発生率が高くなり、特
に書き込み終了直後のメモリセルにおけるソフトエラー
の発生が顕著になる。
【００１７】このような問題を回避するために、図１３
に示すように、ＤＲＡＭなどに採用されているワード線
昇圧回路１３１の一例およびこのワード線昇圧回路の出
力を用いたワード線駆動回路１３２を採用することが考
えられる。
に示すように、ＤＲＡＭなどに採用されているワード線
昇圧回路１３１の一例およびこのワード線昇圧回路の出
力を用いたワード線駆動回路１３２を採用することが考
えられる。
【００１８】図１４は、図１３の回路の動作波形の一例
を示す。図１３のワード線昇圧回路１３１は、容量値が
大きなキャパシタＣをＶDDにプリチャージ回路１３３に
より充電し、ノードＳＶを０ＶからＶDDレベルに遷移さ
せることにより、ノードＷＬＶにはＶDDよりも高い電位
を発生する。さらに、上記ノードＷＬＶの電圧上昇によ
り、ワード線駆動回路１３２のワード線駆動用のＮＭＯ
ＳトランジスタＴA のゲートが接続されているノードＧ
はそのトランジスタ自身のゲート・チャネル間容量結合
によってＶDDよりも高いレベルに持ち上がり、上記ノー
ドＧの昇圧レベルはＮＭＯＳトランジスタＴB により保
持されるので、ＶDDよりも高い電位がワード線ＷＬに出
力される。
を示す。図１３のワード線昇圧回路１３１は、容量値が
大きなキャパシタＣをＶDDにプリチャージ回路１３３に
より充電し、ノードＳＶを０ＶからＶDDレベルに遷移さ
せることにより、ノードＷＬＶにはＶDDよりも高い電位
を発生する。さらに、上記ノードＷＬＶの電圧上昇によ
り、ワード線駆動回路１３２のワード線駆動用のＮＭＯ
ＳトランジスタＴA のゲートが接続されているノードＧ
はそのトランジスタ自身のゲート・チャネル間容量結合
によってＶDDよりも高いレベルに持ち上がり、上記ノー
ドＧの昇圧レベルはＮＭＯＳトランジスタＴB により保
持されるので、ＶDDよりも高い電位がワード線ＷＬに出
力される。
【００１９】このようにワード線ＷＬにＶDDよりも高い
“Ｈ”レベルを出力することにより、ビット線対とメモ
リセルのデータ記憶ノードとの間でデータを授受するた
めのトランスファゲートの閾値分の電圧降下を補償する
ことが可能になる。
“Ｈ”レベルを出力することにより、ビット線対とメモ
リセルのデータ記憶ノードとの間でデータを授受するた
めのトランスファゲートの閾値分の電圧降下を補償する
ことが可能になる。
【００２０】これにより、“Ｈ”レベルデータ書き込み
終了直後のデータ記憶ノードの“Ｈ”レベルは高くな
り、その分だけ記憶ノードに蓄えられる電荷は増加する
ので、メモリセルの記憶データの安定性が向上し、ソフ
トエラーの発生率が低下する。
終了直後のデータ記憶ノードの“Ｈ”レベルは高くな
り、その分だけ記憶ノードに蓄えられる電荷は増加する
ので、メモリセルの記憶データの安定性が向上し、ソフ
トエラーの発生率が低下する。
【００２１】このように書き込み終了直後のソフトエラ
ー対策としてワード線電圧を昇圧することが考えられる
が、前記したようにワード線電圧を電源電圧以上に昇圧
するための昇圧回路１３１が必要になり、昇圧回路１３
１の配線も増えるので、コストアップの問題が生じる。
ー対策としてワード線電圧を昇圧することが考えられる
が、前記したようにワード線電圧を電源電圧以上に昇圧
するための昇圧回路１３１が必要になり、昇圧回路１３
１の配線も増えるので、コストアップの問題が生じる。
【００２２】また、前記ノードＳＶを駆動するドライバ
ー回路（図示せず）の駆動能力には限界があり、前記キ
ャパシタＣの容量値をむやみに大きくすることができ
ず、昇圧回路出力ノードＷＬＶが供給できる電力は小さ
いので、配線負荷の大きいワード線ＷＬを上記したよう
な回路方式で駆動することは非常に困難である。
ー回路（図示せず）の駆動能力には限界があり、前記キ
ャパシタＣの容量値をむやみに大きくすることができ
ず、昇圧回路出力ノードＷＬＶが供給できる電力は小さ
いので、配線負荷の大きいワード線ＷＬを上記したよう
な回路方式で駆動することは非常に困難である。
【００２３】さらに、図１３中に示した昇圧回路１３１
では、キャパシタＣをプリチャージするために、ロウデ
コーダ１３４の出力／ＷＬに同期してノードＳＶの入力
を制御しなければならず、同期信号を持たないＳＲＡＭ
では上記方式は実現できない。
では、キャパシタＣをプリチャージするために、ロウデ
コーダ１３４の出力／ＷＬに同期してノードＳＶの入力
を制御しなければならず、同期信号を持たないＳＲＡＭ
では上記方式は実現できない。
【００２４】
【発明が解決しようとする課題】上記したように従来の
Ｅ／Ｒ型ＳＲＡＭセルを用いたＳＲＡＭは、ＳＲＡＭセ
ルの記憶ノードに対する書き込み終了直後における放射
線入射に起因するソフトエラーの発生率を低下させるこ
とが困難であるという問題があった。
Ｅ／Ｒ型ＳＲＡＭセルを用いたＳＲＡＭは、ＳＲＡＭセ
ルの記憶ノードに対する書き込み終了直後における放射
線入射に起因するソフトエラーの発生率を低下させるこ
とが困難であるという問題があった。
【００２５】本発明は上記の問題点を解決すべくなされ
たもので、メモリセルの記憶ノードに対する書き込み終
了直後における放射線入射に対する記憶データの耐性を
高め、ソフトエラーの発生率を減少させることが容易に
可能になる半導体記憶装置を提供することを目的とす
る。
たもので、メモリセルの記憶ノードに対する書き込み終
了直後における放射線入射に対する記憶データの耐性を
高め、ソフトエラーの発生率を減少させることが容易に
可能になる半導体記憶装置を提供することを目的とす
る。
【００２６】
【課題を解決するための手段】本発明の半導体記憶装置
は、半導体基板上に形成されるＰＭＯＳトランジスタの
Ｎ型基板領域を外部から供給される電源より高い電位に
バイアスする基板バイアスを出力する基板バイアス発生
回路と、メモリセルが行列状に配置されたメモリセルア
レイと、上記メモリセルアレイにおける同一行のメモリ
セルに接続されたワード線と、上記ワード線の選択時に
上記ワード線に“Ｈ”レベルを出力するためのＰＭＯＳ
トランジスタを有するワード線駆動回路とを具備し、前
記基板バイアス発生回路の出力が前記ワード線駆動回路
のＰＭＯＳトランジスタのＮ型基板領域に供給されると
共にその電源として供給されることを特徴とする。
は、半導体基板上に形成されるＰＭＯＳトランジスタの
Ｎ型基板領域を外部から供給される電源より高い電位に
バイアスする基板バイアスを出力する基板バイアス発生
回路と、メモリセルが行列状に配置されたメモリセルア
レイと、上記メモリセルアレイにおける同一行のメモリ
セルに接続されたワード線と、上記ワード線の選択時に
上記ワード線に“Ｈ”レベルを出力するためのＰＭＯＳ
トランジスタを有するワード線駆動回路とを具備し、前
記基板バイアス発生回路の出力が前記ワード線駆動回路
のＰＭＯＳトランジスタのＮ型基板領域に供給されると
共にその電源として供給されることを特徴とする。
【００２７】
【作用】基板バイアス発生回路の出力電位を、本来の目
的のほかに流用し、ワード線駆動用のＰＭＯＳトランジ
スタの基板領域に印加すると共に上記ＰＭＯＳトランジ
スタの電源としても使用することにより、メモリセルの
記憶ノードに対する書き込み終了直後における“Ｈ”レ
ベルは従来例よりも高くなり、その分だけ記憶ノードに
蓄えられる電荷は増加する。
的のほかに流用し、ワード線駆動用のＰＭＯＳトランジ
スタの基板領域に印加すると共に上記ＰＭＯＳトランジ
スタの電源としても使用することにより、メモリセルの
記憶ノードに対する書き込み終了直後における“Ｈ”レ
ベルは従来例よりも高くなり、その分だけ記憶ノードに
蓄えられる電荷は増加する。
【００２８】従って、メモリセルの記憶ノードに対する
書き込み終了直後における放射線入射に対する記憶デー
タの耐性が格段に高くなり、メモリセルの記憶データの
安定性が向上し、ソフトエラーの発生率が低下する。
書き込み終了直後における放射線入射に対する記憶デー
タの耐性が格段に高くなり、メモリセルの記憶データの
安定性が向上し、ソフトエラーの発生率が低下する。
【００２９】この場合、電流駆動能力が高い基板バイア
ス発生回路の出力電圧を全てのワード線駆動用のＰＭＯ
Ｓトランジスタに共通に供給でき、ワード線昇圧回路な
どの専用回路を新たに付加しなくて済むので、チップサ
イズの増大を抑制することができる。
ス発生回路の出力電圧を全てのワード線駆動用のＰＭＯ
Ｓトランジスタに共通に供給でき、ワード線昇圧回路な
どの専用回路を新たに付加しなくて済むので、チップサ
イズの増大を抑制することができる。
【００３０】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の第１実施例に係るＥ／Ｒ
型メモリセルのアレイを用いたＳＲＡＭの一部を示して
いる。
に説明する。図１は、本発明の第１実施例に係るＥ／Ｒ
型メモリセルのアレイを用いたＳＲＡＭの一部を示して
いる。
【００３１】図１において、１１はＥ／Ｒ型のＳＲＡＭ
セルであり、行列状に配置されてメモリセルアレイを構
成している。このＥ／Ｒ型のＳＲＡＭセル１１は、駆動
用のエンハンスメント型ＭＯＳトランジスタＴ13、Ｔ14
と負荷用の高抵抗Ｒ11、Ｒ12とからなるＥ／Ｒ型インバ
ータ回路が２個クロス接続されてなるフリップフロップ
回路と、このフリップフロップ回路の相補的な一対の記
憶ノードａ2 、ｂ2 に対応して各一端が接続されたトラ
ンスファゲート用の一対のＭＯＳトランジスタＴ11、Ｔ
12とにより構成されている。
セルであり、行列状に配置されてメモリセルアレイを構
成している。このＥ／Ｒ型のＳＲＡＭセル１１は、駆動
用のエンハンスメント型ＭＯＳトランジスタＴ13、Ｔ14
と負荷用の高抵抗Ｒ11、Ｒ12とからなるＥ／Ｒ型インバ
ータ回路が２個クロス接続されてなるフリップフロップ
回路と、このフリップフロップ回路の相補的な一対の記
憶ノードａ2 、ｂ2 に対応して各一端が接続されたトラ
ンスファゲート用の一対のＭＯＳトランジスタＴ11、Ｔ
12とにより構成されている。
【００３２】Ｄ１、／Ｄ１は上記メモリセルアレイにお
ける同一列のＳＲＡＭセル１１に共通に接続されたビッ
ト線対である。このビット線対Ｄ１、／Ｄ１は、トラン
スファゲート用のＭＯＳトランジスタＴ11、Ｔ12の各他
端に接続されている。
ける同一列のＳＲＡＭセル１１に共通に接続されたビッ
ト線対である。このビット線対Ｄ１、／Ｄ１は、トラン
スファゲート用のＭＯＳトランジスタＴ11、Ｔ12の各他
端に接続されている。
【００３３】ＷＬ１は上記メモリセルアレイにおける同
一行のＳＲＡＭセル１１のトランスファゲート用のＭＯ
ＳトランジスタＴ11、Ｔ12のゲートに共通に接続された
ワード線である。
一行のＳＲＡＭセル１１のトランスファゲート用のＭＯ
ＳトランジスタＴ11、Ｔ12のゲートに共通に接続された
ワード線である。
【００３４】前記トランスファゲート用のＭＯＳトラン
ジスタＴ11、Ｔ12は、ワード線ＷＬ１の論理レベルに応
じてスイッチ制御され、フリップフロップ回路の記憶ノ
ード対ａ2 、ｂ2 とビット線対Ｄ１、／Ｄ１との間でデ
ータの授受（読み書き）を行うものである。
ジスタＴ11、Ｔ12は、ワード線ＷＬ１の論理レベルに応
じてスイッチ制御され、フリップフロップ回路の記憶ノ
ード対ａ2 、ｂ2 とビット線対Ｄ１、／Ｄ１との間でデ
ータの授受（読み書き）を行うものである。
【００３５】１２は前記ワード線ＷＬ１を駆動するため
のＰＭＯＳトランジスタＴ15および上記ワード線ＷＬ１
の電位を接地電位（ＶSS）にプルダウンするためのＮＭ
ＯＳトランジスタＴ16を有するＣＭＯＳ（相補性ＭＯ
Ｓ）回路からなるワード線駆動回路である。
のＰＭＯＳトランジスタＴ15および上記ワード線ＷＬ１
の電位を接地電位（ＶSS）にプルダウンするためのＮＭ
ＯＳトランジスタＴ16を有するＣＭＯＳ（相補性ＭＯ
Ｓ）回路からなるワード線駆動回路である。
【００３６】１３はロウアドレスをデコードして上記ワ
ード線駆動回路１２を駆動制御するロウデコーダであ
る。１４は正極性の基板バイアス電圧ＶPPを発生するた
めの第１の基板バイアス発生回路、１４ａはこの第１の
基板バイアス発生回路１４の出力電圧を前記半導体基板
の所定のＮ型領域に供給するための第１の基板バイアス
電源線である。
ード線駆動回路１２を駆動制御するロウデコーダであ
る。１４は正極性の基板バイアス電圧ＶPPを発生するた
めの第１の基板バイアス発生回路、１４ａはこの第１の
基板バイアス発生回路１４の出力電圧を前記半導体基板
の所定のＮ型領域に供給するための第１の基板バイアス
電源線である。
【００３７】１５は負極性の基板バイアス電圧ＶBBを発
生するための第２の基板バイアス発生回路、１５ａはこ
の第２の基板バイアス発生回路１５の出力電圧を前記半
導体基板の所定のＰ型領域に供給するための第２の基板
バイアス電源線である。
生するための第２の基板バイアス発生回路、１５ａはこ
の第２の基板バイアス発生回路１５の出力電圧を前記半
導体基板の所定のＰ型領域に供給するための第２の基板
バイアス電源線である。
【００３８】１４ｂは前記ＣＭＯＳインバータ回路の動
作電源ノード（本例ではＰＭＯＳトランジスタＴ15のソ
ース）および上記ＰＭＯＳトランジスタＴ15の基板領域
を前記第１の基板バイアス電源線１４ａに接続する第１
の配線、１５ｂは前記ＣＭＯＳ回路のＮＭＯＳトランジ
スタＴ16の基板領域を前記第２の基板バイアス電源線１
５ａに接続する第２の配線である。
作電源ノード（本例ではＰＭＯＳトランジスタＴ15のソ
ース）および上記ＰＭＯＳトランジスタＴ15の基板領域
を前記第１の基板バイアス電源線１４ａに接続する第１
の配線、１５ｂは前記ＣＭＯＳ回路のＮＭＯＳトランジ
スタＴ16の基板領域を前記第２の基板バイアス電源線１
５ａに接続する第２の配線である。
【００３９】図２は、図１中のＣＭＯＳインバータ回路
１２の両トランジスタの断面構造の一例を示している。
図２において、２０は半導体基板、２１はＮ- 型のＮウ
ェル（ＰＭＯＳトランジスタＴ15の基板領域）、２２は
Ｎウェル２１のＮ+ 型の電極領域、２３ａ、２３ｂはＰ
+ 型の不純物領域（ＰＭＯＳトランジスタＴ15のソース
・ドレイン）、２４はＰ- 型のＰウェル（ＮＭＯＳトラ
ンジスタＴ16の基板領域）、２５はＰウェル２４のＰ+
型の電極領域、２６ａ、２６ｂはＮ+ 型の不純物領域
（ＮＭＯＳトランジスタＴ16のソース・ドレイン）、２
７は基板表面上の絶縁ゲート膜、２８はＰＭＯＳトラン
ジスタＴ15のゲート電極、２９はＮＭＯＳトランジスタ
Ｔ16のゲート電極である。
１２の両トランジスタの断面構造の一例を示している。
図２において、２０は半導体基板、２１はＮ- 型のＮウ
ェル（ＰＭＯＳトランジスタＴ15の基板領域）、２２は
Ｎウェル２１のＮ+ 型の電極領域、２３ａ、２３ｂはＰ
+ 型の不純物領域（ＰＭＯＳトランジスタＴ15のソース
・ドレイン）、２４はＰ- 型のＰウェル（ＮＭＯＳトラ
ンジスタＴ16の基板領域）、２５はＰウェル２４のＰ+
型の電極領域、２６ａ、２６ｂはＮ+ 型の不純物領域
（ＮＭＯＳトランジスタＴ16のソース・ドレイン）、２
７は基板表面上の絶縁ゲート膜、２８はＰＭＯＳトラン
ジスタＴ15のゲート電極、２９はＮＭＯＳトランジスタ
Ｔ16のゲート電極である。
【００４０】ここで、ＰＭＯＳトランジスタＴ15および
ＮＭＯＳトランジスタＴ16のゲート相互が接続されて入
力（ＩＮ）ノードとなり、ドレイン相互が接続されて出
力（ＯＵＴ）ノードとなり、ＣＭＯＳインバータ回路１
２の基準電位ノード（本例ではＮＭＯＳトランジスタＴ
16のソース２６ａ）はＶSSノードに接続されている。
ＮＭＯＳトランジスタＴ16のゲート相互が接続されて入
力（ＩＮ）ノードとなり、ドレイン相互が接続されて出
力（ＯＵＴ）ノードとなり、ＣＭＯＳインバータ回路１
２の基準電位ノード（本例ではＮＭＯＳトランジスタＴ
16のソース２６ａ）はＶSSノードに接続されている。
【００４１】さらに、前記Ｎウェル２１のＮ+ 型の電極
領域２２およびＣＭＯＳインバータ回路の動作電源ノー
ド（本例ではＰＭＯＳトランジスタＴ15のソース２３
ａ）は前記第１の基板バイアス発生回路１４から第１の
基板バイアス電位ＶPPが供給され、Ｐウェル２４のＰ+
型の電極領域２５は前記第２の基板バイアス発生回路１
５から第２の基板バイアス電位ＶBBが供給されている。
領域２２およびＣＭＯＳインバータ回路の動作電源ノー
ド（本例ではＰＭＯＳトランジスタＴ15のソース２３
ａ）は前記第１の基板バイアス発生回路１４から第１の
基板バイアス電位ＶPPが供給され、Ｐウェル２４のＰ+
型の電極領域２５は前記第２の基板バイアス発生回路１
５から第２の基板バイアス電位ＶBBが供給されている。
【００４２】上記実施例のＳＲＡＭによれば、従来と同
様に、ワード線駆動用のＣＭＯＳインバータ回路１２の
ＮＭＯＳトランジスタＴ16の基板領域（Ｐウェル）２４
にＶSSより低い第２の基板バイアス電位ＶBBを加えてい
る。これにより、上記Ｐウェル２４にＶSSを加える場合
よりも、ＮＭＯＳトランジスタＴ16のドレイン・基板間
のＰＮ接合は逆方向に強くバイアスされ、このドレイン
・基板間の空乏層が大きく広がり、ドレインの寄生容量
を減らすことができる。
様に、ワード線駆動用のＣＭＯＳインバータ回路１２の
ＮＭＯＳトランジスタＴ16の基板領域（Ｐウェル）２４
にＶSSより低い第２の基板バイアス電位ＶBBを加えてい
る。これにより、上記Ｐウェル２４にＶSSを加える場合
よりも、ＮＭＯＳトランジスタＴ16のドレイン・基板間
のＰＮ接合は逆方向に強くバイアスされ、このドレイン
・基板間の空乏層が大きく広がり、ドレインの寄生容量
を減らすことができる。
【００４３】ここで、ＮＭＯＳトランジスタＴ16の基板
バイアス電圧ＶBBの絶対値とドレイン・基板間の単位面
積当りの容量との関係の一例を図３に示す。この特性図
から分かるように、基板バイアスＶBBが深くなるにつれ
てドレイン・基板間容量は減少していく。また、ドレイ
ン・基板間のＰＮ接合が逆方向にバイアスされているの
で、ドレインに信号のオーバー・シュートが生じた場合
でもドレイン・基板間のＰＮ接合が順方向にバイアスさ
れ難くなり、いわゆるラッチアップなども防止される。
バイアス電圧ＶBBの絶対値とドレイン・基板間の単位面
積当りの容量との関係の一例を図３に示す。この特性図
から分かるように、基板バイアスＶBBが深くなるにつれ
てドレイン・基板間容量は減少していく。また、ドレイ
ン・基板間のＰＮ接合が逆方向にバイアスされているの
で、ドレインに信号のオーバー・シュートが生じた場合
でもドレイン・基板間のＰＮ接合が順方向にバイアスさ
れ難くなり、いわゆるラッチアップなども防止される。
【００４４】さらに、本実施例のＳＲＡＭによれば、Ｐ
ＭＯＳトランジスタの寄生容量を減らすことにより一層
の高速化を図るために、ＶDDより高い基板バイアス電位
をＰＭＯＳトランジスタのＮ型基板にも加えるという新
技術を採用し、このＮ型基板バイアスをワード線駆動用
ＰＭＯＳトランジスタの電源に流用している。
ＭＯＳトランジスタの寄生容量を減らすことにより一層
の高速化を図るために、ＶDDより高い基板バイアス電位
をＰＭＯＳトランジスタのＮ型基板にも加えるという新
技術を採用し、このＮ型基板バイアスをワード線駆動用
ＰＭＯＳトランジスタの電源に流用している。
【００４５】すなわち、前記第１の基板バイアス電位Ｖ
PPをワード線駆動用のＣＭＯＳインバータ回路１２のＮ
ウェル２１のＮ+ 型の基板領域（Ｎウェル）２２に加え
ていると共に動作電源ノード（本例ではＰＭＯＳトラン
ジスタＴ15のソース２３ａ）にも加えている。
PPをワード線駆動用のＣＭＯＳインバータ回路１２のＮ
ウェル２１のＮ+ 型の基板領域（Ｎウェル）２２に加え
ていると共に動作電源ノード（本例ではＰＭＯＳトラン
ジスタＴ15のソース２３ａ）にも加えている。
【００４６】これにより、上記Ｎウェル２１にＶDDを加
える場合よりも、ＰＭＯＳトランジスタＴ15のドレイン
・基板間のＰＮ接合は逆方向に強くバイアスされ、この
ドレイン・基板間の空乏層が大きく広がり、ドレインの
寄生容量を減らすことができる。
える場合よりも、ＰＭＯＳトランジスタＴ15のドレイン
・基板間のＰＮ接合は逆方向に強くバイアスされ、この
ドレイン・基板間の空乏層が大きく広がり、ドレインの
寄生容量を減らすことができる。
【００４７】しかも、ワード線駆動用のＣＭＯＳインバ
ータ回路１２は、ＳＲＡＭセルや他の回路に供給される
電源電圧ＶDDよりも高い“Ｈ”レベルをワード線ＷＬ１
に出力するので、ビット線対Ｄ１、／Ｄ１とメモリセル
記憶ノードａ2 、ｂ2 との間でデータを授受するための
トランスファゲートＴ11、Ｔ12の閾値ＶTH分の電圧降下
を補償することが可能になる。
ータ回路１２は、ＳＲＡＭセルや他の回路に供給される
電源電圧ＶDDよりも高い“Ｈ”レベルをワード線ＷＬ１
に出力するので、ビット線対Ｄ１、／Ｄ１とメモリセル
記憶ノードａ2 、ｂ2 との間でデータを授受するための
トランスファゲートＴ11、Ｔ12の閾値ＶTH分の電圧降下
を補償することが可能になる。
【００４８】なお、本例では、ＶPP、ＶDD、トランスフ
ァゲート用のＭＯＳトランジスタＴ11、Ｔ12の閾値電圧
ＶTHN 、ＣＭＯＳインバータ回路のＰＭＯＳトランジス
タＴ15の閾値電圧の絶対値｜ＶTHP ｜との間に次式に示
すような関係を有する。
ァゲート用のＭＯＳトランジスタＴ11、Ｔ12の閾値電圧
ＶTHN 、ＣＭＯＳインバータ回路のＰＭＯＳトランジス
タＴ15の閾値電圧の絶対値｜ＶTHP ｜との間に次式に示
すような関係を有する。
【００４９】 ＶTHN 《 ｜ＶTHP ｜ …（１） ＶDD＋ＶTHN ≦ＶPP＜ＶDD＋｜ＶTHP ｜ …（２） つまり、第１の基板バイアス電位ＶPPは、電源電圧ＶDD
よりもＳＲＡＭセルのトランスファゲート用のＭＯＳト
ランジスタＴ11、Ｔ12の閾値電圧ＶTHN 分以上高く、電
源電圧ＶDDとＣＭＯＳインバータ回路のＰＭＯＳトラン
ジスタＴ15の閾値電圧の絶対値｜ＶTHP ｜との和の電圧
よりも低い。
よりもＳＲＡＭセルのトランスファゲート用のＭＯＳト
ランジスタＴ11、Ｔ12の閾値電圧ＶTHN 分以上高く、電
源電圧ＶDDとＣＭＯＳインバータ回路のＰＭＯＳトラン
ジスタＴ15の閾値電圧の絶対値｜ＶTHP ｜との和の電圧
よりも低い。
【００５０】図４は、図１中のＳＲＡＭセル１１に対す
る書き込み動作における各ノードの波形の一例を示して
いる。なお、図１中には示していないが、前記ビット線
対Ｄ１、／Ｄ１にデータを書き込むための書き込みバッ
ファ回路などが設けられている。
る書き込み動作における各ノードの波形の一例を示して
いる。なお、図１中には示していないが、前記ビット線
対Ｄ１、／Ｄ１にデータを書き込むための書き込みバッ
ファ回路などが設けられている。
【００５１】ここでは、従来例の書き込み動作の説明と
同様に、ＳＲＡＭセル１１に対する書き込み動作の初期
状態は、メモリセルのフリップフロップ回路の一対の記
憶ノードａ2 、ｂ2 が対応して例えば“Ｌ”レベル（Ｖ
SS）／“Ｈ”レベル（ＶDD）であり、書き込みバッファ
回路に入力する書き込みイネーブル信号／ＷＥが“Ｌ”
レベル、書き込みデータ入力Ｄｉｎが“Ｈ”レベル（Ｖ
DD）になり、ビット線Ｄ１がＶDD、ビット線／Ｄ１がＶ
SSになった場合を考える。
同様に、ＳＲＡＭセル１１に対する書き込み動作の初期
状態は、メモリセルのフリップフロップ回路の一対の記
憶ノードａ2 、ｂ2 が対応して例えば“Ｌ”レベル（Ｖ
SS）／“Ｈ”レベル（ＶDD）であり、書き込みバッファ
回路に入力する書き込みイネーブル信号／ＷＥが“Ｌ”
レベル、書き込みデータ入力Ｄｉｎが“Ｈ”レベル（Ｖ
DD）になり、ビット線Ｄ１がＶDD、ビット線／Ｄ１がＶ
SSになった場合を考える。
【００５２】この時、ＣＭＯＳインバータ回路１２の入
力信号が“Ｈ”から“Ｌ”に変化すると、ワード線ＷＬ
１がＶDD＋ＶTHN 以上の“Ｈ”レベルになってトランス
ファゲート用のＭＯＳトランジスタＴ11、Ｔ12がオンす
る。これにより、第１の記憶ノードｂ2 はＶSSレベルま
で放電し、第２の記憶ノードａ2 は、ビット線Ｄ１の電
位ＶDDがトランスファゲート用のＭＯＳトランジスタＴ
11による電圧降下を受けずに伝達され、ＶDDレベルに充
電される（“Ｈ”レベルが書き込まれる）。
力信号が“Ｈ”から“Ｌ”に変化すると、ワード線ＷＬ
１がＶDD＋ＶTHN 以上の“Ｈ”レベルになってトランス
ファゲート用のＭＯＳトランジスタＴ11、Ｔ12がオンす
る。これにより、第１の記憶ノードｂ2 はＶSSレベルま
で放電し、第２の記憶ノードａ2 は、ビット線Ｄ１の電
位ＶDDがトランスファゲート用のＭＯＳトランジスタＴ
11による電圧降下を受けずに伝達され、ＶDDレベルに充
電される（“Ｈ”レベルが書き込まれる）。
【００５３】そして、書き込みが終了し、ワード線駆動
回路１２が非選択状態になり、ワード線ＷＬ１がＶSSレ
ベルとなってトランスファゲート用のＭＯＳトランジス
タＴ11、Ｔ12がオフ状態になった直後は、第２の記憶ノ
ードａ2 の電圧は既にＶDDレベルであるので、第２の記
憶ノードａ2 の静電容量Ｃa2で蓄えられる電荷Ｑ+a2
（＝Ｃa2・ＶDD）によってメモリセルの記憶データが保
持される。
回路１２が非選択状態になり、ワード線ＷＬ１がＶSSレ
ベルとなってトランスファゲート用のＭＯＳトランジス
タＴ11、Ｔ12がオフ状態になった直後は、第２の記憶ノ
ードａ2 の電圧は既にＶDDレベルであるので、第２の記
憶ノードａ2 の静電容量Ｃa2で蓄えられる電荷Ｑ+a2
（＝Ｃa2・ＶDD）によってメモリセルの記憶データが保
持される。
【００５４】ここで、従来例の書き込み動作と比較する
ために、第２の記憶ノードａ2 の静電容量Ｃa2が従来例
の第２の記憶ノードａ1 の静電容量Ｃa1と等しい（Ｃa2
＝Ｃa1＝Ｃ）ものとすれば、電荷Ｑ+a2 （＝Ｃa2・ＶD
D）は、従来例の書き込み動作時に第２の記憶ノードａ1
に蓄えられる電荷（Ｃa1・ＶDD−Ｃa1・ＶTH）と比べ
て、Ｃa2・ＶTHだけ多くなっており、次式で示される。
ために、第２の記憶ノードａ2 の静電容量Ｃa2が従来例
の第２の記憶ノードａ1 の静電容量Ｃa1と等しい（Ｃa2
＝Ｃa1＝Ｃ）ものとすれば、電荷Ｑ+a2 （＝Ｃa2・ＶD
D）は、従来例の書き込み動作時に第２の記憶ノードａ1
に蓄えられる電荷（Ｃa1・ＶDD−Ｃa1・ＶTH）と比べ
て、Ｃa2・ＶTHだけ多くなっており、次式で示される。
【００５５】 Ｑ+a2 ＝Ｑ+a1 ＋Ｃ・ＶTH …（３） 従って、上記実施例のＳＲＡＭによれば、書き込み終了
直後の記憶ノードa2の“Ｈ”レベルは従来例よりも高く
なり、その分だけ記憶ノードa2に蓄えられる電荷Ｑ+a2
は増加するので、メモリセルの記憶データの安定性が向
上し、ソフトエラーの発生率が低下する。
直後の記憶ノードa2の“Ｈ”レベルは従来例よりも高く
なり、その分だけ記憶ノードa2に蓄えられる電荷Ｑ+a2
は増加するので、メモリセルの記憶データの安定性が向
上し、ソフトエラーの発生率が低下する。
【００５６】即ち、上記第１実施例のＳＲＡＭによれ
ば、第１の基板バイアス発生回路１４の出力電位ＶPP
を、本来の目的のほかに流用し、ワード線駆動用のＣＭ
ＯＳインバータ回路１２の動作電源ノードおよびＰＭＯ
ＳトランジスタＴ15の基板領域２１に印加することによ
り、Ｅ／Ｒ型ＳＲＡＭセル１１の“Ｈ”レベル側データ
記憶ノードに対する書き込み終了直後における放射線入
射に対する記憶データの耐性を格段に高め、ソフトエラ
ーの発生率を減少させることが容易に可能になる。
ば、第１の基板バイアス発生回路１４の出力電位ＶPP
を、本来の目的のほかに流用し、ワード線駆動用のＣＭ
ＯＳインバータ回路１２の動作電源ノードおよびＰＭＯ
ＳトランジスタＴ15の基板領域２１に印加することによ
り、Ｅ／Ｒ型ＳＲＡＭセル１１の“Ｈ”レベル側データ
記憶ノードに対する書き込み終了直後における放射線入
射に対する記憶データの耐性を格段に高め、ソフトエラ
ーの発生率を減少させることが容易に可能になる。
【００５７】この場合、既存の電流駆動能力が高い基板
バイアス発生回路１４の出力電圧をワード線駆動用の全
てのＣＭＯＳインバータ回路１２のＰＭＯＳトランジス
タ動作電源ノードおよび基板領域に共通に供給でき、ワ
ード線昇圧回路などの専用回路を新たに付加しなくて済
むので、チップサイズの増大を抑制することができる。
バイアス発生回路１４の出力電圧をワード線駆動用の全
てのＣＭＯＳインバータ回路１２のＰＭＯＳトランジス
タ動作電源ノードおよび基板領域に共通に供給でき、ワ
ード線昇圧回路などの専用回路を新たに付加しなくて済
むので、チップサイズの増大を抑制することができる。
【００５８】図５は、図１中の第１の基板バイアス発生
回路１４の一例を示しており、その動作時における主要
ノードの波形の一例を図６に示している。この基板バイ
アス発生回路１４は、周知のように、リング発振回路５
１と、キャパシタＣ１およびダイオード接続されたＰＭ
ＯＳトランジスタＱ１、Ｑ２を用いたチャージポンプ回
路５２とを備えた電源回路からなり、その動作も、周知
のように、図６に示すように行われる。
回路１４の一例を示しており、その動作時における主要
ノードの波形の一例を図６に示している。この基板バイ
アス発生回路１４は、周知のように、リング発振回路５
１と、キャパシタＣ１およびダイオード接続されたＰＭ
ＯＳトランジスタＱ１、Ｑ２を用いたチャージポンプ回
路５２とを備えた電源回路からなり、その動作も、周知
のように、図６に示すように行われる。
【００５９】この電源回路における出力電圧ＶPPの電力
供給能力は、リング発振回路５１の発振周波数ｆとチャ
ージポンプ回路５２のキャパシタの容量Ｃ１および発振
回路出力ノードａの電圧振幅Ｖa の積ｆ・Ｃ・Ｖa に比
例している。
供給能力は、リング発振回路５１の発振周波数ｆとチャ
ージポンプ回路５２のキャパシタの容量Ｃ１および発振
回路出力ノードａの電圧振幅Ｖa の積ｆ・Ｃ・Ｖa に比
例している。
【００６０】上記電源回路を第１の基板バイアス発生回
路１４として用いた場合、一般的に、チャージポンプ回
路５２のキャパシタの容量Ｃ１よりも半導体基板自身が
持っている容量の方が遥かに大きいが、ＳＲＡＭの電源
投入と同時にリング発振回路５１が発振動作を開始し、
連続的に電力を供給し続け、電源投入後からＳＲＡＭが
動作待機状態になる数ｍ秒の間に基板への充電は完了す
る。
路１４として用いた場合、一般的に、チャージポンプ回
路５２のキャパシタの容量Ｃ１よりも半導体基板自身が
持っている容量の方が遥かに大きいが、ＳＲＡＭの電源
投入と同時にリング発振回路５１が発振動作を開始し、
連続的に電力を供給し続け、電源投入後からＳＲＡＭが
動作待機状態になる数ｍ秒の間に基板への充電は完了す
る。
【００６１】このようなＮ型基板バイアス出力をワード
線駆動回路１２の動作電源に利用することによる大きな
利点の１つとして、Ｎ型基板が持つ静電容量がワード線
駆動回路１２により駆動されるワード線ＷＬ１の容量と
比べて遥かに大きいので、容量負荷の大きなワード線を
持つメモリにも十分に対応できる点が上げられる。
線駆動回路１２の動作電源に利用することによる大きな
利点の１つとして、Ｎ型基板が持つ静電容量がワード線
駆動回路１２により駆動されるワード線ＷＬ１の容量と
比べて遥かに大きいので、容量負荷の大きなワード線を
持つメモリにも十分に対応できる点が上げられる。
【００６２】なお、図１中の第２の基板バイアス発生回
路１５も、上記した第１の基板バイアス発生回路１４と
ほぼ同様に構成される（チャージポンプ回路にＮＭＯＳ
トランジスタが用いられ、その基準電位としてＶSSが与
えられる点が異なる）。
路１５も、上記した第１の基板バイアス発生回路１４と
ほぼ同様に構成される（チャージポンプ回路にＮＭＯＳ
トランジスタが用いられ、その基準電位としてＶSSが与
えられる点が異なる）。
【００６３】図７は、本発明の第２実施例に係る分割ワ
ード線方式のＳＲＡＭの一部を示しており、セクション
・ワード線駆動用のＣＭＯＳノア回路に本発明を適用し
た例を示している。
ード線方式のＳＲＡＭの一部を示しており、セクション
・ワード線駆動用のＣＭＯＳノア回路に本発明を適用し
た例を示している。
【００６４】図７において、７１はメインロウデコー
ダ、ＭＷＬ１はメインワード線、ＳＳＬ１、ＳＳＬ２は
セクションデコーダ出力信号線、７２はセクションワー
ド線駆動用のＣＭＯＳノア回路、１４および１５は前記
実施例と同様の第１の基板バイアス発生回路および第２
の基板バイアス発生回路、ＳＷＬ１およびＳＷＬ２はセ
クションワード線、（ＢＬ１、／ＢＬ１）〜（ＢＬ４、
／ＢＬ４）はビット線対、１１は図１中に示したような
Ｅ／Ｒ型ＳＲＡＭセルである。
ダ、ＭＷＬ１はメインワード線、ＳＳＬ１、ＳＳＬ２は
セクションデコーダ出力信号線、７２はセクションワー
ド線駆動用のＣＭＯＳノア回路、１４および１５は前記
実施例と同様の第１の基板バイアス発生回路および第２
の基板バイアス発生回路、ＳＷＬ１およびＳＷＬ２はセ
クションワード線、（ＢＬ１、／ＢＬ１）〜（ＢＬ４、
／ＢＬ４）はビット線対、１１は図１中に示したような
Ｅ／Ｒ型ＳＲＡＭセルである。
【００６５】図８は、図７中のセクションワード線駆動
用のＣＭＯＳノア回路７２の一例を示している。このノ
ア回路７２は、動作電源ノードと出力ノードとの間に２
個のＰＭＯＳトランジスタＴ31、Ｔ32が直列に接続さ
れ、出力ノードとＶSSノードとの間に２個のＮＭＯＳト
ランジスタＴ33、Ｔ34が並列に接続されている。上記Ｐ
ＭＯＳトランジスタＴ31およびＮＭＯＳトランジスタＴ
33の各ゲートにセクションデコーダ出力信号線（例えば
ＳＳＬ１）の電圧が印加され、ＰＭＯＳトランジスタＴ
32およびＮＭＯＳトランジスタＴ34の各ゲートにメイン
ワード線ＭＷＬ１の電圧が印加される。そして、動作電
源ノードと２個のＰＭＯＳトランジスタＴ31、Ｔ32の基
板領域に第１の基板バイアスＶPPが供給され、２個のＮ
ＭＯＳトランジスタＴ33、Ｔ34の基板領域に第２の基板
バイアスＶBBが供給されている。
用のＣＭＯＳノア回路７２の一例を示している。このノ
ア回路７２は、動作電源ノードと出力ノードとの間に２
個のＰＭＯＳトランジスタＴ31、Ｔ32が直列に接続さ
れ、出力ノードとＶSSノードとの間に２個のＮＭＯＳト
ランジスタＴ33、Ｔ34が並列に接続されている。上記Ｐ
ＭＯＳトランジスタＴ31およびＮＭＯＳトランジスタＴ
33の各ゲートにセクションデコーダ出力信号線（例えば
ＳＳＬ１）の電圧が印加され、ＰＭＯＳトランジスタＴ
32およびＮＭＯＳトランジスタＴ34の各ゲートにメイン
ワード線ＭＷＬ１の電圧が印加される。そして、動作電
源ノードと２個のＰＭＯＳトランジスタＴ31、Ｔ32の基
板領域に第１の基板バイアスＶPPが供給され、２個のＮ
ＭＯＳトランジスタＴ33、Ｔ34の基板領域に第２の基板
バイアスＶBBが供給されている。
【００６６】ここで、上記ＶPP、電源電圧ＶDD、ＳＲＡ
Ｍセル１１のトランスファゲート用のＭＯＳトランジス
タＴ11、Ｔ12の閾値電圧ＶTHN 、ＣＭＯＳノア回路７２
のＰＭＯＳトランジスタＴ31、Ｔ32の閾値電圧の絶対値
｜ＶTHP ｜は、次式（４）に示すように、前式（２）と
同様な関係を有する。
Ｍセル１１のトランスファゲート用のＭＯＳトランジス
タＴ11、Ｔ12の閾値電圧ＶTHN 、ＣＭＯＳノア回路７２
のＰＭＯＳトランジスタＴ31、Ｔ32の閾値電圧の絶対値
｜ＶTHP ｜は、次式（４）に示すように、前式（２）と
同様な関係を有する。
【００６７】 ＶDD＋ＶTHN ≦ＶPP＜ＶDD＋｜ＶTHP ｜ …（４） 従って、上記第２実施例のＳＲＡＭにおいても、前記第
１実施例のＳＲＡＭの動作に準じた動作により、第１実
施例のＳＲＡＭと同様の効果が得られる。なお、上記実
施例はＳＲＡＭを示したが、本発明は、ＤＲＡＭなどの
他の半導体記憶装置にも適用できる。
１実施例のＳＲＡＭの動作に準じた動作により、第１実
施例のＳＲＡＭと同様の効果が得られる。なお、上記実
施例はＳＲＡＭを示したが、本発明は、ＤＲＡＭなどの
他の半導体記憶装置にも適用できる。
【００６８】
【発明の効果】上述したように本発明によれば、メモリ
セルの記憶ノードに対する書き込み終了直後における放
射線入射に対する記憶データの耐性を高め、ソフトエラ
ーの発生率を減少させることが容易に可能になる半導体
記憶装置を実現することができる。
セルの記憶ノードに対する書き込み終了直後における放
射線入射に対する記憶データの耐性を高め、ソフトエラ
ーの発生率を減少させることが容易に可能になる半導体
記憶装置を実現することができる。
【図１】本発明の第１実施例に係るＳＲＡＭの一部を示
す回路図。
す回路図。
【図２】図１中のＣＭＯＳインバータ回路の両トランジ
スタの一例を示す断面図。
スタの一例を示す断面図。
【図３】図１中のＣＭＯＳインバータ回路のＮＭＯＳト
ランジスタの基板バイアス電圧の絶対値とドレイン・基
板間の単位面積当りの容量との関係の一例を示す特性
図。
ランジスタの基板バイアス電圧の絶対値とドレイン・基
板間の単位面積当りの容量との関係の一例を示す特性
図。
【図４】図１中のＳＲＡＭセルに対する書き込み動作に
おける各ノードの波形の一例を示す図。
おける各ノードの波形の一例を示す図。
【図５】図１中の第１の基板バイアス発生回路の一例を
示す回路図。
示す回路図。
【図６】図５の回路の一動作例を示す波形図。
【図７】本発明の第２実施例に係る分割ワード線方式の
ＳＲＡＭの一部を示す回路図。
ＳＲＡＭの一部を示す回路図。
【図８】図７中のセクションワード線駆動用のＣＭＯＳ
ノア回路の一例を示す回路図。
ノア回路の一例を示す回路図。
【図９】Ｅ／Ｒ型メモリセルのアレイを用いた従来のＳ
ＲＡＭの一部を示す回路図。
ＲＡＭの一部を示す回路図。
【図１０】図９中のＣＭＯＳインバータ回路の両トラン
ジスタの構造を示す断面図。
ジスタの構造を示す断面図。
【図１１】図９中のビット線対にデータを書き込むため
の書き込みバッファ回路の一例を示す回路図。
の書き込みバッファ回路の一例を示す回路図。
【図１２】図９中のメモリセルに対する書き込み動作時
の各ノードの電圧波形を示す図。
の各ノードの電圧波形を示す図。
【図１３】ＤＲＡＭで使用されているワード線昇圧回路
およびワード線駆動回路の一例を示す回路図。
およびワード線駆動回路の一例を示す回路図。
【図１４】図１３の回路の動作例における各ノードの電
圧波形の一例を示す図。
圧波形の一例を示す図。
１１…Ｅ／Ｒ型ＳＲＡＭセル、１２…ワード線駆動用Ｃ
ＭＯＳ回路、１３…ロウデコーダ、１４…第１の基板バ
イアス発生回路、１５…第１の基板バイアス発生回路、
２１…Ｎウェル、２４…Ｐウェル、Ｔ15…ＰＭＯＳトラ
ンジスタ、Ｔ16…ＮＭＯＳトランジスタ。
ＭＯＳ回路、１３…ロウデコーダ、１４…第１の基板バ
イアス発生回路、１５…第１の基板バイアス発生回路、
２１…Ｎウェル、２４…Ｐウェル、Ｔ15…ＰＭＯＳトラ
ンジスタ、Ｔ16…ＮＭＯＳトランジスタ。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 21/8244 27/11 Ｈ０１Ｌ 27/04 Ｇ 7210−4Ｍ 27/10 ３８１ (72)発明者 星 聡 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイクロエレクトロニクス株式会社内
Claims (4)
- 【請求項１】 半導体基板上に形成されるＰＭＯＳトラ
ンジスタのＮ型基板領域を外部から供給される電源より
高い電位にバイアスする基板バイアスを出力する基板バ
イアス発生回路と、 メモリセルが行列状に配置されたメモリセルアレイと、 上記メモリセルアレイにおける同一行のメモリセルに接
続されたワード線と、 上記ワード線の選択時に上記ワード線に“Ｈ”レベルを
出力するためのＰＭＯＳトランジスタを有するワード線
駆動回路とを具備し、前記基板バイアス発生回路の出力
が前記ワード線駆動回路のＰＭＯＳトランジスタのＮ型
基板領域に供給されると共にその電源として供給される
ことを特徴とする半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、 前記メモリセルは、駆動用のエンハンスメント型ＭＯＳ
トランジスタと負荷用の高抵抗からなるＥ／Ｒ型インバ
ータ回路が２個クロス接続されてなるフリップフロップ
回路およびこのフリップフロップ回路の相補的な一対の
記憶ノードに対応して各一端が接続されたトランスファ
ゲート用の一対のＭＯＳトランジスタとにより構成され
たＥ／Ｒ型のＳＲＡＭセルであることを特徴とする半導
体記憶装置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、 前記基板バイアス発生回路が発生する基板バイアス電圧
は、半導体記憶装置に供給される電源電圧よりも前記Ｓ
ＲＡＭセルのトランスファゲート用のＭＯＳトランジス
タの閾値電圧分以上高いことを特徴とする半導体記憶装
置。 - 【請求項４】 請求項２または３記載の半導体記憶装置
において、 前記基板バイアス発生回路が発生する基板バイアス電圧
は、半導体記憶装置に供給される電源電圧と前記ワード
線駆動回路のＰＭＯＳトランジスタの閾値電圧の絶対値
との和の電圧よりも低いことを特徴とする半導体記憶装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6019532A JPH07230693A (ja) | 1994-02-16 | 1994-02-16 | 半導体記憶装置 |
| US08/388,984 US5524095A (en) | 1994-02-16 | 1995-02-15 | Semiconductor memory device with a substrate bias voltage generation circuit as a power supply of a word line driver circuit |
| KR1019950002900A KR0153847B1 (ko) | 1994-02-16 | 1995-02-16 | 반도체 기억장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6019532A JPH07230693A (ja) | 1994-02-16 | 1994-02-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07230693A true JPH07230693A (ja) | 1995-08-29 |
Family
ID=12001951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6019532A Pending JPH07230693A (ja) | 1994-02-16 | 1994-02-16 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5524095A (ja) |
| JP (1) | JPH07230693A (ja) |
| KR (1) | KR0153847B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436052B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 에스램셀의웰전위제어를통해누설전류를감소시킨에스램 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111094A (ja) * | 1994-10-12 | 1996-04-30 | Nec Corp | スタチック型半導体記憶装置 |
| JP3129131B2 (ja) * | 1995-02-01 | 2001-01-29 | 日本電気株式会社 | 昇圧回路 |
| US5703827A (en) * | 1996-02-29 | 1997-12-30 | Monolithic System Technology, Inc. | Method and structure for generating a boosted word line voltage and a back bias voltage for a memory array |
| JPH09292438A (ja) | 1996-04-30 | 1997-11-11 | Toshiba Corp | Ｃｍｏｓ集積回路装置、その検査方法及び検査装置 |
| US5835420A (en) * | 1997-06-27 | 1998-11-10 | Aplus Flash Technology, Inc. | Node-precise voltage regulation for a MOS memory system |
| US5844840A (en) * | 1997-08-19 | 1998-12-01 | Advanced Micro Devices, Inc. | High voltage NMOS pass gate having supply range, area, and speed advantages |
| JP4306821B2 (ja) * | 1997-10-07 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| US6510088B2 (en) * | 2001-03-22 | 2003-01-21 | Winbond Electronics Corporation | Semiconductor device having reduced leakage and method of operating the same |
| JP4038351B2 (ja) * | 2001-05-29 | 2008-01-23 | 株式会社東芝 | 半導体記憶装置 |
| US7199431B2 (en) * | 2004-10-25 | 2007-04-03 | Taiwan Semiconductor Manufacturing Company | Semiconductor devices with reduced impact from alien particles |
| JP4822791B2 (ja) * | 2005-10-04 | 2011-11-24 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US10910027B2 (en) | 2019-04-12 | 2021-02-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
| US10937476B2 (en) | 2019-06-24 | 2021-03-02 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
| US11205470B2 (en) * | 2020-04-20 | 2021-12-21 | Micron Technology, Inc. | Apparatuses and methods for providing main word line signal with dynamic well |
| US11381164B1 (en) * | 2021-03-19 | 2022-07-05 | Sandisk Technologies Llc | Pre-charge technique for improved charge pump efficiency |
| US11990175B2 (en) | 2022-04-01 | 2024-05-21 | Micron Technology, Inc. | Apparatuses and methods for controlling word line discharge |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0545266A3 (en) * | 1991-11-29 | 1993-08-04 | Nec Corporation | Semiconductor integrated circuit |
| JP2771729B2 (ja) * | 1992-04-16 | 1998-07-02 | 三菱電機株式会社 | チャージポンプ回路 |
-
1994
- 1994-02-16 JP JP6019532A patent/JPH07230693A/ja active Pending
-
1995
- 1995-02-15 US US08/388,984 patent/US5524095A/en not_active Expired - Lifetime
- 1995-02-16 KR KR1019950002900A patent/KR0153847B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100436052B1 (ko) * | 1996-12-30 | 2004-10-08 | 주식회사 하이닉스반도체 | 에스램셀의웰전위제어를통해누설전류를감소시킨에스램 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR950025787A (ko) | 1995-09-18 |
| KR0153847B1 (ko) | 1998-12-01 |
| US5524095A (en) | 1996-06-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |