JPH09292438A - Ｃｍｏｓ集積回路装置、その検査方法及び検査装置 - Google Patents
Ｃｍｏｓ集積回路装置、その検査方法及び検査装置Info
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- JPH09292438A JPH09292438A JP8109562A JP10956296A JPH09292438A JP H09292438 A JPH09292438 A JP H09292438A JP 8109562 A JP8109562 A JP 8109562A JP 10956296 A JP10956296 A JP 10956296A JP H09292438 A JPH09292438 A JP H09292438A
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- potential
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/30—Marginal testing, e.g. by varying supply voltage
- G01R31/3004—Current or voltage test
Abstract
(57)【要約】
【課題】 スタティック電源電流を精度良く検査するこ
とを可能にする。 【解決手段】 ＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを有するＣＭＯＳ回路と、前
記ＰチャネルＭＯＳトランジスタのソースに接続された
第１のパッド７と、前記ＮチャネルＭＯＳトランジスタ
のソースに接続された第２のパッド８と、前記Ｐチャネ
ルＭＯＳトランジスタが形成されているＮ型基板または
Ｎウエルに接続された第３のパッド２と、前記Ｎチャネ
ルＭＯＳトランジスタが形成されているＰ型基板または
Ｐウエルに接続された第４のパッド３と、を備えている
ことを特徴とするＣＭＯＳ集積回路装置。
とを可能にする。 【解決手段】 ＰチャネルＭＯＳトランジスタ及びＮチ
ャネルＭＯＳトランジスタを有するＣＭＯＳ回路と、前
記ＰチャネルＭＯＳトランジスタのソースに接続された
第１のパッド７と、前記ＮチャネルＭＯＳトランジスタ
のソースに接続された第２のパッド８と、前記Ｐチャネ
ルＭＯＳトランジスタが形成されているＮ型基板または
Ｎウエルに接続された第３のパッド２と、前記Ｎチャネ
ルＭＯＳトランジスタが形成されているＰ型基板または
Ｐウエルに接続された第４のパッド３と、を備えている
ことを特徴とするＣＭＯＳ集積回路装置。
Description
【０００１】
【発明の属する技術分野】本発明はＣＭＯＳ集積回路装
置、その検査方法及び検査装置に関するものである。
置、その検査方法及び検査装置に関するものである。
【０００２】
【従来の技術】一般的にＭＯＳＦＥＴのしきい値を下げ
るとＭＯＳＦＥＴの電流駆動力が増大し、回路が高速に
動作し、高性能なＬＳＩを実現できる。あるいは、消費
電力低減のために電源電圧を下げたとき、ＭＯＳＦＥＴ
のしきい値を下げると回路のスピードを損なうことなく
低電力化できる。
るとＭＯＳＦＥＴの電流駆動力が増大し、回路が高速に
動作し、高性能なＬＳＩを実現できる。あるいは、消費
電力低減のために電源電圧を下げたとき、ＭＯＳＦＥＴ
のしきい値を下げると回路のスピードを損なうことなく
低電力化できる。
【０００３】ところでＰチャネルＭＯＳトランジスタお
よびＮチャネルＭＯＳトランジスタを有するＣＭＯＳ回
路を備えたＣＭＯＳ集積回路の検査に、スタティック電
源電流を調べて不良品を選別排除する検査方法が広く行
われている。この方法は電源を入れ、入力にはＨかＬの
いずれかの信号を与えた状態で電源電流を計り、規定値
よりも大きな電流が流れるチップはなんらかの欠陥が混
入していると見なして選別排除する方法である。この方
法が可能な理由は、ＣＭＯＳ回路は入力が変化しない
（スタティック）状態では、電源電流（スタティック電
源電流）が流れないという特徴を利用している。
よびＮチャネルＭＯＳトランジスタを有するＣＭＯＳ回
路を備えたＣＭＯＳ集積回路の検査に、スタティック電
源電流を調べて不良品を選別排除する検査方法が広く行
われている。この方法は電源を入れ、入力にはＨかＬの
いずれかの信号を与えた状態で電源電流を計り、規定値
よりも大きな電流が流れるチップはなんらかの欠陥が混
入していると見なして選別排除する方法である。この方
法が可能な理由は、ＣＭＯＳ回路は入力が変化しない
（スタティック）状態では、電源電流（スタティック電
源電流）が流れないという特徴を利用している。
【０００４】
【発明が解決しようとする課題】ところが、しきい値を
下げるとＭＯＳＦＥＴのサブスレッショルド電流は増大
し、欠陥のない正常なチップにも大きなスタティック電
源電流が流れるので上記検査ができなくなる。その結
果、不良品が良品に混入して市場にでる可能性が高くな
ったり、あるいは不良品が良品に混入するのを防ぐため
の余分の検査コストがかかるといった問題があった。
下げるとＭＯＳＦＥＴのサブスレッショルド電流は増大
し、欠陥のない正常なチップにも大きなスタティック電
源電流が流れるので上記検査ができなくなる。その結
果、不良品が良品に混入して市場にでる可能性が高くな
ったり、あるいは不良品が良品に混入するのを防ぐため
の余分の検査コストがかかるといった問題があった。
【０００５】本発明は上記事情を考慮してなされたもの
であって、スタティック電源電流を精度良く検査できる
ＣＭＯＳ集積回路装置及びその検査方法を提供すること
を目的とする。
であって、スタティック電源電流を精度良く検査できる
ＣＭＯＳ集積回路装置及びその検査方法を提供すること
を目的とする。
【０００６】
【課題を解決するための手段】本発明によるＣＭＯＳ集
積回路装置の第１の態様は、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタを有するＣＭＯ
Ｓ回路と、前記ＰチャネルＭＯＳトランジスタのソース
に接続された第１のパッドと、前記ＮチャネルＭＯＳト
ランジスタのソースに接続された第２のパッドと、前記
ＰチャネルＭＯＳトランジスタが形成されているＮ型基
板またはＮウェルに接続された第３のパッドと、前記Ｎ
チャネルＭＯＳトランジスタが形成されているＰ型基板
またはＰウェルに接続された第４のパッドと、を備えて
いることを特徴とする。
積回路装置の第１の態様は、ＰチャネルＭＯＳトランジ
スタ及びＮチャネルＭＯＳトランジスタを有するＣＭＯ
Ｓ回路と、前記ＰチャネルＭＯＳトランジスタのソース
に接続された第１のパッドと、前記ＮチャネルＭＯＳト
ランジスタのソースに接続された第２のパッドと、前記
ＰチャネルＭＯＳトランジスタが形成されているＮ型基
板またはＮウェルに接続された第３のパッドと、前記Ｎ
チャネルＭＯＳトランジスタが形成されているＰ型基板
またはＰウェルに接続された第４のパッドと、を備えて
いることを特徴とする。
【０００７】また本発明によるＣＭＯＳ集積回路装置の
第２の態様は、第１の態様のＣＭＯＳ集積回路装置にお
いて製品出荷時には、前記第３のパッドは前記第１の電
源電位が印加されるように接続されるとともに前記第４
のパッドは前記第２の電源電位が印加されるように接続
されることを特徴とする。
第２の態様は、第１の態様のＣＭＯＳ集積回路装置にお
いて製品出荷時には、前記第３のパッドは前記第１の電
源電位が印加されるように接続されるとともに前記第４
のパッドは前記第２の電源電位が印加されるように接続
されることを特徴とする。
【０００８】また本発明によるＣＭＯＳ集積回路装置の
検査方法の第１の態様は、上記第１の態様のＣＭＯＳ集
積回路装置の検査時には、前記第１のパッドに第１の電
源電位を与えるとともに前記第２のパッドに前記第１の
電源電位より低い第２の電源電位を与え、かつ前記第３
のパッドには前記第１の電源電位より高い電位を与える
とともに前記第４のパッドには前記第２の電源電位より
低い電位を与え、このとき前記第１または第２のパッド
を流れる電流に基づいて前記ＣＭＯＳ集積回路装置を選
別排除することを特徴とする。
検査方法の第１の態様は、上記第１の態様のＣＭＯＳ集
積回路装置の検査時には、前記第１のパッドに第１の電
源電位を与えるとともに前記第２のパッドに前記第１の
電源電位より低い第２の電源電位を与え、かつ前記第３
のパッドには前記第１の電源電位より高い電位を与える
とともに前記第４のパッドには前記第２の電源電位より
低い電位を与え、このとき前記第１または第２のパッド
を流れる電流に基づいて前記ＣＭＯＳ集積回路装置を選
別排除することを特徴とする。
【０００９】また本発明によるＣＭＯＳ集積回路装置の
検査方法の第２の態様は、上記第１の態様のＣＭＯＳ集
積回路装置の検査時には、前記第３のパッドに第１の電
源電位より高い電位を与えるとともに前記第４のパッド
に第２の電源電位より低い電位を与え、かつ前記第１の
パッドに前記第１の電源電位以下であるが前記第２の電
源電位より高い第３の電源電位を与えるとともに前記第
２のパッドに前記第３の電源電位より低いが前記第２の
電源電位以上である第４の電源電位を与え、前記第２の
電源電位は前記第１の電源電位より低いことを特徴とす
る。
検査方法の第２の態様は、上記第１の態様のＣＭＯＳ集
積回路装置の検査時には、前記第３のパッドに第１の電
源電位より高い電位を与えるとともに前記第４のパッド
に第２の電源電位より低い電位を与え、かつ前記第１の
パッドに前記第１の電源電位以下であるが前記第２の電
源電位より高い第３の電源電位を与えるとともに前記第
２のパッドに前記第３の電源電位より低いが前記第２の
電源電位以上である第４の電源電位を与え、前記第２の
電源電位は前記第１の電源電位より低いことを特徴とす
る。
【００１０】また本発明によるＣＭＯＳ集積回路装置の
検査方法の第３の態様は、ＰチャネルＭＯＳトランジス
タ及びＮチャネルＭＯＳトランジスタを有しているＣＭ
ＯＳ集積回路装置の検査方法であって、検査時に前記Ｐ
チャネルＭＯＳトランジスタが形成されているＮ型基板
またはＮウェルには通常使用時よりも高い電位を与え、
前記ＮチャネルＭＯＳトランジスタが形成されているＰ
型基板またはＰウェルには通常使用時よりも低い電位を
与えることを特徴とする。
検査方法の第３の態様は、ＰチャネルＭＯＳトランジス
タ及びＮチャネルＭＯＳトランジスタを有しているＣＭ
ＯＳ集積回路装置の検査方法であって、検査時に前記Ｐ
チャネルＭＯＳトランジスタが形成されているＮ型基板
またはＮウェルには通常使用時よりも高い電位を与え、
前記ＮチャネルＭＯＳトランジスタが形成されているＰ
型基板またはＰウェルには通常使用時よりも低い電位を
与えることを特徴とする。
【００１１】また本発明によるＣＭＯＳ集積回路装置の
検査装置の第１の態様は、請求項１記載のＣＭＯＳ集積
回路装置の検査装置であって、前記第１のパッドに第１
の電源電位を与えるとともに前記第２のパッドに前記第
１の電源電位より低い第２の電源電位を与える第１の手
段と、前記第３のパッドには前記第１の電源電位より高
い電位を与えるとともに前記第４のパッドには前記第２
の電源電位より低い電位を与える第２の手段と、前記第
１または第２のパッドを流れる電流に基づいて前記ＣＭ
ＯＳ集積回路装置を選別排除する第３の手段と、を備え
ていることを特徴とする。
検査装置の第１の態様は、請求項１記載のＣＭＯＳ集積
回路装置の検査装置であって、前記第１のパッドに第１
の電源電位を与えるとともに前記第２のパッドに前記第
１の電源電位より低い第２の電源電位を与える第１の手
段と、前記第３のパッドには前記第１の電源電位より高
い電位を与えるとともに前記第４のパッドには前記第２
の電源電位より低い電位を与える第２の手段と、前記第
１または第２のパッドを流れる電流に基づいて前記ＣＭ
ＯＳ集積回路装置を選別排除する第３の手段と、を備え
ていることを特徴とする。
【００１２】また本発明によるＣＭＯＳ集積回路装置の
検査装置の第２の態様は、請求項１記載のＣＭＯＳ集積
回路装置の検査装置であって、検査時には、前記第３の
パッドに第１の電源電位より高い電位を与えるとともに
前記第４のパッドに第２の電源電位より低い電位を与え
る第１の手段と、前記第１のパッドに前記第１の電源電
位以下であるが前記第２の電源電位より高い第３の電源
電位を与えるとともに前記第２のパッドに前記第３の電
源電位より低いが前記第２の電源電位以上である第４の
電源電位を与える第２の手段と、を備え、前記第２の電
源電位は前記第１の電源電位より低いことを特徴とす
る。
検査装置の第２の態様は、請求項１記載のＣＭＯＳ集積
回路装置の検査装置であって、検査時には、前記第３の
パッドに第１の電源電位より高い電位を与えるとともに
前記第４のパッドに第２の電源電位より低い電位を与え
る第１の手段と、前記第１のパッドに前記第１の電源電
位以下であるが前記第２の電源電位より高い第３の電源
電位を与えるとともに前記第２のパッドに前記第３の電
源電位より低いが前記第２の電源電位以上である第４の
電源電位を与える第２の手段と、を備え、前記第２の電
源電位は前記第１の電源電位より低いことを特徴とす
る。
【００１３】
【発明の実施の形態】本発明によるＣＭＯＳ集積回路装
置の第１の実施の形態の構成を図１に示す。この実施の
形態のＣＭＯＳ集積回路装置１は、ＰチャネルＭＯＳト
ランジスタ及びＮチャネルＭＯＳトランジスタからなる
ＣＭＯＳ素子（図示せず）を有するとともにパッド２，
３，７，８を有している。パッド２は上記ＰチャネルＭ
ＯＳトランジスタが形成されるＮウェルまたはＮ型基板
（以下、ＮウェルまたはＮ型基板をＮ型半導体基板とい
う）に接続されており、パッド３は上記ＮチャネルＭＯ
Ｓトランジスタが形成されるＰウェルまたはＰ型基板
（以下、ＰウェルまたはＰ型基板をＰ型半導体基板とい
う）に接続されている。またパッド７は駆動電源ＶDD用
のパッドであり、パッド８は接地電源ＧＮＤ用のパッド
である。
置の第１の実施の形態の構成を図１に示す。この実施の
形態のＣＭＯＳ集積回路装置１は、ＰチャネルＭＯＳト
ランジスタ及びＮチャネルＭＯＳトランジスタからなる
ＣＭＯＳ素子（図示せず）を有するとともにパッド２，
３，７，８を有している。パッド２は上記ＰチャネルＭ
ＯＳトランジスタが形成されるＮウェルまたはＮ型基板
（以下、ＮウェルまたはＮ型基板をＮ型半導体基板とい
う）に接続されており、パッド３は上記ＮチャネルＭＯ
Ｓトランジスタが形成されるＰウェルまたはＰ型基板
（以下、ＰウェルまたはＰ型基板をＰ型半導体基板とい
う）に接続されている。またパッド７は駆動電源ＶDD用
のパッドであり、パッド８は接地電源ＧＮＤ用のパッド
である。
【００１４】この第１の実施の形態のＣＭＯＳ集積回路
装置のスタティック電源電流の検査方法を説明する。
装置のスタティック電源電流の検査方法を説明する。
【００１５】スタティック電源電流検査時は、スイッチ
回路８２を用いてＰ型半導体基板にパッド３を介して接
地電位ＧＮＤよりも低い電位ＶL を与え、スイッチ回路
８０を用いてＮ型半導体基板にパッド２を介して駆動電
位ＶDDよりも高い電位を与える（図１参照）。そして他
の入力用パッドには駆動電位ＶDDまたは接地電位ＧＮＤ
を与える。例えばパッド７には駆動電位ＶDDを、パッド
８に接地電位を与える。このようにすることによりＰ型
半導体基板に形成されたＮＭＯＳトランジスタ及びＮ型
半導体基板に形成されたＰＭＯＳトランジスタのしきい
値はともにバックゲート効果により高くなる。この状態
でＣＭＯＳ集積回路装置１のスタティック電流、例えば
パッド７またはパッド８を介して流れる電流を電流計８
４を用いて測定し、この測定値が規定値よりも大きいＣ
ＭＯＳ集積回路装置１を選別排除する。
回路８２を用いてＰ型半導体基板にパッド３を介して接
地電位ＧＮＤよりも低い電位ＶL を与え、スイッチ回路
８０を用いてＮ型半導体基板にパッド２を介して駆動電
位ＶDDよりも高い電位を与える（図１参照）。そして他
の入力用パッドには駆動電位ＶDDまたは接地電位ＧＮＤ
を与える。例えばパッド７には駆動電位ＶDDを、パッド
８に接地電位を与える。このようにすることによりＰ型
半導体基板に形成されたＮＭＯＳトランジスタ及びＮ型
半導体基板に形成されたＰＭＯＳトランジスタのしきい
値はともにバックゲート効果により高くなる。この状態
でＣＭＯＳ集積回路装置１のスタティック電流、例えば
パッド７またはパッド８を介して流れる電流を電流計８
４を用いて測定し、この測定値が規定値よりも大きいＣ
ＭＯＳ集積回路装置１を選別排除する。
【００１６】基板やウェル領域に与える電位は、デバイ
スの特性（バックゲート効果係数としきい値）によって
異なる。一例をあげると、Ｐ型基板もしくはＰ型ウェル
には−２Ｖを与え、Ｎ型基板もしくはＮ型ウェルには電
源電位＋２Ｖを与えると、例えばＰＭＯＳ、ＮＭＯＳの
しきい値は約０．４Ｖ高くなり、スタティック電源電流
検査が可能になる。また、選別の基準となるスタティッ
ク電源電流の規定値も集積度などによって異なるが、一
例として１０μＡ程度である。
スの特性（バックゲート効果係数としきい値）によって
異なる。一例をあげると、Ｐ型基板もしくはＰ型ウェル
には−２Ｖを与え、Ｎ型基板もしくはＮ型ウェルには電
源電位＋２Ｖを与えると、例えばＰＭＯＳ、ＮＭＯＳの
しきい値は約０．４Ｖ高くなり、スタティック電源電流
検査が可能になる。また、選別の基準となるスタティッ
ク電源電流の規定値も集積度などによって異なるが、一
例として１０μＡ程度である。
【００１７】その他の検査をするときは、パッド３を介
して、Ｐ型基板もしくはＰ型ウェルには接地電位を与
え、パッド２を介してＮ型基板もしくはＮ型ウェルには
電源電位を与える。その結果、ＭＯＳＦＥＴは本来の特
性で動作し、集積回路の性能を正しく評価できる。
して、Ｐ型基板もしくはＰ型ウェルには接地電位を与
え、パッド２を介してＮ型基板もしくはＮ型ウェルには
電源電位を与える。その結果、ＭＯＳＦＥＴは本来の特
性で動作し、集積回路の性能を正しく評価できる。
【００１８】製品出荷時には、Ｐ型基板もしくはＰ型ウ
ェルに接続されたパッド３は接地ピンにボンディング接
続し、Ｎ型基板もしくはＮ型ウェルに接続されたパッド
２は電源ピンにボンディング接続する。
ェルに接続されたパッド３は接地ピンにボンディング接
続し、Ｎ型基板もしくはＮ型ウェルに接続されたパッド
２は電源ピンにボンディング接続する。
【００１９】以上説明したように本実施の形態によれ
ば、スタティック電源電流の検査時にはＭＯＳトランジ
スタのしきい値を高くした状態で行うことが可能となる
ため、スタティック電源電流を精度良く検査することが
でき、不良品を容易に選別排除することができる。
ば、スタティック電源電流の検査時にはＭＯＳトランジ
スタのしきい値を高くした状態で行うことが可能となる
ため、スタティック電源電流を精度良く検査することが
でき、不良品を容易に選別排除することができる。
【００２０】なお、上記第１の実施の形態のＣＭＯＳ集
積回路装置においては、半導体基板やウェル領域には大
きな電流は流れないのでパッドは各１個でよく、パッド
への配線も細くてよい。多層配線技術を使えば、パッド
への配線は容易にできる。半導体基板やウェル領域への
接続は、頻繁に取る必要はなく、容易にできる。
積回路装置においては、半導体基板やウェル領域には大
きな電流は流れないのでパッドは各１個でよく、パッド
への配線も細くてよい。多層配線技術を使えば、パッド
への配線は容易にできる。半導体基板やウェル領域への
接続は、頻繁に取る必要はなく、容易にできる。
【００２１】次に本発明によるＣＭＯＳ集積回路装置の
第２の実施の形態の構成を図２に示す。この実施の形態
のＣＭＯＳ集積回路装置は、パッド７，８と、第１の回
路１０と、パッド２１，２２と、第２の回路３０と、第
３の回路４０とを備えている。第１の回路１０はＰＭＯ
Ｓトランジスタ１２およびＮＭＯＳトランジスタ１４か
らなるＣＭＯＳインバータを有している。ＰＭＯＳトラ
ンジスタ１２のソースは、通常時に電源電位ＶDDが印加
されるパッド７に接続され、このトランジスタ１２が形
成されているＮ型基板またはＮウェルもパッド７に接続
されている。またＮＭＯＳトランジスタ１４のソースは
通常時に接地電位ＧＮＤが印加されるパッド８に接続さ
れ、このトランジスタ１４が形成されているＰ型基板ま
たはＰウェルもパッド８に接続されている。なお、この
第１の回路内の信号はＶDDとＧＮＤの間の振幅をとる。
第２の実施の形態の構成を図２に示す。この実施の形態
のＣＭＯＳ集積回路装置は、パッド７，８と、第１の回
路１０と、パッド２１，２２と、第２の回路３０と、第
３の回路４０とを備えている。第１の回路１０はＰＭＯ
Ｓトランジスタ１２およびＮＭＯＳトランジスタ１４か
らなるＣＭＯＳインバータを有している。ＰＭＯＳトラ
ンジスタ１２のソースは、通常時に電源電位ＶDDが印加
されるパッド７に接続され、このトランジスタ１２が形
成されているＮ型基板またはＮウェルもパッド７に接続
されている。またＮＭＯＳトランジスタ１４のソースは
通常時に接地電位ＧＮＤが印加されるパッド８に接続さ
れ、このトランジスタ１４が形成されているＰ型基板ま
たはＰウェルもパッド８に接続されている。なお、この
第１の回路内の信号はＶDDとＧＮＤの間の振幅をとる。
【００２２】一方、パッド２１には通常時及び検査時と
も駆動電位ＶDDよりも低い電位ＶDD L （≦ＶDD）が印加
され、パッド２２には通常時及び検査時とも接地電位Ｇ
ＮＤよりも高い電位ＶSSL （≧ＧＮＤ）が印加される。
も駆動電位ＶDDよりも低い電位ＶDD L （≦ＶDD）が印加
され、パッド２２には通常時及び検査時とも接地電位Ｇ
ＮＤよりも高い電位ＶSSL （≧ＧＮＤ）が印加される。
【００２３】第２の回路は直列に接続されたｎ個のＣＭ
ＯＳインバータ回路３１1 ，…３１n を有しており、各
ＣＭＯＳインバータ回路３１i (i=1, …n)はＰＭＯＳト
ランジスタ３２i とＮＭＯＳトランジスタ３４i からな
っている。ＣＭＯＳインバータ回路３１1 の入力端は第
１の回路１０のＣＭＯＳインバータ回路の出力端に接続
されている。またＣＭＯＳインバータ回路３１i (i=1,
…n-1)の出力端はＣＭＯＳインバータ回路３１i+1 の入
力端に接続されている。そして各ＰＭＯＳトランジスタ
３２i (i=1, …n)のソースはパッド２１に接続され、こ
れらのＰＭＯＳトランジスタ３２１、…３２ｎが形成さ
れているＮ型基板またはＮウェルはパッド７に接続され
ている。また各ＮＭＯＳトランジスタ３４i (i=1, …n)
のソースはパッド２２に接続され、これらのトランジス
タ３４1 …３４n が形成されているＰ型基板またはＰウ
ェルはパッド８に接続されている。したがってこの第２
の回路内における信号はＶDDL とＶSSL の間の振幅をと
る。
ＯＳインバータ回路３１1 ，…３１n を有しており、各
ＣＭＯＳインバータ回路３１i (i=1, …n)はＰＭＯＳト
ランジスタ３２i とＮＭＯＳトランジスタ３４i からな
っている。ＣＭＯＳインバータ回路３１1 の入力端は第
１の回路１０のＣＭＯＳインバータ回路の出力端に接続
されている。またＣＭＯＳインバータ回路３１i (i=1,
…n-1)の出力端はＣＭＯＳインバータ回路３１i+1 の入
力端に接続されている。そして各ＰＭＯＳトランジスタ
３２i (i=1, …n)のソースはパッド２１に接続され、こ
れらのＰＭＯＳトランジスタ３２１、…３２ｎが形成さ
れているＮ型基板またはＮウェルはパッド７に接続され
ている。また各ＮＭＯＳトランジスタ３４i (i=1, …n)
のソースはパッド２２に接続され、これらのトランジス
タ３４1 …３４n が形成されているＰ型基板またはＰウ
ェルはパッド８に接続されている。したがってこの第２
の回路内における信号はＶDDL とＶSSL の間の振幅をと
る。
【００２４】第３の回路４０はラッチ型センスアンプ・
フリップフロップ回路４１と、ＰＭＯＳトランジスタ４
２およびＮＭＯＳトランジスタ４４からなるＣＭＯＳイ
ンバータ回路とを備えている。このラッチ型センスアン
プ・フリップフロップ回路はメモリのセンスアンプとし
て一般に使われるラッチ型センスアンプであって、小振
幅の信号を検出し、その結果をフリップフロップ回路に
ＶDDあるいはＧＮＤの電位のデータとして保持しておく
ことにより、ＶDD〜ＧＮＤの間の振幅を有する信号にレ
ベル変換するものであり、Matsui,M et al,"200MHz Vid
eo CompressionMacrocells Using Low-Swing Different
ial Logic”，ISSCC Dig,Tech.Papers,pp76〜77,Feb.19
94 に詳述されている。
フリップフロップ回路４１と、ＰＭＯＳトランジスタ４
２およびＮＭＯＳトランジスタ４４からなるＣＭＯＳイ
ンバータ回路とを備えている。このラッチ型センスアン
プ・フリップフロップ回路はメモリのセンスアンプとし
て一般に使われるラッチ型センスアンプであって、小振
幅の信号を検出し、その結果をフリップフロップ回路に
ＶDDあるいはＧＮＤの電位のデータとして保持しておく
ことにより、ＶDD〜ＧＮＤの間の振幅を有する信号にレ
ベル変換するものであり、Matsui,M et al,"200MHz Vid
eo CompressionMacrocells Using Low-Swing Different
ial Logic”，ISSCC Dig,Tech.Papers,pp76〜77,Feb.19
94 に詳述されている。
【００２５】なお、本実施の形態においては、このセン
スアンプ回路４１は第２の回路の最終段のＣＭＯＳイン
バータ回路３１ｎの出力端と入力端の電位を入力信号と
して、出力をフリップフロップ回路を介してＰＭＯＳト
ランジスタ４２およびＮＭＯＳトランジスタ４４からな
るＣＭＯＳインバータ回路に送出する。なお、このＣＭ
ＯＳインバータ回路およびラッチ型センスアンプ・フリ
ップフロップ回路４１は電源電位ＶDDと接地電位ＧＮＤ
によって駆動される。したがって第３の回路４０の出力
信号はＶDDとＧＮＤの間の振幅をとることになる。
スアンプ回路４１は第２の回路の最終段のＣＭＯＳイン
バータ回路３１ｎの出力端と入力端の電位を入力信号と
して、出力をフリップフロップ回路を介してＰＭＯＳト
ランジスタ４２およびＮＭＯＳトランジスタ４４からな
るＣＭＯＳインバータ回路に送出する。なお、このＣＭ
ＯＳインバータ回路およびラッチ型センスアンプ・フリ
ップフロップ回路４１は電源電位ＶDDと接地電位ＧＮＤ
によって駆動される。したがって第３の回路４０の出力
信号はＶDDとＧＮＤの間の振幅をとることになる。
【００２６】また第３の回路を構成するＮＭＯＳトラン
ジスタが形成されるＰ型基板またはＰウェルは接地電源
ＧＮＤに接続され、ＰＭＯＳトランジスタが形成される
Ｎ型基板またはＮウェルは駆動電源に接続されている。
また第１及び第３の回路を構成するトランジスタのしき
い値は高く設定されており、第２の回路は低電位でも高
速動作を可能にするために構成するトランジスタのしき
い値は低く設定されている。
ジスタが形成されるＰ型基板またはＰウェルは接地電源
ＧＮＤに接続され、ＰＭＯＳトランジスタが形成される
Ｎ型基板またはＮウェルは駆動電源に接続されている。
また第１及び第３の回路を構成するトランジスタのしき
い値は高く設定されており、第２の回路は低電位でも高
速動作を可能にするために構成するトランジスタのしき
い値は低く設定されている。
【００２７】次にこの第２の実施の形態のＣＭＯＳ集積
回路装置、特に第２の回路３０のスタティック電源電流
の検査方法を説明する。今、ＶDD＝３．０Ｖ、ＶDDL ＝
１．０Ｖ、ＶSSL ＝０Ｖとする。スタティック電源電流
の検査時には、パッド８に通常使用時の電位ＧＮＤより
も低い電位（例えば、−２Ｖ）を印加し、パッド７に通
常使用時の電位ＶDD（例えば３Ｖ）よりも高い電位（例
えば５Ｖ）印加する。なお、パッド２１にはＶDDL が、
パッド２２にはＶSSL が印加されている。すると、第２
の回路３０のＰＭＯＳトランジスタ３２i (i=1, …n)と
ＮＭＯＳトランジスタ３４i (i=1, …n)には各々−４Ｖ
と−２Ｖのバックゲートがかかり、通常時よりも大きな
バックゲートがかかることになる。なお、通常使用時の
バックゲートはＰＭＯＳトランジスタ３２i (i=1, …n)
は−２Ｖ、ＮＭＯＳトランジスタは０Ｖである。
回路装置、特に第２の回路３０のスタティック電源電流
の検査方法を説明する。今、ＶDD＝３．０Ｖ、ＶDDL ＝
１．０Ｖ、ＶSSL ＝０Ｖとする。スタティック電源電流
の検査時には、パッド８に通常使用時の電位ＧＮＤより
も低い電位（例えば、−２Ｖ）を印加し、パッド７に通
常使用時の電位ＶDD（例えば３Ｖ）よりも高い電位（例
えば５Ｖ）印加する。なお、パッド２１にはＶDDL が、
パッド２２にはＶSSL が印加されている。すると、第２
の回路３０のＰＭＯＳトランジスタ３２i (i=1, …n)と
ＮＭＯＳトランジスタ３４i (i=1, …n)には各々−４Ｖ
と−２Ｖのバックゲートがかかり、通常時よりも大きな
バックゲートがかかることになる。なお、通常使用時の
バックゲートはＰＭＯＳトランジスタ３２i (i=1, …n)
は−２Ｖ、ＮＭＯＳトランジスタは０Ｖである。
【００２８】これにより、スタティック電源電流検査時
には第２の回路３０を構成するトランジスタのしきい値
が高くなり、スタティック電流を精度良く検査すること
ができる。なお、スタティック電流はパッド２１または
パッド２２を流れる電流を測定することにより行う。そ
して測定値が規定値よりも大きい場合に選別排除する。
には第２の回路３０を構成するトランジスタのしきい値
が高くなり、スタティック電流を精度良く検査すること
ができる。なお、スタティック電流はパッド２１または
パッド２２を流れる電流を測定することにより行う。そ
して測定値が規定値よりも大きい場合に選別排除する。
【００２９】この検査時には、第１の回路１０から第２
の回路３０への信号は第２の回路３０に印加される電位
ＶSSL よりも低い信号や、ＶDDL よりも高い信号となる
が、第２の回路３０の入力段の回路に直流電源は流れな
い。
の回路３０への信号は第２の回路３０に印加される電位
ＶSSL よりも低い信号や、ＶDDL よりも高い信号となる
が、第２の回路３０の入力段の回路に直流電源は流れな
い。
【００３０】また第２の回路３０から第３の回路４０へ
の信号は、第３の回路４０の駆動電位ＶDDとＧＮＤの中
間でＶDDL またはＶSSL の信号が入力するが、クロック
信号ＣＬＫを“Ｌ”（＝ＧＮＤ）にしておけば、第３の
回路４０の初段のセンスアンプ回路４１には直流電源は
流れない。センス回路４１はＶDDまたはＧＮＤのレベル
の信号を出力しているのでセンスアンプ回路４１以降の
回路にも直流電源は流れない。
の信号は、第３の回路４０の駆動電位ＶDDとＧＮＤの中
間でＶDDL またはＶSSL の信号が入力するが、クロック
信号ＣＬＫを“Ｌ”（＝ＧＮＤ）にしておけば、第３の
回路４０の初段のセンスアンプ回路４１には直流電源は
流れない。センス回路４１はＶDDまたはＧＮＤのレベル
の信号を出力しているのでセンスアンプ回路４１以降の
回路にも直流電源は流れない。
【００３１】なお、第１および第２の実施の形態におい
ては、スタティック電源電流検査時には、パッドを介し
て、Ｐ型基板またはＰウェルには通常時より低い電位を
与え、Ｎ型基板またはＮウェルには通常時よりも高い電
位を与えていたが、図３に示すような基板電位発生回路
５０とスイッチ回路６０とからなる装置を用いて行って
も良い。
ては、スタティック電源電流検査時には、パッドを介し
て、Ｐ型基板またはＰウェルには通常時より低い電位を
与え、Ｎ型基板またはＮウェルには通常時よりも高い電
位を与えていたが、図３に示すような基板電位発生回路
５０とスイッチ回路６０とからなる装置を用いて行って
も良い。
【００３２】図３に示す装置を用いた場合、通常使用時
には制御信号によって基板電位発生回路５０の動作をＯ
ＦＦさせるとともにスイッチ回路をＯＮさせて、半導体
基板と電源とを接続し、スタティック電源電流検査時に
は制御信号によってスイッチ回路６０をＯＦＦさせると
ともに基板電位発生回路５０をＯＮさせて、Ｐ型基板ま
たはＰウェルの電位を低くし、Ｎ型基板またはＮウェル
の電位を高くするようにする。
には制御信号によって基板電位発生回路５０の動作をＯ
ＦＦさせるとともにスイッチ回路をＯＮさせて、半導体
基板と電源とを接続し、スタティック電源電流検査時に
は制御信号によってスイッチ回路６０をＯＦＦさせると
ともに基板電位発生回路５０をＯＮさせて、Ｐ型基板ま
たはＰウェルの電位を低くし、Ｎ型基板またはＮウェル
の電位を高くするようにする。
【００３３】当然のことながら、上記基板電位発生回路
５０およびスイッチ回路６０からなる装置はＰＭＯＳト
ランジスタとＮＭＯＳトランジスタでは別々に設ける必
要がある。これらの装置は検査すべきＣＭＯＳ集積回路
装置と同一チップ上に形成される。
５０およびスイッチ回路６０からなる装置はＰＭＯＳト
ランジスタとＮＭＯＳトランジスタでは別々に設ける必
要がある。これらの装置は検査すべきＣＭＯＳ集積回路
装置と同一チップ上に形成される。
【００３４】なお、図３に示す上記装置のより詳細な具
体例については、本出願人によって出願された特願平８
−８０１２２号に開示されている。
体例については、本出願人によって出願された特願平８
−８０１２２号に開示されている。
【００３５】なお、上記装置を用いてスタティック電源
電流の検査時には、上述以外の入力信号は変化させな
い。この状態でスタティック電源電流を測定し、この測
定値が規定値よりも大きいＣＭＯＳ集積回路装置を選別
排除する。これによりスタティック電源電流を精度良く
検査することができる。
電流の検査時には、上述以外の入力信号は変化させな
い。この状態でスタティック電源電流を測定し、この測
定値が規定値よりも大きいＣＭＯＳ集積回路装置を選別
排除する。これによりスタティック電源電流を精度良く
検査することができる。
【００３６】
【発明の効果】以上述べたように本発明によればスタテ
ィック電源電流を精度良く検査することができる。
ィック電源電流を精度良く検査することができる。
【図１】本発明によるＣＭＯＳ集積回路装置の第１の実
施の形態の構成を示す構成図。
施の形態の構成を示す構成図。
【図２】本発明によるＣＭＯＳ集積回路装置の第２の実
施の形態の構成を示す回路図。
施の形態の構成を示す回路図。
【図３】本発明の検査方法に用いられる装置の構成を示
すブロック図。
すブロック図。
１ ＣＭＯＳ集積回路装置 ２ パッド ３ パッド ７ パッド ８ パッド １０ 第１の回路 １２ ＰＭＯＳトランジスタ １４ ＮＭＯＳトランジスタ ２１ パッド ２２ パッド ３０ 第２の回路 ３１i (i=1, …n) ＣＭＯＳインバータ回路 ３２i (i=1, …n) ＰＭＯＳトランジスタ ３４i (i=1, …n) ＮＭＯＳトランジスタ ４０ 第３の回路 ４１ ラッチ型センスアンプ・フリップフロップ回路 ４２ ＰＭＯＳトランジスタ ４４ ＮＭＯＳトランジスタ ５０ 基板電位発生回路 ６０ スイッチ回路 ８０ スイッチ回路 ８２ スイッチ回路 ８４ 電流計
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/092
Claims (7)
- 【請求項１】ＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタを有するＣＭＯＳ回路と、 前記ＰチャネルＭＯＳトランジスタのソースに接続され
た第１のパッドと、 前記ＮチャネルＭＯＳトランジスタのソースに接続され
た第２のパッドと、 前記ＰチャネルＭＯＳトランジスタが形成されているＮ
型基板またはＮウェルに接続された第３のパッドと、 前記ＮチャネルＭＯＳトランジスタが形成されているＰ
型基板またはＰウェルに接続された第４のパッドと、 を備えていることを特徴とするＣＭＯＳ集積回路装置。 - 【請求項２】製品出荷時には、前記第３のパッドは前記
第１の電源電位が印加されるように接続されるとともに
前記第４のパッドは前記第２の電源電位が印加されるよ
うに接続されることを特徴とする請求項１記載のＣＭＯ
Ｓ集積回路装置。 - 【請求項３】請求項１記載のＣＭＯＳ集積回路装置の検
査方法であって、検査時には、前記第１のパッドに第１
の電源電位を与えるとともに前記第２のパッドに前記第
１の電源電位より低い第２の電源電位を与え、かつ前記
第３のパッドには前記第１の電源電位より高い電位を与
えるとともに前記第４のパッドには前記第２の電源電位
より低い電位を与え、このとき前記第１または第２のパ
ッドを流れる電流に基づいて前記ＣＭＯＳ集積回路装置
を選別排除することを特徴とするＣＭＯＳ集積回路装置
の検査方法。 - 【請求項４】請求項１記載のＣＭＯＳ集積回路装置の検
査方法であって、検査時には、 前記第３のパッドに第１の電源電位より高い電位を与え
るとともに前記第４のパッドに第２の電源電位より低い
電位を与え、かつ前記第１のパッドに前記第１の電源電
位以下であるが前記第２の電源電位より高い第３の電源
電位を与えるとともに前記第２のパッドに前記第３の電
源電位より低いが前記第２の電源電位以上である第４の
電源電位を与え、前記第２の電源電位は前記第１の電源
電位より低いことを特徴とするＣＭＯＳ集積回路装置の
検査方法。 - 【請求項５】ＰチャネルＭＯＳトランジスタ及びＮチャ
ネルＭＯＳトランジスタを有しているＣＭＯＳ集積回路
装置の検査方法であって、 検査時に前記ＰチャネルＭＯＳトランジスタが形成され
ているＮ型基板またはＮウェルには通常使用時よりも高
い電位を与え、前記ＮチャネルＭＯＳトランジスタが形
成されているＰ型基板またはＰウェルには通常使用時よ
りも低い電位を与えることを特徴とするＣＭＯＳ集積回
路装置の検査方法。 - 【請求項６】請求項１記載のＣＭＯＳ集積回路装置の検
査装置であって、 前記第１のパッドに第１の電源電位を与えるとともに前
記第２のパッドに前記第１の電源電位より低い第２の電
源電位を与える第１の手段と、 前記第３のパッドには前記第１の電源電位より高い電位
を与えるとともに前記第４のパッドには前記第２の電源
電位より低い電位を与える第２の手段と、 前記第１または第２のパッドを流れる電流に基づいて前
記ＣＭＯＳ集積回路装置を選別排除する第３の手段と、 を備えていることを特徴とするＣＭＯＳ集積回路装置の
検査装置。 - 【請求項７】請求項１記載のＣＭＯＳ集積回路装置の検
査装置であって、 検査時には、前記第３のパッドに第１の電源電位より高
い電位を与えるとともに前記第４のパッドに第２の電源
電位より低い電位を与える第１の手段と、 前記第１のパッドに前記第１の電源電位以下であるが前
記第２の電源電位より高い第３の電源電位を与えるとと
もに前記第２のパッドに前記第３の電源電位より低いが
前記第２の電源電位以上である第４の電源電位を与える
第２の手段と、 を備え、前記第２の電源電位は前記第１の電源電位より
低いことを特徴とするＣＭＯＳ集積回路装置の検査装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109562A JPH09292438A (ja) | 1996-04-30 | 1996-04-30 | Ｃｍｏｓ集積回路装置、その検査方法及び検査装置 |
| US08/831,193 US6051442A (en) | 1996-04-30 | 1997-04-02 | CMOS integrated circuit device and its inspecting method and device |
| US09/122,489 US6023186A (en) | 1996-04-30 | 1998-07-24 | CMOS integrated circuit device and inspection method thereof |
| US09/521,049 US6187602B1 (en) | 1996-04-30 | 2000-03-08 | CMOS integrated circuit device and its inspecting method and device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8109562A JPH09292438A (ja) | 1996-04-30 | 1996-04-30 | Ｃｍｏｓ集積回路装置、その検査方法及び検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09292438A true JPH09292438A (ja) | 1997-11-11 |
Family
ID=14513395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8109562A Pending JPH09292438A (ja) | 1996-04-30 | 1996-04-30 | Ｃｍｏｓ集積回路装置、その検査方法及び検査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6051442A (ja) |
| JP (1) | JPH09292438A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10243599A1 (de) * | 2002-09-19 | 2004-04-01 | MAX-PLANCK-Gesellschaft zur Förderung der Wissenschaften e.V. | Messvorrichtung und -verfahren für ein Screening bei auf Elektroden immobilisierten Zellen |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692870A (en) * | 1984-12-20 | 1987-09-08 | Pitney Bowes Inc. | General purpose processor module for mailroom equipment |
| NL8900050A (nl) * | 1989-01-10 | 1990-08-01 | Philips Nv | Inrichting voor het meten van een ruststroom van een geintegreerde monolitische digitale schakeling, geintegreerde monolitische digitale schakeling voorzien van een dergelijke inrichting en testapparaat voorzien van een dergelijke inrichting. |
| US5304839A (en) * | 1990-12-04 | 1994-04-19 | At&T Bell Laboratories | Bipolar ESD protection for integrated circuits |
| JPH06162782A (ja) * | 1992-11-17 | 1994-06-10 | Hitachi Ltd | 半導体集積回路装置 |
| TW260788B (ja) * | 1993-09-01 | 1995-10-21 | Philips Electronics Nv | |
| EP0685073A1 (en) * | 1993-12-16 | 1995-12-06 | Koninklijke Philips Electronics N.V. | Separate i ddq-testing of signal path and bias path in an ic |
| JPH07230693A (ja) * | 1994-02-16 | 1995-08-29 | Toshiba Corp | 半導体記憶装置 |
| US5731700A (en) * | 1994-03-14 | 1998-03-24 | Lsi Logic Corporation | Quiescent power supply current test method and apparatus for integrated circuits |
| US5694063A (en) * | 1994-08-11 | 1997-12-02 | Ltx Corporation | High speed IDDQ monitor circuit |
-
1996
- 1996-04-30 JP JP8109562A patent/JPH09292438A/ja active Pending
-
1997
- 1997-04-02 US US08/831,193 patent/US6051442A/en not_active Expired - Fee Related
-
2000
- 2000-03-08 US US09/521,049 patent/US6187602B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6051442A (en) | 2000-04-18 |
| US6187602B1 (en) | 2001-02-13 |
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