JPH06162782A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06162782A JPH06162782A JP4330933A JP33093392A JPH06162782A JP H06162782 A JPH06162782 A JP H06162782A JP 4330933 A JP4330933 A JP 4330933A JP 33093392 A JP33093392 A JP 33093392A JP H06162782 A JPH06162782 A JP H06162782A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
- H03K19/017527—Interface arrangements using a combination of bipolar and field effect transistors [BIFET] with at least one differential stage
Abstract
(57)【要約】
【目的】 簡単な構成により、動作の高速化と低消費電
力化を可能にした半導体集積回路装置を提供する。 【構成】 差動トランジスタが非飽和領域で動作するよ
うな範囲で出力信号レベルを増幅させる入力バッファを
用いてＥＣＬレベルの入力信号を受けて、上記入力バッ
ファの動作電圧より絶対値的に小さくされた動作電圧及
び回路の接地電位により動作させられるＣＭＯＳ回路又
はＢｉ−ＣＭＯＳ回路に供給する。 【効果】 入力バッファ及びその出力信号を受ける初段
のＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路が信号伝達とレ
ベル変換を兼ねるので、簡単な構成により動作の高速化
と低消費電力化が可能になる。
力化を可能にした半導体集積回路装置を提供する。 【構成】 差動トランジスタが非飽和領域で動作するよ
うな範囲で出力信号レベルを増幅させる入力バッファを
用いてＥＣＬレベルの入力信号を受けて、上記入力バッ
ファの動作電圧より絶対値的に小さくされた動作電圧及
び回路の接地電位により動作させられるＣＭＯＳ回路又
はＢｉ−ＣＭＯＳ回路に供給する。 【効果】 入力バッファ及びその出力信号を受ける初段
のＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路が信号伝達とレ
ベル変換を兼ねるので、簡単な構成により動作の高速化
と低消費電力化が可能になる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体集積回路装置
に関し、例えばＥＣＬ（エミッタ・カップルド・ロジッ
ク）インターフェイス構成のＢｉ−ＣＭＯＳ（バイポー
ラ型トランジスタとＣＭＯＳ回路との複合回路）構成の
スタティック型ＲＡＭ（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。
に関し、例えばＥＣＬ（エミッタ・カップルド・ロジッ
ク）インターフェイス構成のＢｉ−ＣＭＯＳ（バイポー
ラ型トランジスタとＣＭＯＳ回路との複合回路）構成の
スタティック型ＲＡＭ（ランダム・アクセス・メモリ）
に利用して有効な技術に関するものである。
【０００２】
【従来の技術】メモリセルをＣＭＯＳ回路により構成す
ることにより、高集積化と低消費電力化を図りつつ、入
出力回路にＥＣＬ回路を用いたＢｉ−ＣＭＯＳ構成のス
タティック型ＲＡＭがある。このようなＢｉ−ＣＭＯＳ
構成のスタティック型ＲＡＭの例として、アイ・エス・
エス・シー・シー ダイジェスト オブ テクニカルペ
ーパーズ（ISSCC Digest of Technical Papers,pp.32-3
3;Feb.,1989)がある。このスタティック型ＲＡＭでは、
ＥＣＬレベルをＣＭＯＳレベルに変換するレベル変換回
路を必要とするものである。上記レベル変換回路を省略
して高速化を図ったものとして、特開平３−１５２７９
８号公報がある。
ることにより、高集積化と低消費電力化を図りつつ、入
出力回路にＥＣＬ回路を用いたＢｉ−ＣＭＯＳ構成のス
タティック型ＲＡＭがある。このようなＢｉ−ＣＭＯＳ
構成のスタティック型ＲＡＭの例として、アイ・エス・
エス・シー・シー ダイジェスト オブ テクニカルペ
ーパーズ（ISSCC Digest of Technical Papers,pp.32-3
3;Feb.,1989)がある。このスタティック型ＲＡＭでは、
ＥＣＬレベルをＣＭＯＳレベルに変換するレベル変換回
路を必要とするものである。上記レベル変換回路を省略
して高速化を図ったものとして、特開平３−１５２７９
８号公報がある。
【０００３】
【発明が解決しようとする課題】上記特開平３−１５２
７９８号公報のものでは、レベル変換回路を省略させる
ために、ＥＣＬレベルを受ける入力バッファの出力信号
の信号振幅を、ハイレベルＨが−０．８Ｖに、ロウレベ
ルＬを−２．８Ｖのように信号振幅を増幅させるもので
ある。このため、−０．８Ｖと−１．６ＶのようなＥＣ
Ｌレベルを受ける差動回路では、参照電圧ＶＢＢが−
１．２Ｖのような中点電圧が用いられる。したがって、
上記差動トランジスタ回路により−２Ｖのようなロウレ
ベルの出力信号を形成する必要があり、オン状態にされ
るトランジスタが飽和領域で動作することとなって入力
バッファの動作が遅くなってしまう。
７９８号公報のものでは、レベル変換回路を省略させる
ために、ＥＣＬレベルを受ける入力バッファの出力信号
の信号振幅を、ハイレベルＨが−０．８Ｖに、ロウレベ
ルＬを−２．８Ｖのように信号振幅を増幅させるもので
ある。このため、−０．８Ｖと−１．６ＶのようなＥＣ
Ｌレベルを受ける差動回路では、参照電圧ＶＢＢが−
１．２Ｖのような中点電圧が用いられる。したがって、
上記差動トランジスタ回路により−２Ｖのようなロウレ
ベルの出力信号を形成する必要があり、オン状態にされ
るトランジスタが飽和領域で動作することとなって入力
バッファの動作が遅くなってしまう。
【０００４】入力バッファを構成する差動トランジスタ
回路において、トランジスタの飽和を防止するために、
入力信号レベルをレベルシフトして低下させることが考
えられる。この場合、ＥＣＬレベルの入力信号を受ける
ミッタフォロワ回路を設けることにより、差動トランジ
スタ回路に入力される信号レベルが、−０．８Ｖ〜１．
６Ｖから−１．６Ｖ〜−２．４Ｖのようなレベルにシフ
トさせる。これにより、参照電圧ＶＢＢも−２．０Ｖに
低くすることができる。しかし、この程度のレベルシフ
トでは、差動トランジスタのベースとコレクタとに順方
向電圧が印加されることとなり、トランジスタの飽和は
免れない。したがって、入力バッファにおいてＥＣＬ回
路の高速化を維持するためには、２段のエミッタフォロ
ワ回路を用いる等していっそうのレベルシフトを行う必
要がある。
回路において、トランジスタの飽和を防止するために、
入力信号レベルをレベルシフトして低下させることが考
えられる。この場合、ＥＣＬレベルの入力信号を受ける
ミッタフォロワ回路を設けることにより、差動トランジ
スタ回路に入力される信号レベルが、−０．８Ｖ〜１．
６Ｖから−１．６Ｖ〜−２．４Ｖのようなレベルにシフ
トさせる。これにより、参照電圧ＶＢＢも−２．０Ｖに
低くすることができる。しかし、この程度のレベルシフ
トでは、差動トランジスタのベースとコレクタとに順方
向電圧が印加されることとなり、トランジスタの飽和は
免れない。したがって、入力バッファにおいてＥＣＬ回
路の高速化を維持するためには、２段のエミッタフォロ
ワ回路を用いる等していっそうのレベルシフトを行う必
要がある。
【０００５】上記のように２段のエミッタフォロワ回路
を設けるものとしても、レベル変換回路が不要なる反
面、レベルシフト回路が必要になる。このため、レベル
シフト回路が増加する分、高速化が期待通りには行えな
いばかりか、消費電流も増加する。さらに、上記のよう
にＥＬＣレベルをレベルシフトすると、差動トランジス
タ回路において、−２．４Ｖの入力レベルに対して、差
動トランジスタのエミッタ電位は、−３．２Ｖ以下であ
る必要がある。したがって、ＥＣＬ回路側でラッチ回路
を構成する等のために、差動トランジスタ回路をカスケ
ード接続する論理構成を採るものでは、下側の差動トラ
ンジスタのエミッタ電位が−４Ｖ程度であることが必要
となり、そこに接続される定電流源の動作電圧を考える
と、動作下限電圧が最低でも−４．５Ｖ程度必要とな
る。このため、ＥＣＬ回路側での動作下限電圧が制限さ
れてしまうという問題が生じる。
を設けるものとしても、レベル変換回路が不要なる反
面、レベルシフト回路が必要になる。このため、レベル
シフト回路が増加する分、高速化が期待通りには行えな
いばかりか、消費電流も増加する。さらに、上記のよう
にＥＬＣレベルをレベルシフトすると、差動トランジス
タ回路において、−２．４Ｖの入力レベルに対して、差
動トランジスタのエミッタ電位は、−３．２Ｖ以下であ
る必要がある。したがって、ＥＣＬ回路側でラッチ回路
を構成する等のために、差動トランジスタ回路をカスケ
ード接続する論理構成を採るものでは、下側の差動トラ
ンジスタのエミッタ電位が−４Ｖ程度であることが必要
となり、そこに接続される定電流源の動作電圧を考える
と、動作下限電圧が最低でも−４．５Ｖ程度必要とな
る。このため、ＥＣＬ回路側での動作下限電圧が制限さ
れてしまうという問題が生じる。
【０００６】前記公報の回路では、ワードドライバとし
てＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路の動作電圧とし
て、電源電圧ＶＳＳとＶＤＤを用いるようにするもので
ある。この構成では、ＣＭＯＳ回路側において、Ｐチャ
ンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域の電
位にＶＣＣのような回路の接地電位を用いると、Ｐチャ
ンネル型ＭＯＳＦＥＴのソース電位が−０．８Ｖのよう
なＶＤＤであるためにバックバイアスがかかり、基板効
果によりしきい値電圧が大きくなり、その分動作速度が
遅くなってしまう。この基板効果の影響を無くすため
に、Ｎ型ウェル領域に回路の基準電位ＶＤＤを供給する
と、ＶＣＣとの絶縁分離をうまくしないとラッチアップ
が生じてしまうというやっかいな問題が生じる。
てＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路の動作電圧とし
て、電源電圧ＶＳＳとＶＤＤを用いるようにするもので
ある。この構成では、ＣＭＯＳ回路側において、Ｐチャ
ンネル型ＭＯＳＦＥＴが形成されるＮ型ウェル領域の電
位にＶＣＣのような回路の接地電位を用いると、Ｐチャ
ンネル型ＭＯＳＦＥＴのソース電位が−０．８Ｖのよう
なＶＤＤであるためにバックバイアスがかかり、基板効
果によりしきい値電圧が大きくなり、その分動作速度が
遅くなってしまう。この基板効果の影響を無くすため
に、Ｎ型ウェル領域に回路の基準電位ＶＤＤを供給する
と、ＶＣＣとの絶縁分離をうまくしないとラッチアップ
が生じてしまうというやっかいな問題が生じる。
【０００７】この発明の目的は、簡単な構成により、動
作の高速化と低消費電力化を可能にした半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
作の高速化と低消費電力化を可能にした半導体集積回路
装置を提供することにある。この発明の前記ならびにそ
のほかの目的と新規な特徴は、本明細書の記述および添
付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、差動トランジスタが非飽和
領域で動作するような範囲で出力信号レベルを増幅させ
る入力バッファを用いてＥＣＬレベルの入力信号を受け
て、上記入力バッファの動作電圧より絶対値的に小さく
された動作電圧及び回路の接地電位により動作させられ
るＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路に供給する。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、差動トランジスタが非飽和
領域で動作するような範囲で出力信号レベルを増幅させ
る入力バッファを用いてＥＣＬレベルの入力信号を受け
て、上記入力バッファの動作電圧より絶対値的に小さく
された動作電圧及び回路の接地電位により動作させられ
るＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路に供給する。
【０００９】
【作用】上記した手段によれば、入力バッファ及びその
出力信号を受ける初段のＣＭＯＳ回路又はＢｉ−ＣＭＯ
Ｓ回路が信号伝達とレベル変換を兼ねるので、簡単な構
成により動作の高速化と低消費電力化が可能になる。
出力信号を受ける初段のＣＭＯＳ回路又はＢｉ−ＣＭＯ
Ｓ回路が信号伝達とレベル変換を兼ねるので、簡単な構
成により動作の高速化と低消費電力化が可能になる。
【００１０】
【実施例】図１には、この発明が適用されたスタティッ
ク型ＲＡＭ（ランダム・アクセス・メモリ）の一実施例
の概略ブロック図が示されている。この実施例では、１
つのメモリセルに着目した信号伝達経路の各回路が示さ
れている。同図の各回路ブロックは、公知のＢｉ−ＣＭ
ＯＳ回路の製造技術により、単結晶シリコンのような１
個の半導体基板上において形成される。
ク型ＲＡＭ（ランダム・アクセス・メモリ）の一実施例
の概略ブロック図が示されている。この実施例では、１
つのメモリセルに着目した信号伝達経路の各回路が示さ
れている。同図の各回路ブロックは、公知のＢｉ−ＣＭ
ＯＳ回路の製造技術により、単結晶シリコンのような１
個の半導体基板上において形成される。
【００１１】ＥＣＬレベルのアドレス信号Ａｉと制御信
号Ｃｉは、入力バッファに供給される。入力バッファ
は、ＥＣＬレベルの入力信号を取り込み、それを後述す
るように信号増幅して、アドレス信号はデコーダに供給
される。制御信号は、同図では省略されている制御回路
に供給され、書き込み動作／読み出し動作等の動作モー
ドの設定に用いられる。デコーダは、アドレス信号を解
読して、メモリセルの選択信号を形成する。
号Ｃｉは、入力バッファに供給される。入力バッファ
は、ＥＣＬレベルの入力信号を取り込み、それを後述す
るように信号増幅して、アドレス信号はデコーダに供給
される。制御信号は、同図では省略されている制御回路
に供給され、書き込み動作／読み出し動作等の動作モー
ドの設定に用いられる。デコーダは、アドレス信号を解
読して、メモリセルの選択信号を形成する。
【００１２】書き込みモードでは、選択されたメモリセ
ルに対して、データ端子Ｄから入力されたＥＣＬレベル
の書き込み信号が、データバッファを通して取り込ま
れ、ここでレベル増幅されてメモリセルに伝えられる。
読み出しモードでは、選択されたメモリセルからの読み
出し信号が、データバッファによりＥＣＬレベルに変換
されて、データ端子Ｄから出力される。それ故、データ
バッファは、書き込み回路を含むデータ入力回路とプリ
アンプやセンスアンプを含むデータ出力回路から構成さ
れる。
ルに対して、データ端子Ｄから入力されたＥＣＬレベル
の書き込み信号が、データバッファを通して取り込ま
れ、ここでレベル増幅されてメモリセルに伝えられる。
読み出しモードでは、選択されたメモリセルからの読み
出し信号が、データバッファによりＥＣＬレベルに変換
されて、データ端子Ｄから出力される。それ故、データ
バッファは、書き込み回路を含むデータ入力回路とプリ
アンプやセンスアンプを含むデータ出力回路から構成さ
れる。
【００１３】入力バッファは、回路の接地電位ＧＮＤと
ＥＣＬ（エミッタ・カップルド・ロジック）回路の動作
電圧に対応した電源電圧ＶＥＥにより動作させられる。
これに対して、デコーダやメモリセルは、それより絶対
値的に小さくされた内部電圧ＶＳＳ及びＶＥＭにより動
作させられる。この内部電圧ＶＳＳやＶＥＭは、入力バ
ッファの出力信号ＶＯＨ／ＶＯＬから決められる。すな
わち、ＶＳＳは、絶対値的にＶＯＬ−Ｖth（ＶthはＭＯ
ＳＦＥＴのしきい値電圧）より小さくされる。同様に、
ＶＥＭは、絶対値的にＶＳＳ〜ＶＳＳ−Ｖth（ＶＳＳ−
２Ｖth）より小さくされる。
ＥＣＬ（エミッタ・カップルド・ロジック）回路の動作
電圧に対応した電源電圧ＶＥＥにより動作させられる。
これに対して、デコーダやメモリセルは、それより絶対
値的に小さくされた内部電圧ＶＳＳ及びＶＥＭにより動
作させられる。この内部電圧ＶＳＳやＶＥＭは、入力バ
ッファの出力信号ＶＯＨ／ＶＯＬから決められる。すな
わち、ＶＳＳは、絶対値的にＶＯＬ−Ｖth（ＶthはＭＯ
ＳＦＥＴのしきい値電圧）より小さくされる。同様に、
ＶＥＭは、絶対値的にＶＳＳ〜ＶＳＳ−Ｖth（ＶＳＳ−
２Ｖth）より小さくされる。
【００１４】図２には、上記各回路ブロックの信号レベ
ルの一実施例の波形図が示されている。ＥＣＬの入力レ
ベルは、ハイレベル／ロウレベルが−０．８Ｖ／−１．
６である。これに対して、入力バッファの出力信号のハ
イレベルＶＯＨは、上記ＥＣＬのハイレベルと同様に−
０．８Ｖにされる。これに対して、ロウレベルＶＯＬ
は、−２．０Ｖまで絶対値的に大きくされる。この理由
は、上記ＥＣＬレベルの参照電圧ＶＢＢが−１．２Ｖで
あるので、上記入力バッファ内に設けられた差動トラン
ジスタのコレクタ電位が上記ベース電位と同電位となる
−１．２Ｖにし、上記差動トランジスタの非飽和領域で
の動作を確保する。上記差動トランジスタの出力信号を
エミッタフォロワ回路を通して出力させることより、−
２．０ＶのようなロウレベルＶＯＬを得ることができ
る。
ルの一実施例の波形図が示されている。ＥＣＬの入力レ
ベルは、ハイレベル／ロウレベルが−０．８Ｖ／−１．
６である。これに対して、入力バッファの出力信号のハ
イレベルＶＯＨは、上記ＥＣＬのハイレベルと同様に−
０．８Ｖにされる。これに対して、ロウレベルＶＯＬ
は、−２．０Ｖまで絶対値的に大きくされる。この理由
は、上記ＥＣＬレベルの参照電圧ＶＢＢが−１．２Ｖで
あるので、上記入力バッファ内に設けられた差動トラン
ジスタのコレクタ電位が上記ベース電位と同電位となる
−１．２Ｖにし、上記差動トランジスタの非飽和領域で
の動作を確保する。上記差動トランジスタの出力信号を
エミッタフォロワ回路を通して出力させることより、−
２．０ＶのようなロウレベルＶＯＬを得ることができ
る。
【００１５】上記のようなロウレベルＶＯＬに対応し
て、デコーダの動作電圧ＶＳＳは、特に制限されない
が、−２．５Ｖのような電圧に設定される。これより、
デコーダを構成するＣＭＯＳ回路（相補型ＭＯＳ回路）
において、Ｎチャンネル型ＭＯＳＦＥＴのしきい値電圧
が０．６Ｖのときでも、Ｎチャンネル型ＭＯＳＦＥＴを
オフ状態にすることができる。
て、デコーダの動作電圧ＶＳＳは、特に制限されない
が、−２．５Ｖのような電圧に設定される。これより、
デコーダを構成するＣＭＯＳ回路（相補型ＭＯＳ回路）
において、Ｎチャンネル型ＭＯＳＦＥＴのしきい値電圧
が０．６Ｖのときでも、Ｎチャンネル型ＭＯＳＦＥＴを
オフ状態にすることができる。
【００１６】上記テゴーダは、アドレス信号を解読して
メモリセルのワード線又はデータ線の選択信号を形成す
ることの他、同時に増幅動作を行うようにされる。すな
わち、上記デコーダの出力信号は、同図に示すように、
そのハイレベルが上記ＥＣＬレベルの入力信号や入力バ
ッファの信号信号のハイレベルと同様に−０．８Ｖであ
るが、そのロウレベルが−２．５Ｖのように絶対値的に
大きくされる。この理由は、後述するメモリセルの動作
電圧に対応させるものである。メモリセルの動作電圧Ｖ
ＥＭを大きくすると、その分読み出し信号が大きくなっ
て高速読み出しが有利となる。
メモリセルのワード線又はデータ線の選択信号を形成す
ることの他、同時に増幅動作を行うようにされる。すな
わち、上記デコーダの出力信号は、同図に示すように、
そのハイレベルが上記ＥＣＬレベルの入力信号や入力バ
ッファの信号信号のハイレベルと同様に−０．８Ｖであ
るが、そのロウレベルが−２．５Ｖのように絶対値的に
大きくされる。この理由は、後述するメモリセルの動作
電圧に対応させるものである。メモリセルの動作電圧Ｖ
ＥＭを大きくすると、その分読み出し信号が大きくなっ
て高速読み出しが有利となる。
【００１７】図３には、図２に示された上記入力バッフ
ァ、デコーダ及びメモリセルの一実施例の具体的回路図
が示されている。同図において、Ｐチャンネル型ＭＯＳ
ＦＥＴは、そのゲートに丸を付することにより、Ｎチャ
ンネル型ＭＯＳＦＥＴと区別される。以下の説明におい
て、図面が複雑化されるのを防ぐためにトランジスタや
ＭＯＳＦＥＴ等の回路素子に付された記号が、他の図面
と一部重複しているが、それぞれは別個の回路機能を持
つものであると理解されたい。
ァ、デコーダ及びメモリセルの一実施例の具体的回路図
が示されている。同図において、Ｐチャンネル型ＭＯＳ
ＦＥＴは、そのゲートに丸を付することにより、Ｎチャ
ンネル型ＭＯＳＦＥＴと区別される。以下の説明におい
て、図面が複雑化されるのを防ぐためにトランジスタや
ＭＯＳＦＥＴ等の回路素子に付された記号が、他の図面
と一部重複しているが、それぞれは別個の回路機能を持
つものであると理解されたい。
【００１８】入力信号ＥＣＬ１〜ＥＣＬ３は、ＥＣＬレ
ベルの入力信号である。特に制限されないが、この実施
例では、入力バッファに論理機能を合わせ持つようにさ
せるために、言い換えるならば、入力バッファにプリデ
コード機能が合わせ持たされる。上記入力信号ＥＣＬ１
〜ＥＣＬ３は、並列形態にされたＮＰＮ型のバイポーラ
トランジスタＴ１〜Ｔ３のベースに供給される。これら
並列形態のトランジスタＴ１〜Ｔ３に対して差動形態に
されたＮＰＮ型のバイポーラトランジスタＴ４が設けら
れる。このトランジスタＴ４のベースには、入力レベル
に対応した参照電圧ＶＢＢが供給される。
ベルの入力信号である。特に制限されないが、この実施
例では、入力バッファに論理機能を合わせ持つようにさ
せるために、言い換えるならば、入力バッファにプリデ
コード機能が合わせ持たされる。上記入力信号ＥＣＬ１
〜ＥＣＬ３は、並列形態にされたＮＰＮ型のバイポーラ
トランジスタＴ１〜Ｔ３のベースに供給される。これら
並列形態のトランジスタＴ１〜Ｔ３に対して差動形態に
されたＮＰＮ型のバイポーラトランジスタＴ４が設けら
れる。このトランジスタＴ４のベースには、入力レベル
に対応した参照電圧ＶＢＢが供給される。
【００１９】上記並列形態のトランジスタＴ１〜Ｔ３の
コレクタとトランジスタＴ４のコレクタには、負荷抵抗
Ｒ１，Ｒ２がそれぞれ設けられる。そして、上記のよう
な差動形態のトランジスタＴ１〜Ｔ４の共通化されたエ
ミッタには、定電流源ＩＣＳが設けられる。この実施例
の入力バッファは、ＥＣＬ回路と同様な回路構成にされ
るが、定電流ＩＣＳと抵抗Ｒ１，Ｒ２により形成される
出力信号（ＩＣＳ×Ｒ１）又は（ＩＣＳ×Ｒ２）が、ト
ランジスタＴ４が飽和領域で動作しないことを条件にし
て、通常のＥＣＬレベルより大きく形成される。すなわ
ち、後述するようなＣＭＯＳ回路を直接駆動できるよう
に比較的大きく設定される。なお、ＣＭＯＳ回路とは、
Ｐチャンネル型ＭＯＳＦＥＴのゲートとＮチャンネル型
ＭＯＳＦＥＴのゲートとが結合され、上記Ｐチャンネル
型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴが共通結
合されたゲートに供給される入力信号に応答して、相補
的に動作する回路とされる。
コレクタとトランジスタＴ４のコレクタには、負荷抵抗
Ｒ１，Ｒ２がそれぞれ設けられる。そして、上記のよう
な差動形態のトランジスタＴ１〜Ｔ４の共通化されたエ
ミッタには、定電流源ＩＣＳが設けられる。この実施例
の入力バッファは、ＥＣＬ回路と同様な回路構成にされ
るが、定電流ＩＣＳと抵抗Ｒ１，Ｒ２により形成される
出力信号（ＩＣＳ×Ｒ１）又は（ＩＣＳ×Ｒ２）が、ト
ランジスタＴ４が飽和領域で動作しないことを条件にし
て、通常のＥＣＬレベルより大きく形成される。すなわ
ち、後述するようなＣＭＯＳ回路を直接駆動できるよう
に比較的大きく設定される。なお、ＣＭＯＳ回路とは、
Ｐチャンネル型ＭＯＳＦＥＴのゲートとＮチャンネル型
ＭＯＳＦＥＴのゲートとが結合され、上記Ｐチャンネル
型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴが共通結
合されたゲートに供給される入力信号に応答して、相補
的に動作する回路とされる。
【００２０】したがって、前記のように−０．８Ｖ／−
１．６ＶのＥＣＬレベルに対応した参照電圧ＶＢＢが−
１．２Ｖに設定され、上記のようにトランジスタＴ４が
非飽和領域で動作を維持できる最大電圧となるように、
コレクタ電圧（ＩＣＳ×Ｒ２）は−１．２Ｖにされる。
１．６ＶのＥＣＬレベルに対応した参照電圧ＶＢＢが−
１．２Ｖに設定され、上記のようにトランジスタＴ４が
非飽和領域で動作を維持できる最大電圧となるように、
コレクタ電圧（ＩＣＳ×Ｒ２）は−１．２Ｖにされる。
【００２１】上記差動トランジスタＴ１〜Ｔ４を含む電
流スイッチ回路のコレクタ抵抗Ｒ１，Ｒ２により形成さ
れる出力信号のうち、トランジスタＴ４のコレクタ出力
信号がエミッタフォロワトランジスタＴ５と定電流源Ｉ
ＥＦからなるエミッタフォロワ回路を通して出力され
る。これにより、入力バッファの出力信号ＶＯＨ／ＶＯ
Ｌは、エミッタフォロワ回路でのレベルシフト動作によ
り、０Ｖ／−１．２Ｖから−０．８Ｖ／−２Ｖとなる。
上記の入力バッファは、低消費電力化のために低電圧化
された−３．６Ｖのような電源電圧ＶＥＥにより動作さ
せられる。
流スイッチ回路のコレクタ抵抗Ｒ１，Ｒ２により形成さ
れる出力信号のうち、トランジスタＴ４のコレクタ出力
信号がエミッタフォロワトランジスタＴ５と定電流源Ｉ
ＥＦからなるエミッタフォロワ回路を通して出力され
る。これにより、入力バッファの出力信号ＶＯＨ／ＶＯ
Ｌは、エミッタフォロワ回路でのレベルシフト動作によ
り、０Ｖ／−１．２Ｖから−０．８Ｖ／−２Ｖとなる。
上記の入力バッファは、低消費電力化のために低電圧化
された−３．６Ｖのような電源電圧ＶＥＥにより動作さ
せられる。
【００２２】デコーダは、ＣＭＯＳ回路とバイポーラ型
トランジスタを出力素子としたＢｉ−ＣＭＯＳ回路から
構成される。特に制限されないが、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１〜Ｑ３と、Ｎチャンネル型ＭＯＳＦＥＴＱ
４〜Ｑ６からなる３入力のＣＭＯＳナンドゲート回路の
１つの入力端子に上記入力バッファの出力信号が供給さ
れる。他の２つの入力端子にも、上記同様なプリデコー
ダを兼ねた入力バッファの出力信号が供給される。この
ＣＭＯＳナンドゲート回路の出力信号は、ハイレベル側
の出力信号を形成するＮＰＮ型バイポーラ出力トランジ
スタＴ６のベースに供給される。このトランジスタＴ６
のエミッタ側には、上記入力バッファの出力信号をその
ゲートに受ける並列形態のＮチャンネル型ＭＯＳＦＥＴ
Ｑ７〜Ｑ９が設けられる。
トランジスタを出力素子としたＢｉ−ＣＭＯＳ回路から
構成される。特に制限されないが、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ１〜Ｑ３と、Ｎチャンネル型ＭＯＳＦＥＴＱ
４〜Ｑ６からなる３入力のＣＭＯＳナンドゲート回路の
１つの入力端子に上記入力バッファの出力信号が供給さ
れる。他の２つの入力端子にも、上記同様なプリデコー
ダを兼ねた入力バッファの出力信号が供給される。この
ＣＭＯＳナンドゲート回路の出力信号は、ハイレベル側
の出力信号を形成するＮＰＮ型バイポーラ出力トランジ
スタＴ６のベースに供給される。このトランジスタＴ６
のエミッタ側には、上記入力バッファの出力信号をその
ゲートに受ける並列形態のＮチャンネル型ＭＯＳＦＥＴ
Ｑ７〜Ｑ９が設けられる。
【００２３】上記デコーダは、入力バッファの電源電圧
ＶＥＥに比べて絶対値的に小さくされた内部電圧ＶＳＳ
により動作させられる。この動作電圧ＶＳＳは、上記の
ような入力バッファからのロウレベルの出力信号ＶＯＬ
により、Ｎチャンネル型ＭＯＳＦＥＴＱ４〜Ｑ９をオフ
状態にすることができる−２．５Ｖのような低電圧化さ
れた電圧にされる。すなわち、Ｎチャンネル型ＭＯＳＦ
ＥＴのゲートに供給される入力バッファからのロウレベ
ルの出力信号ＶＯＬと、Ｎチャンネル型ＭＯＳＦＥＴの
ソースに供給される動作電圧ＶＳＳとの差電圧が、Ｎチ
ャンネル型ＭＯＳＦＥＴのきい値電圧以下にされる。こ
れにより、Ｎチャンネル型ＭＯＳＦＥＴＱ４〜Ｑ９が、
０．６Ｖのようなしきい値電圧を持つ場合でも、上記入
力バッファのロウレベルの出力信号ＶＯＬによりオフ状
態にできる。
ＶＥＥに比べて絶対値的に小さくされた内部電圧ＶＳＳ
により動作させられる。この動作電圧ＶＳＳは、上記の
ような入力バッファからのロウレベルの出力信号ＶＯＬ
により、Ｎチャンネル型ＭＯＳＦＥＴＱ４〜Ｑ９をオフ
状態にすることができる−２．５Ｖのような低電圧化さ
れた電圧にされる。すなわち、Ｎチャンネル型ＭＯＳＦ
ＥＴのゲートに供給される入力バッファからのロウレベ
ルの出力信号ＶＯＬと、Ｎチャンネル型ＭＯＳＦＥＴの
ソースに供給される動作電圧ＶＳＳとの差電圧が、Ｎチ
ャンネル型ＭＯＳＦＥＴのきい値電圧以下にされる。こ
れにより、Ｎチャンネル型ＭＯＳＦＥＴＱ４〜Ｑ９が、
０．６Ｖのようなしきい値電圧を持つ場合でも、上記入
力バッファのロウレベルの出力信号ＶＯＬによりオフ状
態にできる。
【００２４】これに対して、Ｐチャンネル型ＭＯＳＦＥ
Ｔは上記−０．８Ｖのようなハイレベルにより、実質的
にオフ状態になるようにＮチャンネル型ＭＯＳＦＥＴＱ
４〜Ｑ９に比べてしきい値電圧が大きくされる。しかし
ながら、デコーダの出力信号のハイレベルは、トランジ
スタＴ６を通して出力させるものであり、Ｐチャンネル
型ＭＯＳＦＥＴＱ１〜Ｑ３は、トランジスタＴ６のベー
ス電流を確保すればよい。したがって、Ｐチャンネル型
ＭＯＳＦＥＴのしきい値電圧を比較的大きくして、その
電流駆動能力が低くなっても実質的には問題ない。
Ｔは上記−０．８Ｖのようなハイレベルにより、実質的
にオフ状態になるようにＮチャンネル型ＭＯＳＦＥＴＱ
４〜Ｑ９に比べてしきい値電圧が大きくされる。しかし
ながら、デコーダの出力信号のハイレベルは、トランジ
スタＴ６を通して出力させるものであり、Ｐチャンネル
型ＭＯＳＦＥＴＱ１〜Ｑ３は、トランジスタＴ６のベー
ス電流を確保すればよい。したがって、Ｐチャンネル型
ＭＯＳＦＥＴのしきい値電圧を比較的大きくして、その
電流駆動能力が低くなっても実質的には問題ない。
【００２５】デコーダは、バイポーラ型トランジスタＴ
６により出力ハイレベルを形成するので、−０．８Ｖの
ようなハイレベルと、動作電圧ＶＳＳに対応した−２．
５Ｖのようなロウレベルからなるメモリセルの選択信号
（同図では、ワード線Ｗの選択信号）を形成することに
なる。
６により出力ハイレベルを形成するので、−０．８Ｖの
ようなハイレベルと、動作電圧ＶＳＳに対応した−２．
５Ｖのようなロウレベルからなるメモリセルの選択信号
（同図では、ワード線Ｗの選択信号）を形成することに
なる。
【００２６】メモリセルは、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ１２，Ｑ１３とＮチャンネル型ＭＯＳＦＥＴＱ１
４，Ｑ１５からなる２つのＣＭＯＳインバータ回路の入
力と出力とが交差接続されたＣＭＯＳラッチ回路と、そ
の入出力ノードと相補データ線ＤＴ，ＤＢとの間に設け
られたアドレス選択用のＮチャンネル型伝送ゲートＭＯ
ＳＦＥＴＱ１０，Ｑ１１から構成される。メモリセルは
回路の接地電位ＧＮＤと内部で形成された電圧ＶＥＭに
より動作させられる。この電圧ＶＥＭは、前記のデコー
ダと同じ電圧ＶＳＳか、その差がＭＯＳＦＥＴのいきい
値電圧以下にされる。したがって、ＶＥＭは、前記のよ
うな電圧レベルに対応して、−２．５Ｖ〜−３Ｖ程度に
される。
ＴＱ１２，Ｑ１３とＮチャンネル型ＭＯＳＦＥＴＱ１
４，Ｑ１５からなる２つのＣＭＯＳインバータ回路の入
力と出力とが交差接続されたＣＭＯＳラッチ回路と、そ
の入出力ノードと相補データ線ＤＴ，ＤＢとの間に設け
られたアドレス選択用のＮチャンネル型伝送ゲートＭＯ
ＳＦＥＴＱ１０，Ｑ１１から構成される。メモリセルは
回路の接地電位ＧＮＤと内部で形成された電圧ＶＥＭに
より動作させられる。この電圧ＶＥＭは、前記のデコー
ダと同じ電圧ＶＳＳか、その差がＭＯＳＦＥＴのいきい
値電圧以下にされる。したがって、ＶＥＭは、前記のよ
うな電圧レベルに対応して、−２．５Ｖ〜−３Ｖ程度に
される。
【００２７】この実施例のメモリセルは、完全ＣＭＯＳ
構成のメモリセルを用いるものであるが、Ｐチャンネル
型ＭＯＳＦＥＴＱ１２，Ｑ１３に代えて、多結晶シリコ
ン層等からなる高抵抗負荷を用いるものであってもよ
い。この高抵抗負荷は、Ｎチャンネル型ＭＯＳＦＥＴＱ
１４，Ｑ１５のゲートに蓄積された記憶レベルが、Ｑ１
４，Ｑ１５のドレインリーク電流によって失われない程
度の微小な電流を流すような高抵抗値にされる。それ
故、高抵抗負荷は、通常のレシオ型インバータ回路にお
ける負荷とは随分意味が異なる。このような高抵抗負荷
を用いた場合には、メモリセルのサイズ（専有面積）を
大幅に低減できる。しかしながら、メモリセルのロウレ
ベル側の動作電圧ＶＥＭが−２．５Ｖ〜−３Ｖのような
値にされると、メモリセルの動作が不安定となる場合が
あるため、完全ＣＭＯＳ型のメモリセルの利用が好まし
い。
構成のメモリセルを用いるものであるが、Ｐチャンネル
型ＭＯＳＦＥＴＱ１２，Ｑ１３に代えて、多結晶シリコ
ン層等からなる高抵抗負荷を用いるものであってもよ
い。この高抵抗負荷は、Ｎチャンネル型ＭＯＳＦＥＴＱ
１４，Ｑ１５のゲートに蓄積された記憶レベルが、Ｑ１
４，Ｑ１５のドレインリーク電流によって失われない程
度の微小な電流を流すような高抵抗値にされる。それ
故、高抵抗負荷は、通常のレシオ型インバータ回路にお
ける負荷とは随分意味が異なる。このような高抵抗負荷
を用いた場合には、メモリセルのサイズ（専有面積）を
大幅に低減できる。しかしながら、メモリセルのロウレ
ベル側の動作電圧ＶＥＭが−２．５Ｖ〜−３Ｖのような
値にされると、メモリセルの動作が不安定となる場合が
あるため、完全ＣＭＯＳ型のメモリセルの利用が好まし
い。
【００２８】このような構成により、図２の波形図から
も理解されるように、ＥＣＬレベルの入力信号により、
ＣＭＯＳ構成のメモリセルの選択動作を、レベル変換な
しに、しかも極めて簡単な構成により行わせることがで
きる。これにより、入力バッファのようなＥＣＬ回路側
においても、−３．６Ｖのような下限電圧付近に低電圧
で使用できる。これより、消費電流の大半を占めるＥＣ
Ｌ回路側での大幅な低消費電力化を図ることができる。
も理解されるように、ＥＣＬレベルの入力信号により、
ＣＭＯＳ構成のメモリセルの選択動作を、レベル変換な
しに、しかも極めて簡単な構成により行わせることがで
きる。これにより、入力バッファのようなＥＣＬ回路側
においても、−３．６Ｖのような下限電圧付近に低電圧
で使用できる。これより、消費電流の大半を占めるＥＣ
Ｌ回路側での大幅な低消費電力化を図ることができる。
【００２９】図４には、上記入力バッファの他の一実施
例の回路図が示されている。この実施例においては、上
記差動トランジスタＴ１〜Ｔ４からなる電流スイッチ回
路としての差動トランジスタ回路の負荷抵抗Ｒ１，Ｒ２
により形成される反転の出力信号と非反転の出力信号か
らなる相補信号がＮＰＮ型のエミッタフォロワバイポー
ラトランジスタＴ５，Ｔ７のベースにそれぞれ供給され
る。これらのエミッタフォロワトランジスタＴ５，Ｔ７
のエミッタには、それぞれ負荷としての定電流源ＩＥＦ
１，ＩＥＦ２を構成するＭＯＳＦＥＴＱ２とＱ４が設け
られる。上記差動トランジスタ回路の反転出力信号に対
応したエミッタフォロワ出力信号は、上記エミッタフォ
ロワ出力トランジスタＴ７と定電流源ＩＥＦ２との間に
設けられたアクティブプルダウン用のＮチャンネル型Ｍ
ＯＳＦＥＴＱ３のゲートに供給される。
例の回路図が示されている。この実施例においては、上
記差動トランジスタＴ１〜Ｔ４からなる電流スイッチ回
路としての差動トランジスタ回路の負荷抵抗Ｒ１，Ｒ２
により形成される反転の出力信号と非反転の出力信号か
らなる相補信号がＮＰＮ型のエミッタフォロワバイポー
ラトランジスタＴ５，Ｔ７のベースにそれぞれ供給され
る。これらのエミッタフォロワトランジスタＴ５，Ｔ７
のエミッタには、それぞれ負荷としての定電流源ＩＥＦ
１，ＩＥＦ２を構成するＭＯＳＦＥＴＱ２とＱ４が設け
られる。上記差動トランジスタ回路の反転出力信号に対
応したエミッタフォロワ出力信号は、上記エミッタフォ
ロワ出力トランジスタＴ７と定電流源ＩＥＦ２との間に
設けられたアクティブプルダウン用のＮチャンネル型Ｍ
ＯＳＦＥＴＱ３のゲートに供給される。
【００３０】この構成を採ることにより、入力バッファ
の出力信号の立ち上がりを速くすることができる。すな
わち、入力バッファの出力信号がロウレベルからハイレ
ベルに変化するとき、Ｎチャンネル型ＭＯＳＦＥＴＱ３
がオフ状態にされるので、トランジスタＴ７のエミッタ
電流は、その全部を容量性負荷であるデコーダの入力レ
ベルをロウレベルからハイレベルにチャージアップさせ
るのに用いることができるからである。
の出力信号の立ち上がりを速くすることができる。すな
わち、入力バッファの出力信号がロウレベルからハイレ
ベルに変化するとき、Ｎチャンネル型ＭＯＳＦＥＴＱ３
がオフ状態にされるので、トランジスタＴ７のエミッタ
電流は、その全部を容量性負荷であるデコーダの入力レ
ベルをロウレベルからハイレベルにチャージアップさせ
るのに用いることができるからである。
【００３１】図５には、上記入力バッファの更に他の一
実施例の回路図が示されている。差動トランジスタ回路
の相補出力信号を受ける一対のＮＰＮ型エミッタフォロ
ワバイポーラトランジスタＴ５，Ｔ６は、ベースに供給
される上記差動トランジスタ回路の相補出力信号に対応
した相補的な出力信号を形成する。このことに着目し、
回路の簡素化と消費電流の削減のために、差動のスイッ
チＭＯＳＦＥＴＱ３とＱ４を設けて、２つのエミッタフ
ォワロトランジスタＴ５，Ｔ６に対して共通化された定
電流源ＩＥＦ１を構成するＭＯＳＦＥＴＱ２を用いるよ
うにするものである。上記差動のスイッチＭＯＳＦＥＴ
Ｑ３とＱ４のゲートには、互いに他方のエミッタフォロ
ワトランジスタＴ６，Ｔ５のベースに供給される入力信
号が供給されることによって相補的にオン状態／オフ状
態にスイッチ制御される。
実施例の回路図が示されている。差動トランジスタ回路
の相補出力信号を受ける一対のＮＰＮ型エミッタフォロ
ワバイポーラトランジスタＴ５，Ｔ６は、ベースに供給
される上記差動トランジスタ回路の相補出力信号に対応
した相補的な出力信号を形成する。このことに着目し、
回路の簡素化と消費電流の削減のために、差動のスイッ
チＭＯＳＦＥＴＱ３とＱ４を設けて、２つのエミッタフ
ォワロトランジスタＴ５，Ｔ６に対して共通化された定
電流源ＩＥＦ１を構成するＭＯＳＦＥＴＱ２を用いるよ
うにするものである。上記差動のスイッチＭＯＳＦＥＴ
Ｑ３とＱ４のゲートには、互いに他方のエミッタフォロ
ワトランジスタＴ６，Ｔ５のベースに供給される入力信
号が供給されることによって相補的にオン状態／オフ状
態にスイッチ制御される。
【００３２】例えば、差動トランジスタ回路の反転出力
がハイレベルで、非反転出力がロウレベルなら、このロ
ウレベルの出力信号を受けるエミッタフォロワトランジ
スタＴ６のソースに設けられたスイッチＭＯＳＦＥＴＱ
３が、反転出力信号のハイレベルによってオン状態とな
り、上記ＭＯＳＦＥＴＱ２により形成された定電流をト
ランジスタＴ６側に流してロウレベルの出力信号を形成
する。このとき、反転出力信号のハイレベルに対応した
エミッタフォロワトランジスタＴ５のエミッタに設けら
れたスイッチＭＯＳＦＥＴＱ４は、上記ロウレベルの非
反転出力信号によりオフ状態にされる。それ故、エミッ
タフォロワトランジスタＴ５のエミッタ電流の全部が、
出力トランジスタＱ６のベース電流として流れるので、
ワード線Ｗの充電電流が大きくなってワード線の立ち下
がりを高速にすることができる。
がハイレベルで、非反転出力がロウレベルなら、このロ
ウレベルの出力信号を受けるエミッタフォロワトランジ
スタＴ６のソースに設けられたスイッチＭＯＳＦＥＴＱ
３が、反転出力信号のハイレベルによってオン状態とな
り、上記ＭＯＳＦＥＴＱ２により形成された定電流をト
ランジスタＴ６側に流してロウレベルの出力信号を形成
する。このとき、反転出力信号のハイレベルに対応した
エミッタフォロワトランジスタＴ５のエミッタに設けら
れたスイッチＭＯＳＦＥＴＱ４は、上記ロウレベルの非
反転出力信号によりオフ状態にされる。それ故、エミッ
タフォロワトランジスタＴ５のエミッタ電流の全部が、
出力トランジスタＱ６のベース電流として流れるので、
ワード線Ｗの充電電流が大きくなってワード線の立ち下
がりを高速にすることができる。
【００３３】逆に、差動トランジスタ回路の反転出力信
号がロウレベルで、非反転出力がハイレベルなら、上記
ロウレベルの出力信号を受けるエミッタフォロワトラン
ジスタＴ５のエミッタに設けられたスイッチＭＯＳＦＥ
ＴＱ４が、非反転出力信号のハイレベルによってオン状
態となり、上記定電流ＩＥＦ１をトランジスタＴ５側に
流してロウレベルの出力信号を形成する。すなわち、こ
の定電流ＩＥＦ１により出力段のＭＯＳＦＥＴＱ６を高
速にオフ状態にし、Ｐチャンネル型ＭＯＳＦＥＴＱ７を
オン状態にする。このとき、非反転出力信号のハイレベ
ルに対応したトランジスタＴ６のエミッタに設けられた
スイッチＭＯＳＦＥＴＱ３は、上記ロウレベルの反転出
力信号によりオフ状態にされる。
号がロウレベルで、非反転出力がハイレベルなら、上記
ロウレベルの出力信号を受けるエミッタフォロワトラン
ジスタＴ５のエミッタに設けられたスイッチＭＯＳＦＥ
ＴＱ４が、非反転出力信号のハイレベルによってオン状
態となり、上記定電流ＩＥＦ１をトランジスタＴ５側に
流してロウレベルの出力信号を形成する。すなわち、こ
の定電流ＩＥＦ１により出力段のＭＯＳＦＥＴＱ６を高
速にオフ状態にし、Ｐチャンネル型ＭＯＳＦＥＴＱ７を
オン状態にする。このとき、非反転出力信号のハイレベ
ルに対応したトランジスタＴ６のエミッタに設けられた
スイッチＭＯＳＦＥＴＱ３は、上記ロウレベルの反転出
力信号によりオフ状態にされる。
【００３４】この結果、エミッタフォロワトランジスタ
Ｔ６のエミッタ電流の全部が、ＮＰＮ型バイポーラ出力
トランジスタＴ７のベース電流として用いることができ
からワード線Ｗの立ち上がりを高速にすることができ
る。また、ＭＯＳＦＥＴＱ７のオン状態により、トラン
ジスタＴ７のベース電位は、最終的には回路の接地電位
になるので、出力段が２段のエミッタフォロワ回路によ
り構成されているにもかかわらず、出力信号のハイレベ
ルＶＯＨを−０．８Ｖにすることができる。また、出力
信号のロウレベルは、縦列形態にされた２つのエミッタ
フォロワ回路を通して出力されるので、−２．８Ｖのよ
うに低くされる。
Ｔ６のエミッタ電流の全部が、ＮＰＮ型バイポーラ出力
トランジスタＴ７のベース電流として用いることができ
からワード線Ｗの立ち上がりを高速にすることができ
る。また、ＭＯＳＦＥＴＱ７のオン状態により、トラン
ジスタＴ７のベース電位は、最終的には回路の接地電位
になるので、出力段が２段のエミッタフォロワ回路によ
り構成されているにもかかわらず、出力信号のハイレベ
ルＶＯＨを−０．８Ｖにすることができる。また、出力
信号のロウレベルは、縦列形態にされた２つのエミッタ
フォロワ回路を通して出力されるので、−２．８Ｖのよ
うに低くされる。
【００３５】上記のように電源電圧ＶＥＥを−３．６Ｖ
とし、入力バッファの出力信号のロウレベルを−２．８
Ｖにした場合でも、アクティブプルダウン用のＭＯＳＦ
ＥＴＱ６及び定電流源を構成するＭＯＳＦＥＴＱ５の直
列回路に約０．８Ｖ程度の電圧がかけられるからスイッ
チＭＯＳＦＥＴＱ６と定電流源ＭＯＳＦＥＴＱ５を動作
させることができる。
とし、入力バッファの出力信号のロウレベルを−２．８
Ｖにした場合でも、アクティブプルダウン用のＭＯＳＦ
ＥＴＱ６及び定電流源を構成するＭＯＳＦＥＴＱ５の直
列回路に約０．８Ｖ程度の電圧がかけられるからスイッ
チＭＯＳＦＥＴＱ６と定電流源ＭＯＳＦＥＴＱ５を動作
させることができる。
【００３６】なお、ＭＯＳＦＥＴＱ５は、複数のワード
線に対して共通に用いるようにするものであってもよ
い。すなわち、ＭＯＳＦＥＴＱ５をメモリアレイにおけ
る複数のワード線に共通に用いるようにすることによ
り、上記ハイレベルからロウレベルに変化するワード線
に対応したＭＯＳＦＥＴＱ６と他の非選択状態に置かれ
るワード線に対応した同様なＭＯＳＦＥＴとが差動構成
となり、ハイレベルからロウレベルに変化するワード線
に対応したＮチャンネル型ＭＯＳＦＥＴＱ６のみが実質
的にオン状態になり、共通定電流源としてのＭＯＳＦＥ
ＴＱ５により形成された定電流によるワード線の高速引
き抜きが行われる。そして、上記ワード線が所定のロウ
レベルまで引き抜かれると、上記ＭＯＳＦＥＴＱ５によ
り形成された定電流は非選択ワード線に対応した出力ト
ランジスタＱ６において分散されて流れるようにされ
る。
線に対して共通に用いるようにするものであってもよ
い。すなわち、ＭＯＳＦＥＴＱ５をメモリアレイにおけ
る複数のワード線に共通に用いるようにすることによ
り、上記ハイレベルからロウレベルに変化するワード線
に対応したＭＯＳＦＥＴＱ６と他の非選択状態に置かれ
るワード線に対応した同様なＭＯＳＦＥＴとが差動構成
となり、ハイレベルからロウレベルに変化するワード線
に対応したＮチャンネル型ＭＯＳＦＥＴＱ６のみが実質
的にオン状態になり、共通定電流源としてのＭＯＳＦＥ
ＴＱ５により形成された定電流によるワード線の高速引
き抜きが行われる。そして、上記ワード線が所定のロウ
レベルまで引き抜かれると、上記ＭＯＳＦＥＴＱ５によ
り形成された定電流は非選択ワード線に対応した出力ト
ランジスタＱ６において分散されて流れるようにされ
る。
【００３７】図６には、デコーダ回路の他の一実施例の
回路図が示されている。この実施例では、みかけ上デコ
ーダ回路の動作電圧として入力バッファと同じ電圧ＶＥ
Ｅが供給される。このときの電源電圧ＶＥＥは、−３．
６Ｖのような電圧にされる。これに対して、デコーダの
出力信号を−０．８Ｖ／−２．８Ｖにするために、ＮＰ
Ｎ型バイポーラ出力トランジスタＴ６のベース側に設け
られるＣＭＯＳ回路のうち、出力端子と並列形態のＮチ
ャンネル型ＭＯＳＦＥＴＱ４〜Ｑ６のドレインとの間
に、レベルシフト用のダイオードＤ１が設けられる。同
様に、出力トランジスタＴ６のエミッタとロウレベルの
出力信号を形成する並列形態のＮチャンネル型ＭＯＳＦ
ＥＴＱ７〜Ｑ９のドレインとの間にも、レベルシフト用
のダイオードＤ２が設けられる。
回路図が示されている。この実施例では、みかけ上デコ
ーダ回路の動作電圧として入力バッファと同じ電圧ＶＥ
Ｅが供給される。このときの電源電圧ＶＥＥは、−３．
６Ｖのような電圧にされる。これに対して、デコーダの
出力信号を−０．８Ｖ／−２．８Ｖにするために、ＮＰ
Ｎ型バイポーラ出力トランジスタＴ６のベース側に設け
られるＣＭＯＳ回路のうち、出力端子と並列形態のＮチ
ャンネル型ＭＯＳＦＥＴＱ４〜Ｑ６のドレインとの間
に、レベルシフト用のダイオードＤ１が設けられる。同
様に、出力トランジスタＴ６のエミッタとロウレベルの
出力信号を形成する並列形態のＮチャンネル型ＭＯＳＦ
ＥＴＱ７〜Ｑ９のドレインとの間にも、レベルシフト用
のダイオードＤ２が設けられる。
【００３８】上記のような構成を採ることにより、後述
するような格別の電源回路を設けることなく、デコーダ
回路を動作させることができる。すなわち、上記のよう
なダイオードＤ１とＤ２の挿入によって、出力トランジ
スタＴ６のベースに入力されるロウレベルの入力信号及
び、出力ＭＯＳＦＥＴＱ７〜Ｑ９のオン状態によって形
成されるロウレベルの出力信号が、電源電圧ＶＥＥから
ダイオードＤ１，Ｄ２の順方向電圧に対応した０．８Ｖ
だけレベルアップされるので、出力信号のロウレベルＶ
ＯＬを−２．８Ｖにすることができる。上記ダイオード
Ｄ１，Ｄ２は、ＰＮ接合ダイオードの他、ＮＰＮ型バイ
ポーラトランジスタのベースとコレクタとを接続したも
のを用いるものであってもよい。
するような格別の電源回路を設けることなく、デコーダ
回路を動作させることができる。すなわち、上記のよう
なダイオードＤ１とＤ２の挿入によって、出力トランジ
スタＴ６のベースに入力されるロウレベルの入力信号及
び、出力ＭＯＳＦＥＴＱ７〜Ｑ９のオン状態によって形
成されるロウレベルの出力信号が、電源電圧ＶＥＥから
ダイオードＤ１，Ｄ２の順方向電圧に対応した０．８Ｖ
だけレベルアップされるので、出力信号のロウレベルＶ
ＯＬを−２．８Ｖにすることができる。上記ダイオード
Ｄ１，Ｄ２は、ＰＮ接合ダイオードの他、ＮＰＮ型バイ
ポーラトランジスタのベースとコレクタとを接続したも
のを用いるものであってもよい。
【００３９】図７には、デコーダ回路の他の一実施例の
回路図が示されている。この実施例においても、みかけ
上デコーダ回路の動作電圧として入力バッファと同じ電
圧ＶＥＥが供給される。このときの電源電圧ＶＥＥは、
−３．６Ｖのような電圧にされる。これに対して、デコ
ーダの出力信号を−０．８Ｖ／−２．８Ｖにするため
に、ＮＰＮ型バイポーラ出力トランジスタＴ６のエミッ
タ側には、ＮＰＮ型バイポーラトランジスタＴ７がカス
ケード接続される。このトランジスタＴ７のベースとコ
レクタ間には、入力端子ＩＮ１〜ＩＮ３にゲートが接続
された並列形態のＮチャンネル型ＭＯＳＦＥＴＱ７〜Ｑ
９が設けられる。トランジスタＴ７のベースとエミッタ
間には、出力信号がゲートに供給されるＮチャンネル型
ＭＯＳＦＥＴＱ１０が設けられる。このような出力トラ
ンジスタＴ７を用いてロウレベルの出力信号を形成する
ようにすることによって、電源電圧ＶＥＥからベース，
エミッタ間電圧に対応した０．８Ｖだけレベルアップさ
れるので、出力信号のロウレベルＶＯＬを−２．８Ｖに
することができる。この構成では、出力回路がトランジ
スタにより構成できるので、出力信号のハイレベル／ロ
ウレベルの立ち上がりを高速にすることができる。
回路図が示されている。この実施例においても、みかけ
上デコーダ回路の動作電圧として入力バッファと同じ電
圧ＶＥＥが供給される。このときの電源電圧ＶＥＥは、
−３．６Ｖのような電圧にされる。これに対して、デコ
ーダの出力信号を−０．８Ｖ／−２．８Ｖにするため
に、ＮＰＮ型バイポーラ出力トランジスタＴ６のエミッ
タ側には、ＮＰＮ型バイポーラトランジスタＴ７がカス
ケード接続される。このトランジスタＴ７のベースとコ
レクタ間には、入力端子ＩＮ１〜ＩＮ３にゲートが接続
された並列形態のＮチャンネル型ＭＯＳＦＥＴＱ７〜Ｑ
９が設けられる。トランジスタＴ７のベースとエミッタ
間には、出力信号がゲートに供給されるＮチャンネル型
ＭＯＳＦＥＴＱ１０が設けられる。このような出力トラ
ンジスタＴ７を用いてロウレベルの出力信号を形成する
ようにすることによって、電源電圧ＶＥＥからベース，
エミッタ間電圧に対応した０．８Ｖだけレベルアップさ
れるので、出力信号のロウレベルＶＯＬを−２．８Ｖに
することができる。この構成では、出力回路がトランジ
スタにより構成できるので、出力信号のハイレベル／ロ
ウレベルの立ち上がりを高速にすることができる。
【００４０】図８には、デコーダ回路の他の一実施例の
回路図が示されている。この実施例においても、みかけ
上デコーダ回路の動作電圧として入力バッファと同じ電
圧ＶＥＥが供給される。このときの電源電圧ＶＥＥは、
−３．６Ｖのような電圧にされる。これに対して、デコ
ーダの出力信号を−０．８Ｖ／−２．８Ｖにするため
に、ＮＰＮ型バイポーラ出力トランジスタＴ６を駆動す
るＣＭＯＳ回路のＮチャンネルＭＯＳＦＥＴＱ４〜Ｑ６
のソースと電源電圧ＶＥＥとの間、ロウレベルの出力信
号を形成する並列形態のＮチャンネル型ＭＯＳＦＥＴＱ
７〜Ｑ９のソースと電源電圧ＶＥＥとの間にダイオード
Ｄ１，Ｄ２が設けられる。
回路図が示されている。この実施例においても、みかけ
上デコーダ回路の動作電圧として入力バッファと同じ電
圧ＶＥＥが供給される。このときの電源電圧ＶＥＥは、
−３．６Ｖのような電圧にされる。これに対して、デコ
ーダの出力信号を−０．８Ｖ／−２．８Ｖにするため
に、ＮＰＮ型バイポーラ出力トランジスタＴ６を駆動す
るＣＭＯＳ回路のＮチャンネルＭＯＳＦＥＴＱ４〜Ｑ６
のソースと電源電圧ＶＥＥとの間、ロウレベルの出力信
号を形成する並列形態のＮチャンネル型ＭＯＳＦＥＴＱ
７〜Ｑ９のソースと電源電圧ＶＥＥとの間にダイオード
Ｄ１，Ｄ２が設けられる。
【００４１】図９には、デコーダ回路の更に他の一実施
例の回路図が示されている。この実施例においても、み
かけ上デコーダ回路の動作電圧として入力バッファと同
じ電圧ＶＥＥが供給される。このときの電源電圧ＶＥＥ
は、−３．６Ｖのような電圧にされる。これに対して、
デコーダはＣＭＯＳ回路から構成され、Ｐチャンネル側
回路にはダイオードＤ１を介して回路の接地電位が与え
られ、Ｎチャンネル側の回路にはダイオードＤ２を介し
て電源電圧ＶＥＥが供給される。これにより、ＣＭＯＳ
回路の出力信号を−０．８Ｖ／−２．８Ｖにすることが
できる。
例の回路図が示されている。この実施例においても、み
かけ上デコーダ回路の動作電圧として入力バッファと同
じ電圧ＶＥＥが供給される。このときの電源電圧ＶＥＥ
は、−３．６Ｖのような電圧にされる。これに対して、
デコーダはＣＭＯＳ回路から構成され、Ｐチャンネル側
回路にはダイオードＤ１を介して回路の接地電位が与え
られ、Ｎチャンネル側の回路にはダイオードＤ２を介し
て電源電圧ＶＥＥが供給される。これにより、ＣＭＯＳ
回路の出力信号を−０．８Ｖ／−２．８Ｖにすることが
できる。
【００４２】図１０には、図３のメモリセルを含むメモ
リアレイ部とその周辺回路の一実施例の回路図が示され
ている。同図には、１本のワード線Ｗ、１つのワード線
選択回路、１つのメモリセル、一対の相補データ線Ｄ
Ｔ，ＤＢ、及びその負荷回路、ライトリカバリ回路、プ
リアンプ、センスアンプ、出力回路ＯＢ、及びカラムス
イッチ回路とデータ入力回路ＩＢ及び書込回路が例示的
に示されている。
リアレイ部とその周辺回路の一実施例の回路図が示され
ている。同図には、１本のワード線Ｗ、１つのワード線
選択回路、１つのメモリセル、一対の相補データ線Ｄ
Ｔ，ＤＢ、及びその負荷回路、ライトリカバリ回路、プ
リアンプ、センスアンプ、出力回路ＯＢ、及びカラムス
イッチ回路とデータ入力回路ＩＢ及び書込回路が例示的
に示されている。
【００４３】メモリセルは、図３に示されたように、Ｐ
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔからなる２つのＣＭＯＳインバータ回路の入力と出力
とが交差接続されたＣＭＯＳラッチ回路と、その入出力
ノードと相補データ線ＤＴ，ＤＢとの間に設けられたア
ドレス選択用の伝送ゲートＭＯＳＦＥＴから構成され
る。メモリセルのハイレベル側の動作電圧は回路の接地
電位とされ、ロウレベル側の動作電圧は電源電圧ＶＥＥ
に対して絶対値的に小さくされた定電圧ＶＥＭが用いら
れる。メモリセルのロウレベル側の動作電圧ＶＥＭが−
３Ｖ程度にされるので同図のような完全ＣＭＯＳ型のメ
モリセルが用いられる。
チャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥ
Ｔからなる２つのＣＭＯＳインバータ回路の入力と出力
とが交差接続されたＣＭＯＳラッチ回路と、その入出力
ノードと相補データ線ＤＴ，ＤＢとの間に設けられたア
ドレス選択用の伝送ゲートＭＯＳＦＥＴから構成され
る。メモリセルのハイレベル側の動作電圧は回路の接地
電位とされ、ロウレベル側の動作電圧は電源電圧ＶＥＥ
に対して絶対値的に小さくされた定電圧ＶＥＭが用いら
れる。メモリセルのロウレベル側の動作電圧ＶＥＭが−
３Ｖ程度にされるので同図のような完全ＣＭＯＳ型のメ
モリセルが用いられる。
【００４４】メモリセルの伝送ゲートＭＯＳＦＥＴのゲ
ートは、対応するワード線に接続される。このワード線
Ｗは、前記図３ないし図９等により構成されたデコーダ
により構成されたワード線選択回路ＮＯＲ１により駆動
される。前記３入力のプリデコード機能を有する入力バ
ッファにより８通りの出力信号を形成し、それを３入力
のデコーダ回路を用いることにより、６４本のワード線
の中から１つのワード線を選択するような回路構成が実
現できる。
ートは、対応するワード線に接続される。このワード線
Ｗは、前記図３ないし図９等により構成されたデコーダ
により構成されたワード線選択回路ＮＯＲ１により駆動
される。前記３入力のプリデコード機能を有する入力バ
ッファにより８通りの出力信号を形成し、それを３入力
のデコーダ回路を用いることにより、６４本のワード線
の中から１つのワード線を選択するような回路構成が実
現できる。
【００４５】相補データ線ＤＴ，ＤＢには、Ｐチャンネ
ル型ＭＯＳＦＥＴＱＰ１，ＱＰ２からなるデータ線負荷
手段が設けられる。これらのＭＯＳＦＥＴＱＰ１，ＱＰ
２は、そのコンダクタンスが書き込み特性を考慮して比
較的小さく形成され、そのゲートには定電圧ＶＥＭが定
常的に供給される。これらのＭＯＳＦＥＴＱＰ１，ＱＰ
２のソース，ドレインパスには、比較的大きなコンダク
タンスを持つようにされたＰチャンネル型ＭＯＳＦＥＴ
ＱＰ３，ＱＰ４のソース，ドレインパスが並列形態に設
けられる。
ル型ＭＯＳＦＥＴＱＰ１，ＱＰ２からなるデータ線負荷
手段が設けられる。これらのＭＯＳＦＥＴＱＰ１，ＱＰ
２は、そのコンダクタンスが書き込み特性を考慮して比
較的小さく形成され、そのゲートには定電圧ＶＥＭが定
常的に供給される。これらのＭＯＳＦＥＴＱＰ１，ＱＰ
２のソース，ドレインパスには、比較的大きなコンダク
タンスを持つようにされたＰチャンネル型ＭＯＳＦＥＴ
ＱＰ３，ＱＰ４のソース，ドレインパスが並列形態に設
けられる。
【００４６】これらのＭＯＳＦＥＴＱＰ３，ＱＰ４のゲ
ートには、書き込み制御信号ＷＥ１が供給されることに
より、書き込み動作以外のときにオン状態にされる。言
い換えるならば、上記ＭＯＳＦＥＴＱＰ３，ＱＰ４は、
ＭＯＳＦＥＴＱＰ１，ＱＰ２とともに読み出し動作のと
きのデータ線負荷を構成する。読み出し動作のときに
は、相補データ線の信号振幅を制限して高速読み出しを
実現する。これに対して、書き込み動作のときには、制
御信号ＷＥ１により上記比較的大きなコンダクタンスを
持つＭＯＳＦＥＴＱＰ３，ＱＰ４がオフ状態にされ、相
補データ線ＤＴ，ＤＢに対する負荷が小さなコンダクタ
ンスしか持たないＭＯＳＦＥＴＱＰ１，ＱＰ２で構成さ
れるようにすることにより相補データ線に伝えられる書
き込みデータの信号振幅を大きくして高速書き込みを行
うようにするものである。
ートには、書き込み制御信号ＷＥ１が供給されることに
より、書き込み動作以外のときにオン状態にされる。言
い換えるならば、上記ＭＯＳＦＥＴＱＰ３，ＱＰ４は、
ＭＯＳＦＥＴＱＰ１，ＱＰ２とともに読み出し動作のと
きのデータ線負荷を構成する。読み出し動作のときに
は、相補データ線の信号振幅を制限して高速読み出しを
実現する。これに対して、書き込み動作のときには、制
御信号ＷＥ１により上記比較的大きなコンダクタンスを
持つＭＯＳＦＥＴＱＰ３，ＱＰ４がオフ状態にされ、相
補データ線ＤＴ，ＤＢに対する負荷が小さなコンダクタ
ンスしか持たないＭＯＳＦＥＴＱＰ１，ＱＰ２で構成さ
れるようにすることにより相補データ線に伝えられる書
き込みデータの信号振幅を大きくして高速書き込みを行
うようにするものである。
【００４７】上記負荷回路には、ダイオード接続された
ＮＰＮ型バイポーラトランジスタＴ３，Ｔ４によりレベ
ルシフトされたバイアス電圧が与えられる。すなわち、
相補データ線ＤＴ，ＤＢの信号振幅のハイレベルは、−
２ＶＢＥ（ＶＢＥは、トランジスタのベース，エミッタ
間電圧）のような低い電位にされる。これにより、書き
込み動作のときの相補データ線ＤＴ，ＤＢの信号振幅が
小さく制限されるから、高速書き込みが可能になる。メ
モリセルの書き込みは、相補データ線ＤＴ又はＤＢに伝
えられるロウレベルにより支配的に行われるから、この
実施例のようにハイレベルを−２ＶＢＥのように低くし
ても問題ない。すなわち、メモリセルのオン状態にされ
た記憶ＭＯＳＦＥＴのゲート電位は、伝送ゲートＭＯＳ
ＦＥＴを介してロウレベルにされた相補データ線の電位
によって引き抜かれてオフ状態に切り換えられ、その結
果としてオフ状態にあった記憶ＭＯＳＦＥＴがオン状態
なって情報の反転書き込みが行われるからである。
ＮＰＮ型バイポーラトランジスタＴ３，Ｔ４によりレベ
ルシフトされたバイアス電圧が与えられる。すなわち、
相補データ線ＤＴ，ＤＢの信号振幅のハイレベルは、−
２ＶＢＥ（ＶＢＥは、トランジスタのベース，エミッタ
間電圧）のような低い電位にされる。これにより、書き
込み動作のときの相補データ線ＤＴ，ＤＢの信号振幅が
小さく制限されるから、高速書き込みが可能になる。メ
モリセルの書き込みは、相補データ線ＤＴ又はＤＢに伝
えられるロウレベルにより支配的に行われるから、この
実施例のようにハイレベルを−２ＶＢＥのように低くし
ても問題ない。すなわち、メモリセルのオン状態にされ
た記憶ＭＯＳＦＥＴのゲート電位は、伝送ゲートＭＯＳ
ＦＥＴを介してロウレベルにされた相補データ線の電位
によって引き抜かれてオフ状態に切り換えられ、その結
果としてオフ状態にあった記憶ＭＯＳＦＥＴがオン状態
なって情報の反転書き込みが行われるからである。
【００４８】相補データ線ＤＴ，ＤＢは、書込回路とし
てのナンド回路ＮＡＮＤ１，ＮＡＮＤ２の出力端子に接
続される。上記ナンド回路ＮＡＮ１，ＮＡＮＤ２の入力
には、前記同様なデコーダ回路により構成されたＹデコ
ーダＮＯＲ２により形成されたカラム選択信号Ｙが供給
される。上記書込回路としてのこれらのナンド回路ＮＡ
ＮＤ１，ＮＡＮＤ２の他の入力には、データ入力回路Ｉ
Ｂを通して伝えられた相補書込み信号ＤｉＴとＤｉＢ及
び書込みパルスＷＰが供給される。このデータ入力回路
ＩＢの具体的構成は、図３〜図５に示された前記入力バ
ッファと同様な回路が用いられる。
てのナンド回路ＮＡＮＤ１，ＮＡＮＤ２の出力端子に接
続される。上記ナンド回路ＮＡＮ１，ＮＡＮＤ２の入力
には、前記同様なデコーダ回路により構成されたＹデコ
ーダＮＯＲ２により形成されたカラム選択信号Ｙが供給
される。上記書込回路としてのこれらのナンド回路ＮＡ
ＮＤ１，ＮＡＮＤ２の他の入力には、データ入力回路Ｉ
Ｂを通して伝えられた相補書込み信号ＤｉＴとＤｉＢ及
び書込みパルスＷＰが供給される。このデータ入力回路
ＩＢの具体的構成は、図３〜図５に示された前記入力バ
ッファと同様な回路が用いられる。
【００４９】相補データ線ＤＴ，ＤＢには、プリアンプ
を構成するＮＰＮ型差動バイポーラトランジスタＴ５，
Ｔ６のベースに接続される。すなわち、このメモリはカ
ラムセンス方式とされる。これらの差動トランジスタＴ
５，Ｔ６の共通エミッタには、カラム選択信号Ｙを受け
るＮチャンネルスイッチＭＯＳＦＥＴＱＮ１を介してＮ
チャンネル型定電流ＭＯＳＦＥＴＱＮ２に接続される。
この定電流ＭＯＳＦＥＴＱＮ２のゲートには、定電圧Ｖ
ＩＥが供給されて定電流を形成する。この定電流ＭＯＳ
ＦＥＴＱＮ２は、カラムアドレスに対応したプリアンプ
用の複数のスイッチＭＯＳＦＥＴに対して共通に設けら
れる。
を構成するＮＰＮ型差動バイポーラトランジスタＴ５，
Ｔ６のベースに接続される。すなわち、このメモリはカ
ラムセンス方式とされる。これらの差動トランジスタＴ
５，Ｔ６の共通エミッタには、カラム選択信号Ｙを受け
るＮチャンネルスイッチＭＯＳＦＥＴＱＮ１を介してＮ
チャンネル型定電流ＭＯＳＦＥＴＱＮ２に接続される。
この定電流ＭＯＳＦＥＴＱＮ２のゲートには、定電圧Ｖ
ＩＥが供給されて定電流を形成する。この定電流ＭＯＳ
ＦＥＴＱＮ２は、カラムアドレスに対応したプリアンプ
用の複数のスイッチＭＯＳＦＥＴに対して共通に設けら
れる。
【００５０】上記差動トランジスタＴ５，Ｔ６のコレク
タは、センスアンプを構成する電流／電圧変換回路に入
力される。すなわち、上記トランジスタＴ５，Ｔ６のコ
レクタは、定電圧ＶＩＥを受けるＮチャンネル型ＭＯＳ
ＦＥＴＱＮ６により形成された定電流が流れるところの
抵抗Ｒ２で形成されたバイアス電圧をそのベースに受け
るＮＰＮ型バイポーラトランジスタＴ７，Ｔ８のエミッ
タに接続される。これらのトランジスタＴ７，Ｔ８のエ
ミッタには、定電圧ＶＩＥを受けるＮチャンネル型定電
流ＭＯＳＦＥＴＱＮ５，ＱＮ７が設けられ、コレクタに
は電流／電圧変換用の抵抗Ｒ１，Ｒ３が設けられる。
タは、センスアンプを構成する電流／電圧変換回路に入
力される。すなわち、上記トランジスタＴ５，Ｔ６のコ
レクタは、定電圧ＶＩＥを受けるＮチャンネル型ＭＯＳ
ＦＥＴＱＮ６により形成された定電流が流れるところの
抵抗Ｒ２で形成されたバイアス電圧をそのベースに受け
るＮＰＮ型バイポーラトランジスタＴ７，Ｔ８のエミッ
タに接続される。これらのトランジスタＴ７，Ｔ８のエ
ミッタには、定電圧ＶＩＥを受けるＮチャンネル型定電
流ＭＯＳＦＥＴＱＮ５，ＱＮ７が設けられ、コレクタに
は電流／電圧変換用の抵抗Ｒ１，Ｒ３が設けられる。
【００５１】相補データ線ＤＴ，ＤＢには、選択された
メモリセルの記憶情報に対応したハイレベル／ロウレベ
ルが出力される。このハイレベル／ロウレベルを受けて
プリアンプを構成する差動トランジスタＴ５，Ｔ６がオ
ン／オフ状態にされる。そして、カラム選択信号Ｙによ
りオン状態にされたＭＯＳＦＥＴＱＮ１等を介して定電
流が上記差動トランジスタのオン／オフ状態に対応して
上記抵抗Ｒ１又はＲ３に流れる。これら抵抗Ｒ１とＲ３
により電圧信号に変換された読み出し信号は、ＮＰＮ型
バイポーラトランジスタＴ９，Ｔ１０及びエミッタ抵抗
Ｒ４，Ｒ５からなるエミッタフォロワ回路を介して出力
回路ＯＢに入力される。この出力回路ＯＢは、ＥＣＬ回
路から構成されＥＣＬレベルの出力信号Ｄｏを出力す
る。
メモリセルの記憶情報に対応したハイレベル／ロウレベ
ルが出力される。このハイレベル／ロウレベルを受けて
プリアンプを構成する差動トランジスタＴ５，Ｔ６がオ
ン／オフ状態にされる。そして、カラム選択信号Ｙによ
りオン状態にされたＭＯＳＦＥＴＱＮ１等を介して定電
流が上記差動トランジスタのオン／オフ状態に対応して
上記抵抗Ｒ１又はＲ３に流れる。これら抵抗Ｒ１とＲ３
により電圧信号に変換された読み出し信号は、ＮＰＮ型
バイポーラトランジスタＴ９，Ｔ１０及びエミッタ抵抗
Ｒ４，Ｒ５からなるエミッタフォロワ回路を介して出力
回路ＯＢに入力される。この出力回路ＯＢは、ＥＣＬ回
路から構成されＥＣＬレベルの出力信号Ｄｏを出力す
る。
【００５２】ＮＰＮ型バイポーラトランジスタＴ１とＴ
２は、ライトリカバリ回路を構成し、書き込み終了後に
発生されるリカバリ信号ＷＲＣによりオン状態にされ、
書き込み信号が伝えられることにより、比較的大きなレ
ベル差を持つようにされた相補データ線ＤＴ，ＤＢのリ
セットを高速に行う。上記リカバリ信号ＷＲＣは、エミ
ッタフォロワ出力トランジスタを介して出力される。そ
れ故、相補データ線ＤＴ，ＤＢは、トランジスタＴ１，
Ｔ２が、上記リカバリ信号ＷＲＣを形成する出力トラン
ジスタとダーリントン形態に接続されるため、前記バイ
アス回路（トランジスタＴ３，Ｔ４）回路に対応したバ
イアスレベル−２ＶＢＥと等しいレベルにされる。
２は、ライトリカバリ回路を構成し、書き込み終了後に
発生されるリカバリ信号ＷＲＣによりオン状態にされ、
書き込み信号が伝えられることにより、比較的大きなレ
ベル差を持つようにされた相補データ線ＤＴ，ＤＢのリ
セットを高速に行う。上記リカバリ信号ＷＲＣは、エミ
ッタフォロワ出力トランジスタを介して出力される。そ
れ故、相補データ線ＤＴ，ＤＢは、トランジスタＴ１，
Ｔ２が、上記リカバリ信号ＷＲＣを形成する出力トラン
ジスタとダーリントン形態に接続されるため、前記バイ
アス回路（トランジスタＴ３，Ｔ４）回路に対応したバ
イアスレベル−２ＶＢＥと等しいレベルにされる。
【００５３】図１１には、図１０に示された書込回路
（ＮＡＮＤ１，ＮＡＮＤ２）の一実施例の回路図が示さ
れている。同図の回路は、前記図８に示したようなデコ
ーダ回路とほぼ同様なＢｉ−ＣＭＯＳ回路が用いられ
る。図８との差は、ダイオードＤ３がＮＰＮ型出力バイ
ポーラトランジスタＴ６のエミッタと出力端子ＯＵＴと
の間に接続される点である。そのため、書込回路の出力
信号のハイレベル／ロウレベルは、−１．６Ｖ／−２．
８Ｖとされる。また、入力信号としては、データ入力回
路ＩＢからの相補的な書込信号ＤｉＴ（ＤｉＢ）と、選
択信号Ｙ及び書込みパルスＷＰが供給される。このよう
な書込み回路は、相補データ線ＤＴとＤＢに対応した一
対の回路から構成される。同図には、そのうちの１回路
分が代表として示されている。
（ＮＡＮＤ１，ＮＡＮＤ２）の一実施例の回路図が示さ
れている。同図の回路は、前記図８に示したようなデコ
ーダ回路とほぼ同様なＢｉ−ＣＭＯＳ回路が用いられ
る。図８との差は、ダイオードＤ３がＮＰＮ型出力バイ
ポーラトランジスタＴ６のエミッタと出力端子ＯＵＴと
の間に接続される点である。そのため、書込回路の出力
信号のハイレベル／ロウレベルは、−１．６Ｖ／−２．
８Ｖとされる。また、入力信号としては、データ入力回
路ＩＢからの相補的な書込信号ＤｉＴ（ＤｉＢ）と、選
択信号Ｙ及び書込みパルスＷＰが供給される。このよう
な書込み回路は、相補データ線ＤＴとＤＢに対応した一
対の回路から構成される。同図には、そのうちの１回路
分が代表として示されている。
【００５４】図１２には、定電圧ＶＩＥ、内部回路の動
作電圧ＶＳＳ及びＶＥＭの電圧発生回路の一実施例が示
されている。定電圧ＶＩＥは前記のような定電流源とし
て動作するＭＯＳＦＥＴのゲートに供給される定電圧で
あり、定電圧ＶＳＳとＶＥＭはデコーダ回路やメモリア
レイのようなＢｉ−ＣＭＯＳ回路、ＣＭＯＳ回路の動作
電源電圧とされる。
作電圧ＶＳＳ及びＶＥＭの電圧発生回路の一実施例が示
されている。定電圧ＶＩＥは前記のような定電流源とし
て動作するＭＯＳＦＥＴのゲートに供給される定電圧で
あり、定電圧ＶＳＳとＶＥＭはデコーダ回路やメモリア
レイのようなＢｉ−ＣＭＯＳ回路、ＣＭＯＳ回路の動作
電源電圧とされる。
【００５５】ＥＣＬ回路における定電圧ＶＣＳを受ける
トランジスタＴ１のエミッタに抵抗を接続して、抵抗に
所定の定電流が流れるようにされる。この定電流は電流
ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ１，Ｑ２に
より共にダイオード形態のトランジスタＴ２とＮチャン
ネル型ＭＯＳＦＥＴＱ３からなる直列回路に流れるよう
にされる。上記ダイオード形態のトランジスタＴ２は、
レベルシフト回路を構成し、ＭＯＳＦＥＴＴＱ３のしき
い値電圧に対応した定電圧Ｖthがエミッタフォロワ出力
トランジスタＴ３を通して上記定電圧ＶＩＥとして出力
される。
トランジスタＴ１のエミッタに抵抗を接続して、抵抗に
所定の定電流が流れるようにされる。この定電流は電流
ミラー形態のＰチャンネル型ＭＯＳＦＥＴＱ１，Ｑ２に
より共にダイオード形態のトランジスタＴ２とＮチャン
ネル型ＭＯＳＦＥＴＱ３からなる直列回路に流れるよう
にされる。上記ダイオード形態のトランジスタＴ２は、
レベルシフト回路を構成し、ＭＯＳＦＥＴＴＱ３のしき
い値電圧に対応した定電圧Ｖthがエミッタフォロワ出力
トランジスタＴ３を通して上記定電圧ＶＩＥとして出力
される。
【００５６】ダイオード形態のＭＯＳＦＥＴＱ４は、上
記エミッタフォロワ出力トランジスタＴ３の負荷とされ
る。この構成では、定電圧ＶＩＥが上記ＭＯＳＦＥＴＱ
１のしきい値電圧Ｖthに対応しているから、この定電圧
ＶＩＥを受けるＮチャンネル型ＭＯＳＦＥＴＱ５〜Ｑ１
０等には、上記抵抗Ｒ１により形成された定電流に従っ
た定電流が形成される。例えば、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ１とＱ２の素子サイズを等しく設定し、抵抗Ｒ
１により形成された同じ定電流をＮチャンネル型ＭＯＳ
ＦＥＴＱ３に流すようにした場合、このＭＯＳＦＥＴＱ
３とＱ５〜Ｑ１０等のサイズを等しくすると、これらの
ＭＯＳＦＥＴＱ５〜Ｑ１０には上記ＭＯＳＦＥＴＱ３と
同じ定電流、言い換えるならば、抵抗Ｒ１に流れる定電
流が流れるようにされる。
記エミッタフォロワ出力トランジスタＴ３の負荷とされ
る。この構成では、定電圧ＶＩＥが上記ＭＯＳＦＥＴＱ
１のしきい値電圧Ｖthに対応しているから、この定電圧
ＶＩＥを受けるＮチャンネル型ＭＯＳＦＥＴＱ５〜Ｑ１
０等には、上記抵抗Ｒ１により形成された定電流に従っ
た定電流が形成される。例えば、Ｐチャンネル型ＭＯＳ
ＦＥＴＱ１とＱ２の素子サイズを等しく設定し、抵抗Ｒ
１により形成された同じ定電流をＮチャンネル型ＭＯＳ
ＦＥＴＱ３に流すようにした場合、このＭＯＳＦＥＴＱ
３とＱ５〜Ｑ１０等のサイズを等しくすると、これらの
ＭＯＳＦＥＴＱ５〜Ｑ１０には上記ＭＯＳＦＥＴＱ３と
同じ定電流、言い換えるならば、抵抗Ｒ１に流れる定電
流が流れるようにされる。
【００５７】同図のＭＯＳＦＥＴＱ５等のサイズを、Ｍ
ＯＳＦＥＴＱ３のサイズに比べて若干大きくして、その
サイズ比により大きな電流を形成して入力バッファのロ
ウレベルＶＯＬ（−２．０Ｖ）により絶対値的に大きく
された−２．５〜２．８Ｖ程度の動作電圧ＶＥＭを形成
することができる。同様に、ＭＯＳＦＥＴＱ８のＭＯＳ
ＦＥＴＱ３のサイズに比べて若干大きくして、そのサイ
ズ比により大きな電流を形成して入力バッファのロウレ
ベルＶＯＬ（−２．０Ｖ）により絶対値的に大きくされ
た−２．５〜２．８Ｖ程度の動作電圧ＶＳＳを得ること
ができる。
ＯＳＦＥＴＱ３のサイズに比べて若干大きくして、その
サイズ比により大きな電流を形成して入力バッファのロ
ウレベルＶＯＬ（−２．０Ｖ）により絶対値的に大きく
された−２．５〜２．８Ｖ程度の動作電圧ＶＥＭを形成
することができる。同様に、ＭＯＳＦＥＴＱ８のＭＯＳ
ＦＥＴＱ３のサイズに比べて若干大きくして、そのサイ
ズ比により大きな電流を形成して入力バッファのロウレ
ベルＶＯＬ（−２．０Ｖ）により絶対値的に大きくされ
た−２．５〜２．８Ｖ程度の動作電圧ＶＳＳを得ること
ができる。
【００５８】図１３には、前記図８又は図１１のように
ダイオードを介して動作電圧を与える場合のＣＭＯＳ回
路の一実施例の素子構造断面図が示されている。前記図
８や図１１のように、Ｎチャンネル型ＭＯＳＦＥＴのソ
ースに対して、レベルシフト用のダイオードを介して動
作電圧を与える場合、基板にＶＥＥのような電源電圧を
供給すると、基板効果によってＮチャンネル型ＭＯＳＦ
ＥＴのしきい値電圧が大きくされてまう。
ダイオードを介して動作電圧を与える場合のＣＭＯＳ回
路の一実施例の素子構造断面図が示されている。前記図
８や図１１のように、Ｎチャンネル型ＭＯＳＦＥＴのソ
ースに対して、レベルシフト用のダイオードを介して動
作電圧を与える場合、基板にＶＥＥのような電源電圧を
供給すると、基板効果によってＮチャンネル型ＭＯＳＦ
ＥＴのしきい値電圧が大きくされてまう。
【００５９】この実施例では、Ｐチャンネル型ＭＯＳＦ
ＥＴとＮチャンネル型ＭＯＳＦＥＴが形成されるＮウェ
ルとＰウェルとが、絶縁物（ＳｉＯ2 ）を用いて分離さ
れる。このような分離方法を採ることにより、Ｎチャン
ネル型ＭＯＳＦＥＴのソースと基板であるＰウェルに
は、ダイオードを介して与えられる電源電圧ＶＥＥ’が
供給される。これにより、Ｎチャンネル型ＭＯＳＦＥＴ
においては基板効果が生じない。なお、図１３のＣＭＯ
Ｓ回路の素子構造断面図は、図１０のメモリセルを半導
体基板上に形成する場合にも適用可能である。この場
合、ＶＥＥ’がＶＩＥに変更される。
ＥＴとＮチャンネル型ＭＯＳＦＥＴが形成されるＮウェ
ルとＰウェルとが、絶縁物（ＳｉＯ2 ）を用いて分離さ
れる。このような分離方法を採ることにより、Ｎチャン
ネル型ＭＯＳＦＥＴのソースと基板であるＰウェルに
は、ダイオードを介して与えられる電源電圧ＶＥＥ’が
供給される。これにより、Ｎチャンネル型ＭＯＳＦＥＴ
においては基板効果が生じない。なお、図１３のＣＭＯ
Ｓ回路の素子構造断面図は、図１０のメモリセルを半導
体基板上に形成する場合にも適用可能である。この場
合、ＶＥＥ’がＶＩＥに変更される。
【００６０】図９のように、Ｐチャンネル型ＭＯＳＦＥ
Ｔにおいても、レベルシフト用のダイオードを通して回
路の接地電位が与えられるときには、基板効果の影響を
受けないようにするために、ＮウェルとＰチャンネル型
ＭＯＳＦＥＴのソースとを共通接続して、ダイオードに
接続するようにすればよい。
Ｔにおいても、レベルシフト用のダイオードを通して回
路の接地電位が与えられるときには、基板効果の影響を
受けないようにするために、ＮウェルとＰチャンネル型
ＭＯＳＦＥＴのソースとを共通接続して、ダイオードに
接続するようにすればよい。
【００６１】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 差動トランジスタが非飽和領域で動作するよう
な範囲で出力信号レベルを増幅させる入力バッファを用
いてＥＣＬレベルの入力信号を受け、その出力信号を上
記入力バッファの動作電圧より絶対値的に小さくされた
動作電圧及び回路の接地電位により動作させられるＣＭ
ＯＳ回路又はＢｉ−ＣＭＯＳ回路に供給することによ
り、入力バッファ及びその出力信号を受ける初段のＣＭ
ＯＳ回路又はＢｉ−ＣＭＯＳ回路が信号伝達とレベル変
換を兼ねるので、簡単な構成により動作の高速化と低消
費電力化が可能になるという効果が得られる。
記の通りである。 （１） 差動トランジスタが非飽和領域で動作するよう
な範囲で出力信号レベルを増幅させる入力バッファを用
いてＥＣＬレベルの入力信号を受け、その出力信号を上
記入力バッファの動作電圧より絶対値的に小さくされた
動作電圧及び回路の接地電位により動作させられるＣＭ
ＯＳ回路又はＢｉ−ＣＭＯＳ回路に供給することによ
り、入力バッファ及びその出力信号を受ける初段のＣＭ
ＯＳ回路又はＢｉ−ＣＭＯＳ回路が信号伝達とレベル変
換を兼ねるので、簡単な構成により動作の高速化と低消
費電力化が可能になるという効果が得られる。
【００６２】（２） 上記（１）により、ＥＣＬ回路に
おいては、ＥＣＬレベルの信号をそのまま受け取るもの
であるから、入力バッファでの動作下限電圧を小さくす
ることができ、入力バッファ等のようなＥＣＬインター
ファイス部での低消費電力化を図ることができるという
効果が得られる。
おいては、ＥＣＬレベルの信号をそのまま受け取るもの
であるから、入力バッファでの動作下限電圧を小さくす
ることができ、入力バッファ等のようなＥＣＬインター
ファイス部での低消費電力化を図ることができるという
効果が得られる。
【００６３】（３） スタティック型ＲＡＭに適用する
ことにより、入力バッファとデコーダ又は入力バッファ
と書込回路とで信号レベルを段階的に大きくできるか
ら、メモリセル側の動作電圧を比較的大きくでき、デー
タ保持動作の安定化と高速読み出しを維持することがで
きるという効果が得られる。
ことにより、入力バッファとデコーダ又は入力バッファ
と書込回路とで信号レベルを段階的に大きくできるか
ら、メモリセル側の動作電圧を比較的大きくでき、デー
タ保持動作の安定化と高速読み出しを維持することがで
きるという効果が得られる。
【００６４】（４） 電源電圧をＥＣＬ回路の下限電圧
に対応した−３．６Ｖ程度に設定し、内部回路の動作電
圧を２．８Ｖ程度に設定するとき、トランジスタ又はＭ
ＯＳＦＥＴのしきい値電圧を利用して電源電圧をレベル
シフトして内部回路の動作電圧に用いることにより、電
源回路の簡素化ができるという効果が得られる。
に対応した−３．６Ｖ程度に設定し、内部回路の動作電
圧を２．８Ｖ程度に設定するとき、トランジスタ又はＭ
ＯＳＦＥＴのしきい値電圧を利用して電源電圧をレベル
シフトして内部回路の動作電圧に用いることにより、電
源回路の簡素化ができるという効果が得られる。
【００６５】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、信号
レベルは、前記のように入力バッファを構成する差動ト
ランジスタが非飽和領域で動作することを条件とし、内
部回路を構成するＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路
の下限動作電圧との関連で種々に設定することができ
る。内部回路は、ＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路
による論理回路であってもよい。この発明は、ＥＣＬイ
ンターファイスを持ち、内部回路がＣＭＯＳ又はＢｉ−
ＣＭＯＳ回路により構成される各種の半導体集積回路装
置に広く利用できるものである。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、信号
レベルは、前記のように入力バッファを構成する差動ト
ランジスタが非飽和領域で動作することを条件とし、内
部回路を構成するＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路
の下限動作電圧との関連で種々に設定することができ
る。内部回路は、ＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路
による論理回路であってもよい。この発明は、ＥＣＬイ
ンターファイスを持ち、内部回路がＣＭＯＳ又はＢｉ−
ＣＭＯＳ回路により構成される各種の半導体集積回路装
置に広く利用できるものである。
【００６６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、差動トランジスタが非飽和
領域で動作するような範囲で出力信号レベルを増幅させ
る入力バッファを用いてＥＣＬレベルの入力信号を受
け、その出力信号を上記入力バッファの動作電圧より絶
対値的に小さくされた動作電圧及び回路の接地電位によ
り動作させられるＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路
に供給することにより、入力バッファ及びその出力信号
を受ける初段のＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路が
信号伝達とレベル変換を兼ねるので、簡単な構成により
動作の高速化と低消費電力化が可能になる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、差動トランジスタが非飽和
領域で動作するような範囲で出力信号レベルを増幅させ
る入力バッファを用いてＥＣＬレベルの入力信号を受
け、その出力信号を上記入力バッファの動作電圧より絶
対値的に小さくされた動作電圧及び回路の接地電位によ
り動作させられるＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路
に供給することにより、入力バッファ及びその出力信号
を受ける初段のＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回路が
信号伝達とレベル変換を兼ねるので、簡単な構成により
動作の高速化と低消費電力化が可能になる。
【図１】この発明が適用されたスタティック型ＲＡＭの
一実施例を示す概略ブロック図である。
一実施例を示す概略ブロック図である。
【図２】上記図１の各回路ブロックの信号レベルの一実
施例を示す波形図である。
施例を示す波形図である。
【図３】上記入力バッファ、デコーダ及びメモリセルの
一実施例を示す具体的回路図である。
一実施例を示す具体的回路図である。
【図４】上記入力バッファの他の一実施例を示す回路図
である。
である。
【図５】上記入力バッファの更に他の一実施例を示す回
路図である。
路図である。
【図６】上記デコーダの他の一実施例を示す回路図であ
る。
る。
【図７】上記デコーダの他の一実施例を示す回路図であ
る。
る。
【図８】上記デコーダの他の一実施例を示す回路図であ
る。
る。
【図９】上記デコーダの更に他の一実施例を示す回路図
である。
である。
【図１０】この発明が適用されたスタティック型ＲＡＭ
のメモリアレイ部とその周辺回路の一実施例を示す回路
図である。
のメモリアレイ部とその周辺回路の一実施例を示す回路
図である。
【図１１】図１０の書込回路の一実施例を示す回路図で
ある。
ある。
【図１２】内部回路の動作電圧を形成する内部電圧発生
回路の一実施例を示す回路図である。
回路の一実施例を示す回路図である。
【図１３】上記図８又は図１１のようにダイオードを介
して動作電圧が与えられる場合のＣＭＯＳ回路の一実施
例を示す素子構造断面図である。
して動作電圧が与えられる場合のＣＭＯＳ回路の一実施
例を示す素子構造断面図である。
【符号の説明】 Ｔ１〜Ｔ１０…トランジスタ、Ｑ１〜Ｑ１５，ＱＰ１〜
ＱＰ４，ＱＮ１〜ＱＮ７…ＭＯＳＦＥＴ、Ｄ１，Ｄ２…
ダイオード、Ｒ１〜Ｒ５…抵抗、ＯＢ…出力回路、ＩＢ
…入力回路。
ＱＰ４，ＱＮ１〜ＱＮ７…ＭＯＳＦＥＴ、Ｄ１，Ｄ２…
ダイオード、Ｒ１〜Ｒ５…抵抗、ＯＢ…出力回路、ＩＢ
…入力回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ａ (72)発明者 大林 正幸 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 斉藤 佳代子 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内
Claims (5)
- 【請求項１】 ＥＣＬレベルの入力信号を受け、出力ロ
ウレベルを差動トランジスタが非飽和領域で動作する範
囲でレベル増幅させる入力バッファと、この入力バッフ
ァ回路で増幅された出力信号を受け、上記入力バッファ
の動作電圧より絶対値的に小さくされた動作電圧及び回
路の接地電位が与えられて動作するＣＭＯＳ回路又はＢ
ｉ−ＣＭＯＳ回路とを備えてなることを特徴とする半導
体集積回路装置。 - 【請求項２】 上記ＣＭＯＳ回路又はＢｉ−ＣＭＯＳ回
路は、ＣＭＯＳ構成のスタティック型メモリセルの選択
動作を行うデコーダ回路と、データ書き込み回路である
ことを特徴とする請求項１の半導体集積回路装置。 - 【請求項３】 上記デコーダ回路又はデータ書き込み回
路の動作電圧と、メモリセルの動作電圧との差は、ＭＯ
ＳＦＥＴのしきい値電圧以下に設定されるものであるこ
とを特徴とする請求項２の半導体集積回路装置。 - 【請求項４】 上記入力バッファの動作電圧は、ＥＣＬ
回路が動作可能な下限電圧に対応した−３．６Ｖ程度の
低電圧であり、内部回路の動作電圧は、−２〜２．８Ｖ
程度に設定されるものであることを特徴とする請求項
１、請求項２又は請求項３の半導体集積回路装置。 - 【請求項５】 上記内部回路の動作電圧は、上記入力バ
ッファの動作電圧がトランジスタ又はＭＯＳＦＥＴのし
きい値電圧を利用したレベルシフト手段により形成され
るものであることを特徴とする請求項３の半導体集積回
路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330933A JPH06162782A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
| KR1019930022527A KR940012618A (ko) | 1992-11-17 | 1993-10-27 | 반도체 집적회로장치 |
| US08/149,935 US5457412A (en) | 1992-11-17 | 1993-11-10 | Semiconductor integrated circuit device including input circuitry to permit operation of a Bi-CMOS memory with ECL level input signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4330933A JPH06162782A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06162782A true JPH06162782A (ja) | 1994-06-10 |
Family
ID=18238062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4330933A Pending JPH06162782A (ja) | 1992-11-17 | 1992-11-17 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5457412A (ja) |
| JP (1) | JPH06162782A (ja) |
| KR (1) | KR940012618A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09153593A (ja) * | 1995-11-30 | 1997-06-10 | Nec Corp | ＢｉＭＯＳ論理回路 |
| JPH09292438A (ja) | 1996-04-30 | 1997-11-11 | Toshiba Corp | Ｃｍｏｓ集積回路装置、その検査方法及び検査装置 |
| US5978379A (en) | 1997-01-23 | 1999-11-02 | Gadzoox Networks, Inc. | Fiber channel learning bridge, learning half bridge, and protocol |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
| US6424194B1 (en) | 1999-06-28 | 2002-07-23 | Broadcom Corporation | Current-controlled CMOS logic family |
| US6911855B2 (en) | 1999-06-28 | 2005-06-28 | Broadcom Corporation | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process |
| US6897697B2 (en) | 1999-06-28 | 2005-05-24 | Broadcom Corporation | Current-controlled CMOS circuit using higher voltage supply in low voltage CMOS process |
| US6340899B1 (en) | 2000-02-24 | 2002-01-22 | Broadcom Corporation | Current-controlled CMOS circuits with inductive broadbanding |
| US7212534B2 (en) | 2001-07-23 | 2007-05-01 | Broadcom Corporation | Flow based congestion control |
| US7295555B2 (en) | 2002-03-08 | 2007-11-13 | Broadcom Corporation | System and method for identifying upper layer protocol message boundaries |
| US7411959B2 (en) | 2002-08-30 | 2008-08-12 | Broadcom Corporation | System and method for handling out-of-order frames |
| US7934021B2 (en) | 2002-08-29 | 2011-04-26 | Broadcom Corporation | System and method for network interfacing |
| US7346701B2 (en) | 2002-08-30 | 2008-03-18 | Broadcom Corporation | System and method for TCP offload |
| US8180928B2 (en) | 2002-08-30 | 2012-05-15 | Broadcom Corporation | Method and system for supporting read operations with CRC for iSCSI and iSCSI chimney |
| US7313623B2 (en) | 2002-08-30 | 2007-12-25 | Broadcom Corporation | System and method for TCP/IP offload independent of bandwidth delay product |
| US7598811B2 (en) | 2005-07-29 | 2009-10-06 | Broadcom Corporation | Current-controlled CMOS (C3MOS) fully differential integrated wideband amplifier/equalizer with adjustable gain and frequency response without additional power or loading |
| US7362174B2 (en) | 2005-07-29 | 2008-04-22 | Broadcom Corporation | Current-controlled CMOS (C3MOS) wideband input data amplifier for reduced differential and common-mode reflection |
| US7598788B2 (en) | 2005-09-06 | 2009-10-06 | Broadcom Corporation | Current-controlled CMOS (C3MOS) fully differential integrated delay cell with variable delay and high bandwidth |
| US10658026B2 (en) | 2017-05-26 | 2020-05-19 | Taiwan Semiconductor Manufacturing Company Limited | Word line pulse width control circuit in static random access memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795395B2 (ja) * | 1984-02-13 | 1995-10-11 | 株式会社日立製作所 | 半導体集積回路 |
| JPS62117190A (ja) * | 1985-11-15 | 1987-05-28 | Hitachi Ltd | 半導体記憶装置 |
| KR910002967B1 (ko) * | 1986-12-12 | 1991-05-11 | 가부시끼가이샤 히다찌세이사꾸쇼 | 바이폴라 트랜지스터와 mos 트랜지스터를 조합한 반도체 집적회로 |
| US5027323A (en) * | 1988-01-14 | 1991-06-25 | Hitachi, Ltd. | Write pulse signal generating circuit for a semiconductor memory device |
| US5255225A (en) * | 1989-04-05 | 1993-10-19 | Hitachi, Ltd. | Semiconductor integrated circuit device and memory consisting of semiconductor integrated circuit |
| JP2846372B2 (ja) * | 1989-11-09 | 1999-01-13 | 株式会社日立製作所 | 半導体回路 |
-
1992
- 1992-11-17 JP JP4330933A patent/JPH06162782A/ja active Pending
-
1993
- 1993-10-27 KR KR1019930022527A patent/KR940012618A/ko not_active Application Discontinuation
- 1993-11-10 US US08/149,935 patent/US5457412A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012618A (ko) | 1994-06-24 |
| US5457412A (en) | 1995-10-10 |
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