JP2595253B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2595253B2 JP2595253B2 JP62202953A JP20295387A JP2595253B2 JP 2595253 B2 JP2595253 B2 JP 2595253B2 JP 62202953 A JP62202953 A JP 62202953A JP 20295387 A JP20295387 A JP 20295387A JP 2595253 B2 JP2595253 B2 JP 2595253B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- word line
- address
- input
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、例え
ば、バイポーラ・CMOS型のランダム・アクセス・メモリ
（以下、バイポーラ・CMOS型RAMという）などに利用し
て有効な技術に関するものである。
ば、バイポーラ・CMOS型のランダム・アクセス・メモリ
（以下、バイポーラ・CMOS型RAMという）などに利用し
て有効な技術に関するものである。
ECL（Emitter Coupled Logic）との互換性を持ついわ
ゆるECLインタフェースのバイポーラ・CMOS型RAMがあ
る。
ゆるECLインタフェースのバイポーラ・CMOS型RAMがあ
る。
バイポーラ・CMOS型RAMは、そのメモリアレイが例え
ば高抵抗負荷型のＮチャンネルMOSFETメモリセル（nMOS
メモリセル）を基本構成とし、その周辺回路がバイポー
ラトランジスタ及びCMOS（相補型MOSFET）を基本構成と
することで、動作の高速化と低消費電力化をあわせて実
現している。
ば高抵抗負荷型のＮチャンネルMOSFETメモリセル（nMOS
メモリセル）を基本構成とし、その周辺回路がバイポー
ラトランジスタ及びCMOS（相補型MOSFET）を基本構成と
することで、動作の高速化と低消費電力化をあわせて実
現している。
バイポーラ・CMOS型RAMについては、例えば、日経マ
グロウヒル社発行、1986年３月10日付『日経エレクトロ
ニクス』の199頁〜217頁に記載されている。
グロウヒル社発行、1986年３月10日付『日経エレクトロ
ニクス』の199頁〜217頁に記載されている。
上記に記載されるバイポーラ・CMOS型RAMにおいて、
外部からECLレベルで入力されるアドレス信号等の入力
信号は、第３図に例示的に示されるように、外部端子か
ら入力バッファを経て、バイポーラトランジスタからな
る電流スイッチ回路CS2に供給される。電流スイッチ回
路CS2の出力信号は、CMOSからなる電流ミラー回路CM1及
びCM2によってMOSレベルに変換された後、バイポーラ・
CMOS複合回路からなるアドレス分配回路ADに伝達され
る。アドレス分配回路ADの出力信号は、非反転内部アド
レス信号又は反転内部アドレス信号として、Ｘアドレス
デコーダXDCRに供給される。ＸアドレスデコーダXDCR
は、複数のバイポーラ・CMOS複合ゲート回路が組み合わ
されてなる複数段のプリデコーダPD1〜PDs−１と最終段
のデコーダDsを含む。最終段のデコーダDsは、ワード線
駆動回路として兼用される。
外部からECLレベルで入力されるアドレス信号等の入力
信号は、第３図に例示的に示されるように、外部端子か
ら入力バッファを経て、バイポーラトランジスタからな
る電流スイッチ回路CS2に供給される。電流スイッチ回
路CS2の出力信号は、CMOSからなる電流ミラー回路CM1及
びCM2によってMOSレベルに変換された後、バイポーラ・
CMOS複合回路からなるアドレス分配回路ADに伝達され
る。アドレス分配回路ADの出力信号は、非反転内部アド
レス信号又は反転内部アドレス信号として、Ｘアドレス
デコーダXDCRに供給される。ＸアドレスデコーダXDCR
は、複数のバイポーラ・CMOS複合ゲート回路が組み合わ
されてなる複数段のプリデコーダPD1〜PDs−１と最終段
のデコーダDsを含む。最終段のデコーダDsは、ワード線
駆動回路として兼用される。
外部端子からECLレベルで入力されるアドレス信号等
は、ＸアドレスバッファXADBの電流ミラー回路CM1及びC
M2等によって、例えば5Vを振幅とするフルスィングの内
部信号とされる。また、メモリアレイＭ−ARYを構成す
るメモリセルには上記ＸアドレスバッファXADB及びＸア
ドレスデコーダXDCRと同一の電源電圧が供給される。こ
のため、メモリアレイＭ−ARYの各ワード線の選択レベ
ル及び非選択レベルはほぼ5Vの範囲をフルスィングされ
る。
は、ＸアドレスバッファXADBの電流ミラー回路CM1及びC
M2等によって、例えば5Vを振幅とするフルスィングの内
部信号とされる。また、メモリアレイＭ−ARYを構成す
るメモリセルには上記ＸアドレスバッファXADB及びＸア
ドレスデコーダXDCRと同一の電源電圧が供給される。こ
のため、メモリアレイＭ−ARYの各ワード線の選択レベ
ル及び非選択レベルはほぼ5Vの範囲をフルスィングされ
る。
ところが、上記のようなバイポーラ・CMOS型RAMは次
のような問題点を持つことが、本願発明者等によって明
らかになった。すなわち、高速動作を期するためにECL
レベルで入力される入力信号は、前述のように、CMOSか
らなる電流ミラー回路によってMOSレベルに変換された
後、バイポーラ・CMOS複合ゲート回路からなるＸアドレ
スデコーダXDCRによってデコードされる。このため、各
入力信号は、比較的動作速度の遅い複数段の回路を通過
しなくてはならず、その伝達遅延時間が増大してしま
う。このことは、特にロウ系選択回路において影響が大
きく、起動されてからワード線の選択動作が手段するま
での伝達遅延時間によってバイポーラ・CMOS型RAMのア
クセスタイムが律則され、、その高速化が制限されるも
のである。
のような問題点を持つことが、本願発明者等によって明
らかになった。すなわち、高速動作を期するためにECL
レベルで入力される入力信号は、前述のように、CMOSか
らなる電流ミラー回路によってMOSレベルに変換された
後、バイポーラ・CMOS複合ゲート回路からなるＸアドレ
スデコーダXDCRによってデコードされる。このため、各
入力信号は、比較的動作速度の遅い複数段の回路を通過
しなくてはならず、その伝達遅延時間が増大してしま
う。このことは、特にロウ系選択回路において影響が大
きく、起動されてからワード線の選択動作が手段するま
での伝達遅延時間によってバイポーラ・CMOS型RAMのア
クセスタイムが律則され、、その高速化が制限されるも
のである。
この発明の目的は、アクセスタイムの高速化を図った
バイポーラ・CMOS型RAM等の半導体記憶装置を提供する
ことにある。
バイポーラ・CMOS型RAM等の半導体記憶装置を提供する
ことにある。
この発明の前記ならびにその他の目的と新規な特徴
は、この明細書の記述及び添付図面から明らかになるで
あろう。
は、この明細書の記述及び添付図面から明らかになるで
あろう。
本願において開示された発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
メモリセルに供給される電源電圧の絶対値をメモリ周辺
回路に供給される電源電圧よりも小さくし、ワード線の
非選択レベルの絶対値を小さくすることで、アクセスタ
イムを律則するＸアドレスバッファ及びアドレスデコー
ダ等のロウ系選択回路を、バイポーラ電流スイッチ回路
を基本構成とするECL回路によって構成するものであ
る。
要を簡単に説明すれば、下記の通りである。すなわち、
メモリセルに供給される電源電圧の絶対値をメモリ周辺
回路に供給される電源電圧よりも小さくし、ワード線の
非選択レベルの絶対値を小さくすることで、アクセスタ
イムを律則するＸアドレスバッファ及びアドレスデコー
ダ等のロウ系選択回路を、バイポーラ電流スイッチ回路
を基本構成とするECL回路によって構成するものであ
る。
上記した手段によれば、ロウ系選択回路をECL回路に
より構成することでロウ系選択回路自体の動作を高速化
できるとともに、ロウ系選択回路におけるＸアドレス信
号の通過回路段数を削減することができるため、ロウ系
選択回路によるワード線選択動作を高速化し、バイポー
ラ・CMOS型RAM等のアクセスタイムをさらに高速化でき
るものである。
より構成することでロウ系選択回路自体の動作を高速化
できるとともに、ロウ系選択回路におけるＸアドレス信
号の通過回路段数を削減することができるため、ロウ系
選択回路によるワード線選択動作を高速化し、バイポー
ラ・CMOS型RAM等のアクセスタイムをさらに高速化でき
るものである。
第１図には、この発明が適用されたバイポーラ・CMOS
型RAMの一実施例の回路ブロック図が示されている。同
図の各ブロックを構成する回路素子は、公知のバイポー
ラ・CMOS集積回路の製造技術によって、特に制限されな
いが、単結晶シリコンのような１個の半導体基板上にお
いて形成される。以下の図において、チャンネル（バッ
クゲート）部に矢印が付加されたMOSFETはＰチャンネル
型であって、矢印の付加されないＮチャンネルMOSFETと
区別される。また、図示されるバイポーラトランジスタ
は、すべてNPN型トランジスタである。
型RAMの一実施例の回路ブロック図が示されている。同
図の各ブロックを構成する回路素子は、公知のバイポー
ラ・CMOS集積回路の製造技術によって、特に制限されな
いが、単結晶シリコンのような１個の半導体基板上にお
いて形成される。以下の図において、チャンネル（バッ
クゲート）部に矢印が付加されたMOSFETはＰチャンネル
型であって、矢印の付加されないＮチャンネルMOSFETと
区別される。また、図示されるバイポーラトランジスタ
は、すべてNPN型トランジスタである。
この実施例のバイポーラ・CMOS型RAMは、そのメモリ
アレイがMOSFETからなるメモリセルによって構成される
ことで、回路の高集積化と低消費電力化が図られる。ま
た、その周辺回路がバイポーラドランジスタ及びCMOSに
よって構成され、特にＸアドレスバッファXADB及びＸア
ドレスデコーダXDCRを含むロウ系選択回路がバイポーラ
電流スイッチ回路を基本構成とすることで、動作の高速
化が図られる。この実施例のバイポーラ・CMOS型RAMに
は、外部端子GNDを介して回路の接地電位（第１の電源
電圧）が供給され、外部端子VEEを介して例えば−5.2V
とされる負の電源電圧Vee（第２の電源電圧）が供給さ
れる。また、外部端子VMCを介して、例えば−3.0Vとさ
れるもう一つの負の電源電圧Vmc（第３の電源電圧）が
供給される。後述するように、電源電圧Veeは、回路の
接地電位とともに、ロウ系選択回路等のメモリ周辺回路
の動作電源として供給される。また、電源電圧Vmcは、
回路の接地電位とともに、メモリアレイＭ−ARYを構成
するメモリセルの動作電源として供給される。これによ
り、メモリアレイＭ−ARYを構成するワード線の非選択
レベルは、約−2.4V程度の比較的小さな絶対値とされ
る。
アレイがMOSFETからなるメモリセルによって構成される
ことで、回路の高集積化と低消費電力化が図られる。ま
た、その周辺回路がバイポーラドランジスタ及びCMOSに
よって構成され、特にＸアドレスバッファXADB及びＸア
ドレスデコーダXDCRを含むロウ系選択回路がバイポーラ
電流スイッチ回路を基本構成とすることで、動作の高速
化が図られる。この実施例のバイポーラ・CMOS型RAMに
は、外部端子GNDを介して回路の接地電位（第１の電源
電圧）が供給され、外部端子VEEを介して例えば−5.2V
とされる負の電源電圧Vee（第２の電源電圧）が供給さ
れる。また、外部端子VMCを介して、例えば−3.0Vとさ
れるもう一つの負の電源電圧Vmc（第３の電源電圧）が
供給される。後述するように、電源電圧Veeは、回路の
接地電位とともに、ロウ系選択回路等のメモリ周辺回路
の動作電源として供給される。また、電源電圧Vmcは、
回路の接地電位とともに、メモリアレイＭ−ARYを構成
するメモリセルの動作電源として供給される。これによ
り、メモリアレイＭ−ARYを構成するワード線の非選択
レベルは、約−2.4V程度の比較的小さな絶対値とされ
る。
第１図において、メモリアレイＭ−ARYは、同図の水
平方向に配置されるｍ＋１本のワード線W0〜Wmと、垂直
方向に配置されるｎ＋１組の相補データ線D0・▲▼
〜Dn・▲▼及びこれらのワード線と相補データ線の
交点に配置される（ｍ＋１）×（ｎ＋１）個のスタティ
ック型メモリセルMCとにより構成される。
平方向に配置されるｍ＋１本のワード線W0〜Wmと、垂直
方向に配置されるｎ＋１組の相補データ線D0・▲▼
〜Dn・▲▼及びこれらのワード線と相補データ線の
交点に配置される（ｍ＋１）×（ｎ＋１）個のスタティ
ック型メモリセルMCとにより構成される。
各メモリセルMCは、第１図に例示的に示されるよう
に、それぞれＰチャンネルMOSFETQ1とＮチャンネルMOSF
ETQ21及びＰチャンネルMOSFETQ2とＮチャンネルMOSFETQ
22とからなる２個のCMOSインバータ回路が交差接続され
てなるラッチを基本構成とする。MOSFETQ1及びQ2のソー
ス回路の接地電位に結合され、MOSFETQ21及びQ22のソー
スは回路の電源電圧Vmcに結合される。この電源電圧Vmc
は、前述のように、−3.0Vの負の電源電圧とされる。MO
SFETQ1及びQ21の共通結合されたドレインは、上記ラッ
チの非反転入出力ノードとされる。また、MOSFETQ2及び
Q22の共通結合されたドレインは、上記ラッチの反転入
出力ノードとされる。
に、それぞれＰチャンネルMOSFETQ1とＮチャンネルMOSF
ETQ21及びＰチャンネルMOSFETQ2とＮチャンネルMOSFETQ
22とからなる２個のCMOSインバータ回路が交差接続され
てなるラッチを基本構成とする。MOSFETQ1及びQ2のソー
ス回路の接地電位に結合され、MOSFETQ21及びQ22のソー
スは回路の電源電圧Vmcに結合される。この電源電圧Vmc
は、前述のように、−3.0Vの負の電源電圧とされる。MO
SFETQ1及びQ21の共通結合されたドレインは、上記ラッ
チの非反転入出力ノードとされる。また、MOSFETQ2及び
Q22の共通結合されたドレインは、上記ラッチの反転入
出力ノードとされる。
各メモリセルMCのラッチの非反転入出力ノードは、Ｎ
チャンネル型の伝送ゲートMOSFETQ23を介して、対応す
る相補データ線の非反転信号線D0等に結合される。同様
に、各メモリセルMCのラッチの反転入出力ノードは、Ｎ
チャンネル型の伝送ゲートMOSFETQ24を介して、対応す
る相補データ線の反転信号線▲▼等に結合される。
これらの伝送ゲートMOSFETQ23及びQ24のゲートは、対応
するワード線W0等に共通結合される。
チャンネル型の伝送ゲートMOSFETQ23を介して、対応す
る相補データ線の非反転信号線D0等に結合される。同様
に、各メモリセルMCのラッチの反転入出力ノードは、Ｎ
チャンネル型の伝送ゲートMOSFETQ24を介して、対応す
る相補データ線の反転信号線▲▼等に結合される。
これらの伝送ゲートMOSFETQ23及びQ24のゲートは、対応
するワード線W0等に共通結合される。
後述するように、ワード線W0〜Wmのレベルは、特に制
限されないが、非選択時において例えば−2.4Vとされ、
選択時において例えば−1.6Vとされる。また、各メモリ
セルMCに対応して設けられる伝送ゲートMOSFETQ23及びQ
24は、ワード線レベルに対する論理スレッシホルドレベ
ルが−2.0Vとなるように、例えば1.0Vのしきい値電圧を
持つように設計される。
限されないが、非選択時において例えば−2.4Vとされ、
選択時において例えば−1.6Vとされる。また、各メモリ
セルMCに対応して設けられる伝送ゲートMOSFETQ23及びQ
24は、ワード線レベルに対する論理スレッシホルドレベ
ルが−2.0Vとなるように、例えば1.0Vのしきい値電圧を
持つように設計される。
対応するワード線W0〜Wmが−2.4Vのような非選択レベ
ルとされるとき、各メモリセルMCの伝送ゲートMOSFETQ2
3及びQ24はともにオフ状態となる。このとき、相補デー
タ線D0・▲▼〜Dn・▲▼の非反転信号線及び反
転信号線には、電流変化が生じない。一方、対応するワ
ード線W0〜Wmが−1.6Vのような選択レベルとされると
き、各メモリセルMCのロウレベルとされる入出力ノード
に対応する伝送ゲートMOSFETQ23又はQ24が択一的にオン
状態となる。これにより、後述するセンスアンプSAに選
択的に結合される相補データ線D0・▲▼〜Dn・▲
▼の両信号線には、選択されたワード線に結合されか
つ指定されるカラムアドレスに配置されるメモリセルMC
の保持データに従った所定の読み出し電流差が生じる。
ルとされるとき、各メモリセルMCの伝送ゲートMOSFETQ2
3及びQ24はともにオフ状態となる。このとき、相補デー
タ線D0・▲▼〜Dn・▲▼の非反転信号線及び反
転信号線には、電流変化が生じない。一方、対応するワ
ード線W0〜Wmが−1.6Vのような選択レベルとされると
き、各メモリセルMCのロウレベルとされる入出力ノード
に対応する伝送ゲートMOSFETQ23又はQ24が択一的にオン
状態となる。これにより、後述するセンスアンプSAに選
択的に結合される相補データ線D0・▲▼〜Dn・▲
▼の両信号線には、選択されたワード線に結合されか
つ指定されるカラムアドレスに配置されるメモリセルMC
の保持データに従った所定の読み出し電流差が生じる。
メモリアレイＭ−ARYを構成するワード線W0〜Wmは、
ＸアドレスデコーダXDCRに結合され、択一的に選択状態
とされる。
ＸアドレスデコーダXDCRに結合され、択一的に選択状態
とされる。
ＸアドレスデコーダXDCRは、後述するように、ワード
線W0〜Wmに対応して設けられるｍ＋１個のワード線駆動
回路を含む。これらのワード線駆動回路は、バイポーラ
トランジスタからなる電流スイッチ回路を基本構成と
し、ｉ＋２入力のノアゲート回路として機能する。Ｘア
ドレスデコーダXDCRの各ワード線駆動回路には、Ｘアド
レスアッファXADBから供給されるECLレベルの相補内部
アドレス信号ａx0〜ａxi（ここで、例えば非反転内部ア
ドレス信号ax0と反転内部アドレス信号▲▼をあ
わせて相補内部アドレス信号ａx0のように表す。以下同
じ）が所定の組み合わせをもって入力される。また、さ
らに後述するタイミング制御回路TCから、タイミング信
号φceが供給される。ＸアドレスデコーダXDCRは、上記
タイミング信号φceに同期して、上記相補内部アドレス
信号ａx0〜ａxiをデコードし、Ｘアドレス信号AX0〜AXi
によって指定される一本のワード線を択一的に上記のよ
うな選択レベルとする。
線W0〜Wmに対応して設けられるｍ＋１個のワード線駆動
回路を含む。これらのワード線駆動回路は、バイポーラ
トランジスタからなる電流スイッチ回路を基本構成と
し、ｉ＋２入力のノアゲート回路として機能する。Ｘア
ドレスデコーダXDCRの各ワード線駆動回路には、Ｘアド
レスアッファXADBから供給されるECLレベルの相補内部
アドレス信号ａx0〜ａxi（ここで、例えば非反転内部ア
ドレス信号ax0と反転内部アドレス信号▲▼をあ
わせて相補内部アドレス信号ａx0のように表す。以下同
じ）が所定の組み合わせをもって入力される。また、さ
らに後述するタイミング制御回路TCから、タイミング信
号φceが供給される。ＸアドレスデコーダXDCRは、上記
タイミング信号φceに同期して、上記相補内部アドレス
信号ａx0〜ａxiをデコードし、Ｘアドレス信号AX0〜AXi
によって指定される一本のワード線を択一的に上記のよ
うな選択レベルとする。
ＸアドレスバッファXADBは、後述するように、外部端
子AX0〜AXiに対応して設けられる入力バッファ及び電流
スイッチ回路を含む。これらの入力バッファ及び電流ス
イッチ回路は、バイポーラトランジスタによって構成さ
れる。ＸアドレスバッファXADBは、外部端子AX0〜AXiを
介してECLレベルで供給されるＸアドレス信号AX0〜AXi
のレベルを所定の参照電位に従って判定し、上記相補内
部アドレス信号ａx0〜ａxiを形成する。
子AX0〜AXiに対応して設けられる入力バッファ及び電流
スイッチ回路を含む。これらの入力バッファ及び電流ス
イッチ回路は、バイポーラトランジスタによって構成さ
れる。ＸアドレスバッファXADBは、外部端子AX0〜AXiを
介してECLレベルで供給されるＸアドレス信号AX0〜AXi
のレベルを所定の参照電位に従って判定し、上記相補内
部アドレス信号ａx0〜ａxiを形成する。
ＸアドレスデコーダXDCR及びＸアドレスバッファXADB
の具体的な回路構成と動作については、後で詳細に説明
する。
の具体的な回路構成と動作については、後で詳細に説明
する。
一方、メモリアレイＭ−ARYを構成する相補データ線D
0・▲▼〜Dn・▲▼は、その一方において、対
応する負荷MOSFETQ25・Q26ないしQ27・Q28を介して回路
の接地電位に結合される。これらの負荷MOSFETは、その
ゲートとドレインが共通結合されることによってダイオ
ード形態とされる。
0・▲▼〜Dn・▲▼は、その一方において、対
応する負荷MOSFETQ25・Q26ないしQ27・Q28を介して回路
の接地電位に結合される。これらの負荷MOSFETは、その
ゲートとドレインが共通結合されることによってダイオ
ード形態とされる。
メモリアレイＭ−ARYを構成する相補データ線D0・▲
▼〜Dn・▲▼は、その他方において、カラムス
イッチCSWの対応する２組のスイッチMOSFETQ3・Q29及び
Q4・Q30ないしQ5・Q31及びQ6・Q32を介して選択的に相
補共通データ線CD・▲▼に接続される。このうち、
内側の二つのＰチャンネルMOSFETQ3・Q4ないしQ5・Q6の
ゲートはそれぞれ共通結合され、さらに対応するインバ
ータ回路N1〜N2の出力端子に結合される。また、外側の
二つのＮチャンネルMOSFETQ29・Q30ないしQ31・Q32のゲ
ートは同様にそれぞれ共通結合され、さらに対応する上
記インバータ回路N1〜N2の入力端子に結合される。イン
バータ回路N1〜N2の入力端子には、Ｙアドレスデコーダ
YDCRから対応するデータ線選択信号Y0〜Ynがそれぞれ供
給される。これらのデータ線選択信号Y0〜Ynは、特に制
限されないが、非選択時において回路の電源電圧Veeの
ようなロウレベルとされ、選択時において回路の接地電
位のようなハイレベルとされる。
▼〜Dn・▲▼は、その他方において、カラムス
イッチCSWの対応する２組のスイッチMOSFETQ3・Q29及び
Q4・Q30ないしQ5・Q31及びQ6・Q32を介して選択的に相
補共通データ線CD・▲▼に接続される。このうち、
内側の二つのＰチャンネルMOSFETQ3・Q4ないしQ5・Q6の
ゲートはそれぞれ共通結合され、さらに対応するインバ
ータ回路N1〜N2の出力端子に結合される。また、外側の
二つのＮチャンネルMOSFETQ29・Q30ないしQ31・Q32のゲ
ートは同様にそれぞれ共通結合され、さらに対応する上
記インバータ回路N1〜N2の入力端子に結合される。イン
バータ回路N1〜N2の入力端子には、Ｙアドレスデコーダ
YDCRから対応するデータ線選択信号Y0〜Ynがそれぞれ供
給される。これらのデータ線選択信号Y0〜Ynは、特に制
限されないが、非選択時において回路の電源電圧Veeの
ようなロウレベルとされ、選択時において回路の接地電
位のようなハイレベルとされる。
カラムスイッチCSWのスイッチMOSFETQ3・Q29及びQ4・
Q30ないしQ5・Q31及びQ6・Q32は、対応するデータ線選
択信号Y0〜Ynがハイレベルとされるとき、それぞれ同時
にオン状態となり、対応する相補データ線D0・▲▼
〜Dn・▲▼と相補共通データ線CD・▲▼を選択
的に接続する。
Q30ないしQ5・Q31及びQ6・Q32は、対応するデータ線選
択信号Y0〜Ynがハイレベルとされるとき、それぞれ同時
にオン状態となり、対応する相補データ線D0・▲▼
〜Dn・▲▼と相補共通データ線CD・▲▼を選択
的に接続する。
ＹアドレスデコーダYDCRは、特に制限されないが、バ
イポーラ・CMOS複合ゲート回路を基本構成とする。Ｙア
ドレスデコーダYDCRには、ＹアドレスバッファYADBから
相補内部アドレス信号ａy0〜ａyjが供給され、タイミン
グ制御回路TCから上記タイミング信号φceが供給され
る。相補内部アドレス信号ａy0〜ａyjは、特に制限され
ないが、CMOSレベルの内部信号とされる。Ｙアドレスデ
コーダYDCRは、タイミング信号φceに従って、選択的に
動作状態とされる。この動作状態において、Ｙアドレス
デコーダYDCRは、相補内部アドレス信号ａy0〜ａyjをデ
コードして、上記データ線選択信号Y0〜Ynを択一的にハ
イレベルとする。
イポーラ・CMOS複合ゲート回路を基本構成とする。Ｙア
ドレスデコーダYDCRには、ＹアドレスバッファYADBから
相補内部アドレス信号ａy0〜ａyjが供給され、タイミン
グ制御回路TCから上記タイミング信号φceが供給され
る。相補内部アドレス信号ａy0〜ａyjは、特に制限され
ないが、CMOSレベルの内部信号とされる。Ｙアドレスデ
コーダYDCRは、タイミング信号φceに従って、選択的に
動作状態とされる。この動作状態において、Ｙアドレス
デコーダYDCRは、相補内部アドレス信号ａy0〜ａyjをデ
コードして、上記データ線選択信号Y0〜Ynを択一的にハ
イレベルとする。
ＹアドレスバッファYADBは、特に制限されないが、外
部端子AY0〜AYjに対応して設けられる入力バッファ，電
流スイッチ回路，電流ミラー回路及びアドレス分配回路
とを含む。入力バッファ及び電流スイッチ回路はバイポ
ーラトランジスタによって構成され、電流ミラー回路は
CMOSによって構成される。また、アドレス分配回路は、
バイポーラ・CMOS複合回路によって構成される。Ｙアド
レスバッファYADBは、外部端子AY0〜AYiを介してECLレ
ベルで供給されるＹアドレス信号AY0〜AYjのレベルを所
定の参照電位に従って判定し、上記相補内部アドレス信
号ａy0〜ａyjを形成する。
部端子AY0〜AYjに対応して設けられる入力バッファ，電
流スイッチ回路，電流ミラー回路及びアドレス分配回路
とを含む。入力バッファ及び電流スイッチ回路はバイポ
ーラトランジスタによって構成され、電流ミラー回路は
CMOSによって構成される。また、アドレス分配回路は、
バイポーラ・CMOS複合回路によって構成される。Ｙアド
レスバッファYADBは、外部端子AY0〜AYiを介してECLレ
ベルで供給されるＹアドレス信号AY0〜AYjのレベルを所
定の参照電位に従って判定し、上記相補内部アドレス信
号ａy0〜ａyjを形成する。
相補共通データ線CD・▲▼には、センスアンプSA
の一対の入力端子が結合されるとともに、ライトアンプ
WAの一対の出力端子が結合される。センスアンプSAに
は、タイミング制御回路TCからタイミング信号φsaが供
給される。センスアンプSAの出力端子は、さらにデータ
出力バッファDOBの入力端子に結合される。データ出力
バッファDOBには、タイミング制御回路TCからタイミン
グ信号φoeが供給される。データ出力バッファDOBの出
力端子は、データ出力端子DOに結合される。一方、ライ
トアンプWAには、タイミング制御回路TCからタイミング
信号φweが供給される。ライトアンプWAの入力端子は、
さらにデータ入力バッファDIBの出力端子に結合され
る。データ入力バッファDIBの入力端子は、データ入力
端子D1に結合される。
の一対の入力端子が結合されるとともに、ライトアンプ
WAの一対の出力端子が結合される。センスアンプSAに
は、タイミング制御回路TCからタイミング信号φsaが供
給される。センスアンプSAの出力端子は、さらにデータ
出力バッファDOBの入力端子に結合される。データ出力
バッファDOBには、タイミング制御回路TCからタイミン
グ信号φoeが供給される。データ出力バッファDOBの出
力端子は、データ出力端子DOに結合される。一方、ライ
トアンプWAには、タイミング制御回路TCからタイミング
信号φweが供給される。ライトアンプWAの入力端子は、
さらにデータ入力バッファDIBの出力端子に結合され
る。データ入力バッファDIBの入力端子は、データ入力
端子D1に結合される。
センスアンプSAは、電流センス型の差動増幅回路によ
って構成され、上記タイミング信号φsaがハイレベルと
されることによって選択的に動作状態とされる。この動
作状態において、センスアンプSAは、選択されたメモリ
セルMCから相補共通データ線CD・▲▼を介して伝達
される読み出し電流を増幅し、論理レベルの相補読み出
し信号とする。これらの相補読み出し信号は、データ出
力バッファDOBに伝達される。
って構成され、上記タイミング信号φsaがハイレベルと
されることによって選択的に動作状態とされる。この動
作状態において、センスアンプSAは、選択されたメモリ
セルMCから相補共通データ線CD・▲▼を介して伝達
される読み出し電流を増幅し、論理レベルの相補読み出
し信号とする。これらの相補読み出し信号は、データ出
力バッファDOBに伝達される。
データ出力バッファDOBは、バイポーラ・CMOS型RAMの
読み出し動作モードにおいて、タイミング制御回路TCか
ら供給されるタイミング信号φoeに従って選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファDOBは、センスアンプSAから出力される論理レベル
の相補読み出し信号をECLレベルに変換し、オープンエ
ミッタの出力トランジスタを介して、データ出力端子DO
から外部の装置に送出する。タイミング信号φoeがロウ
レベルとされるとき、データ出力バッファDOBの出力は
ハイインピーダンス状態とされる。
読み出し動作モードにおいて、タイミング制御回路TCか
ら供給されるタイミング信号φoeに従って選択的に動作
状態とされる。この動作状態において、データ出力バッ
ファDOBは、センスアンプSAから出力される論理レベル
の相補読み出し信号をECLレベルに変換し、オープンエ
ミッタの出力トランジスタを介して、データ出力端子DO
から外部の装置に送出する。タイミング信号φoeがロウ
レベルとされるとき、データ出力バッファDOBの出力は
ハイインピーダンス状態とされる。
一方、データ入力バッファDIBは、バイポーラ・CMOS
型RAMの書き込み動作モードにおいて、データ入力端子D
Iを介して外部から供給されるECLレベルの書き込みデー
タをMOSレベルの送補書き込み信号とし、ライトアンプW
Aに伝達する。
型RAMの書き込み動作モードにおいて、データ入力端子D
Iを介して外部から供給されるECLレベルの書き込みデー
タをMOSレベルの送補書き込み信号とし、ライトアンプW
Aに伝達する。
ライトアンプWAは、タイミング信号φweがハイレベル
とされることによって選択的に動作状態とされる。この
動作状態おいて、ライトアンプWAは、データ入力バッフ
ァDIBを介して供給される相補書き込み信号に従って書
き込み電流を相補共通データ線CD・▲▼に供給す
る。
とされることによって選択的に動作状態とされる。この
動作状態おいて、ライトアンプWAは、データ入力バッフ
ァDIBを介して供給される相補書き込み信号に従って書
き込み電流を相補共通データ線CD・▲▼に供給す
る。
タイミング制御回路TCは、外部から制御信号として供
給されるチップ選択信号▲▼及びライトイネーブル
信号▲▼をもとに、上記各種のタイミング信号を形
成し、各回路に供給する。
給されるチップ選択信号▲▼及びライトイネーブル
信号▲▼をもとに、上記各種のタイミング信号を形
成し、各回路に供給する。
第２図には、第１図のバイポーラ・CMOS型RAMのＸア
ドレスバッファXADB及びＸアドレスデコーダXDCRの一実
施例の回路図が示されている。同図には、Ｘアドレスバ
ッファXADBのうちＸアドレス信号AX0に対応して設けら
れる入力バッファ及び電流スイッチ回路CS1と、Ｘアド
レスデコーダXDCRのうちワード線W0に対応して設けられ
るワード線駆動回路WD1が例示的に示されている。Ｘア
ドレスバッファXADBには、他のＸアドレス信号AX1〜AXi
に対応して、同様なｉ個の入力バッファ及び電流スイッ
チ回路が設けられる。また、ＸアドレスデコーダXDCRに
は、他のワード線W1〜Wmに対応して、同様なｎ個のワー
ド線駆動回路が設けられる。同図には、メモリアレイＭ
−ARYの一部が第１図と重複して記載されているが、こ
れらの重複する部分に関する説明は省略する。
ドレスバッファXADB及びＸアドレスデコーダXDCRの一実
施例の回路図が示されている。同図には、Ｘアドレスバ
ッファXADBのうちＸアドレス信号AX0に対応して設けら
れる入力バッファ及び電流スイッチ回路CS1と、Ｘアド
レスデコーダXDCRのうちワード線W0に対応して設けられ
るワード線駆動回路WD1が例示的に示されている。Ｘア
ドレスバッファXADBには、他のＸアドレス信号AX1〜AXi
に対応して、同様なｉ個の入力バッファ及び電流スイッ
チ回路が設けられる。また、ＸアドレスデコーダXDCRに
は、他のワード線W1〜Wmに対応して、同様なｎ個のワー
ド線駆動回路が設けられる。同図には、メモリアレイＭ
−ARYの一部が第１図と重複して記載されているが、こ
れらの重複する部分に関する説明は省略する。
第２図において、外部端子AX0から図示されない入力
保護回路を経て供給されるＸアドレス信号AX0は、トラ
ンジスタT1及び定電流源IS1からなる入力バッファを介
して、バイポーラ電流スイッチ回路CS1のトランジスタT
2のベースに供給される。
保護回路を経て供給されるＸアドレス信号AX0は、トラ
ンジスタT1及び定電流源IS1からなる入力バッファを介
して、バイポーラ電流スイッチ回路CS1のトランジスタT
2のベースに供給される。
バイポーラ電流スイッチ回路CS1は、差動トランジス
タT2・T3と、これらのトランジスタT2及びT3の共通接続
されたエミッタと負の電源電圧Veeとの間に設けられる
定電流源IS2を含む。トランジスタT2のベースは、この
バイポーラ電流スイッチ回路の入力端子とされる。ま
た、トランジスタT3のベースには、所定の参照電位Vb1
が供給される。差動トランジスタT2・T3のコレクタと回
路の接地電位との間には、負荷抵抗R1及びR2がそれぞれ
設けられる。
タT2・T3と、これらのトランジスタT2及びT3の共通接続
されたエミッタと負の電源電圧Veeとの間に設けられる
定電流源IS2を含む。トランジスタT2のベースは、この
バイポーラ電流スイッチ回路の入力端子とされる。ま
た、トランジスタT3のベースには、所定の参照電位Vb1
が供給される。差動トランジスタT2・T3のコレクタと回
路の接地電位との間には、負荷抵抗R1及びR2がそれぞれ
設けられる。
トランジスタT2のコレクタは、エミッタフォロア回路
を構成するトランジスタT4のベースに結合される。同様
に、トランジスタT3のコレクタは、もう一つのエミッタ
フォロア回路を構成するトランジスタT5のベースに結合
される。これらのトランジスタT4及びT5のコレクタは、
回路の接地電位に結合される。また、トランジスタT4及
びT5のエミッタと回路の電源電圧Veeとの間には、負荷
抵抗R3及びR4がそれぞれ設けられる。トランジスタT4の
エミッタ電圧は、上記反転内部アドレス信号▲▼
とされる。同様に、トランジスタT5エミッタ電圧は、上
記非反転内部アドレス信号ax0とされる。
を構成するトランジスタT4のベースに結合される。同様
に、トランジスタT3のコレクタは、もう一つのエミッタ
フォロア回路を構成するトランジスタT5のベースに結合
される。これらのトランジスタT4及びT5のコレクタは、
回路の接地電位に結合される。また、トランジスタT4及
びT5のエミッタと回路の電源電圧Veeとの間には、負荷
抵抗R3及びR4がそれぞれ設けられる。トランジスタT4の
エミッタ電圧は、上記反転内部アドレス信号▲▼
とされる。同様に、トランジスタT5エミッタ電圧は、上
記非反転内部アドレス信号ax0とされる。
バイポーラ電流スイッチ回路CS1は、トランジスタT3
のベースに与えられる参照電位Vb1を論理スレッシホル
ドレベルとする電流スイッチ回路として機能する。すな
わち、Ｘアドレス信号AX0がECLレベルのハイレベルとさ
れ、そのレベルがトランジスタT2のベースにおいて上記
参照電位Vb1を超えると、トランジスタT2のコレクタ電
流は増大する。このとき、トランジスタT3のコレクタ電
流が逆に小さくなり、結果的にトランジスタT3はカット
オフ状態となる。このため、トランジスタT3のコレクタ
電圧はほぼ回路の接地電位のようなハイレベルとなり、
トランジスタT2のコレクタ電圧は電流源IS2の電流値と
抵抗R1によって決まる所定のロウレベルとなる。一方、
Ｘアドレス信号AX0がECLレベルのロウレベルとされ、そ
のレベルがトランジスタT2のベースにおいて上記参照電
位Vb1より低くなると、トランジスタT3のコレクタ電流
が大きくなる。このとき、トランジスタT2のコレクタ電
流は逆に小さくなり、結果的にトランジスタT2はカット
オフ状態となる。このため、トランジスタT2のコレクタ
電圧はほぼ回路の接地電位のようなハイレベルとなり、
トランジスタT3のコレクタ電圧は電流源IS2の電流値と
抵抗R2によって決まる所定のロウレベルとなる。
のベースに与えられる参照電位Vb1を論理スレッシホル
ドレベルとする電流スイッチ回路として機能する。すな
わち、Ｘアドレス信号AX0がECLレベルのハイレベルとさ
れ、そのレベルがトランジスタT2のベースにおいて上記
参照電位Vb1を超えると、トランジスタT2のコレクタ電
流は増大する。このとき、トランジスタT3のコレクタ電
流が逆に小さくなり、結果的にトランジスタT3はカット
オフ状態となる。このため、トランジスタT3のコレクタ
電圧はほぼ回路の接地電位のようなハイレベルとなり、
トランジスタT2のコレクタ電圧は電流源IS2の電流値と
抵抗R1によって決まる所定のロウレベルとなる。一方、
Ｘアドレス信号AX0がECLレベルのロウレベルとされ、そ
のレベルがトランジスタT2のベースにおいて上記参照電
位Vb1より低くなると、トランジスタT3のコレクタ電流
が大きくなる。このとき、トランジスタT2のコレクタ電
流は逆に小さくなり、結果的にトランジスタT2はカット
オフ状態となる。このため、トランジスタT2のコレクタ
電圧はほぼ回路の接地電位のようなハイレベルとなり、
トランジスタT3のコレクタ電圧は電流源IS2の電流値と
抵抗R2によって決まる所定のロウレベルとなる。
トランジスタT2及びT3のコレクタ電圧は、さらにエミ
ッタフォロア回路を構成するトランジスタT4及びT5のベ
ース・エミッタ電圧分だけ低くされ、反転内部アドレス
信号▲▼及び非反転内部アドレス信号ax0とし
て、ＸアドレスデコーダXDCRに供給される。これによ
り、非反転及び反転内部アドレス信号ax0及び▲
▼のハイレベルVaxHは、バイポーラトランジスタのベー
ス・エミッタ電圧をVBEとするとき、 VaxH＝−VBE となる。特に制限されないが、この実施例ではバイポー
ラトランジスタのベース・エミッタ電圧VBEは0.8Vとさ
れるため、上記非反転及び反転内部アドレス信号ax0及
び▲▼のハイレベルVaxHは−0.8Vとなる。
ッタフォロア回路を構成するトランジスタT4及びT5のベ
ース・エミッタ電圧分だけ低くされ、反転内部アドレス
信号▲▼及び非反転内部アドレス信号ax0とし
て、ＸアドレスデコーダXDCRに供給される。これによ
り、非反転及び反転内部アドレス信号ax0及び▲
▼のハイレベルVaxHは、バイポーラトランジスタのベー
ス・エミッタ電圧をVBEとするとき、 VaxH＝−VBE となる。特に制限されないが、この実施例ではバイポー
ラトランジスタのベース・エミッタ電圧VBEは0.8Vとさ
れるため、上記非反転及び反転内部アドレス信号ax0及
び▲▼のハイレベルVaxHは−0.8Vとなる。
一方、非反転及び反転内部アドレス信号ax0及び▲
▼のロウレベルVaxLは、電流源IS2の電流値をI2と
するとき、 VaxL＝−I2・R1−VBE ＝−I2・R2−VBE となる。この非反転及び反転内部アドレス信号ax0及び
▲▼のロウレベルVaxLは、後述するワード線駆動
回路の定電流源IS3を構成するバイポーラトランジスタ
が飽和状態になるのを避けるため、 Vcs＋VBE≦VaxL ……（１） なる条件を満足しなくてはならない。この実施例におい
て、基準電位Vcsは、 Vcs＝Vee＋1.5VBE とされ、バイポーラトランジスタのベース・エミッタ電
圧VBEは0.8Vとされる。したがって、上記（１）式は、 −3.2≦VaxL ……（２） となる。これにより、上述のように非反転及び反転内部
アドレス信号ax0及び▲▼のハイレベルVaxHを−
0.8Vとし、非反転及び反転内部アドレス信号ax0及び▲
▼の振幅を0.8Vとするとき、非反転及び反転内部
アドレス信号ax0及び▲▼のロウレベルVaxLは−
1.6Vとなり、上記（２）式の条件を満足する。つまり、
この実施例では、定電流源IS2の電流値I2と抵抗R1又は
抵抗R2との積が0.8Vとなるように設計されるものであ
る。
▼のロウレベルVaxLは、電流源IS2の電流値をI2と
するとき、 VaxL＝−I2・R1−VBE ＝−I2・R2−VBE となる。この非反転及び反転内部アドレス信号ax0及び
▲▼のロウレベルVaxLは、後述するワード線駆動
回路の定電流源IS3を構成するバイポーラトランジスタ
が飽和状態になるのを避けるため、 Vcs＋VBE≦VaxL ……（１） なる条件を満足しなくてはならない。この実施例におい
て、基準電位Vcsは、 Vcs＝Vee＋1.5VBE とされ、バイポーラトランジスタのベース・エミッタ電
圧VBEは0.8Vとされる。したがって、上記（１）式は、 −3.2≦VaxL ……（２） となる。これにより、上述のように非反転及び反転内部
アドレス信号ax0及び▲▼のハイレベルVaxHを−
0.8Vとし、非反転及び反転内部アドレス信号ax0及び▲
▼の振幅を0.8Vとするとき、非反転及び反転内部
アドレス信号ax0及び▲▼のロウレベルVaxLは−
1.6Vとなり、上記（２）式の条件を満足する。つまり、
この実施例では、定電流源IS2の電流値I2と抵抗R1又は
抵抗R2との積が0.8Vとなるように設計されるものであ
る。
前述のように、ＸアドレスバッファXADBには、他のＸ
アドレス信号AX1〜AXiに対応して同様な入力バッファ及
び電流スイッチ回路が設けられる。これらの入力バッフ
ァ及び電流スイッチ回路は、上記相補内部アドレス信号
ａx0と同様なレベルとされる相補内部アドレス信号ａx1
〜ａxiを形成し、ＸアドレスデコーダXDCRに供給する。
アドレス信号AX1〜AXiに対応して同様な入力バッファ及
び電流スイッチ回路が設けられる。これらの入力バッフ
ァ及び電流スイッチ回路は、上記相補内部アドレス信号
ａx0と同様なレベルとされる相補内部アドレス信号ａx1
〜ａxiを形成し、ＸアドレスデコーダXDCRに供給する。
ＸアドレスデコーダXDCRは、特に制限されないが、バ
イポーラ電流スイッチ回路を基本構成とするｍ＋１個の
ワード線駆動回路を含む。これらのワード線駆動回路
は、第２図に例示的に示されるように、並列接続される
ｉ＋２個のトランジスタT6〜T8と、これらのトランジス
タに差動形態とされるトランジスタT9を含む。トランジ
スタT6〜T8及びT9のエミッタは共通結合され、さらに直
列形態とされるトランジスタT10及び抵抗R6を介して回
路の電源電圧Veeに結合される。これらのトランジスタT
10及び抵抗R6は、定電流源IS3を構成する。すなわち、
トランジスタT10のベースには、基準電位Vcsが供給され
る。基準電位Vcsは、図示されない定電圧発生回路によ
って形成され、上述のように、 Vcs＝Vee＋1.5VBE ＝−4.0V とされる。したがって、トランジスタT10のエミッタ電
圧はほぼ−4.8Vの定電圧となり、定電流源IS3の電流値I
3は、 I3＝（VBE＋4.8）/R6 ＝0.4/R6 なる定電流値となる。
イポーラ電流スイッチ回路を基本構成とするｍ＋１個の
ワード線駆動回路を含む。これらのワード線駆動回路
は、第２図に例示的に示されるように、並列接続される
ｉ＋２個のトランジスタT6〜T8と、これらのトランジス
タに差動形態とされるトランジスタT9を含む。トランジ
スタT6〜T8及びT9のエミッタは共通結合され、さらに直
列形態とされるトランジスタT10及び抵抗R6を介して回
路の電源電圧Veeに結合される。これらのトランジスタT
10及び抵抗R6は、定電流源IS3を構成する。すなわち、
トランジスタT10のベースには、基準電位Vcsが供給され
る。基準電位Vcsは、図示されない定電圧発生回路によ
って形成され、上述のように、 Vcs＝Vee＋1.5VBE ＝−4.0V とされる。したがって、トランジスタT10のエミッタ電
圧はほぼ−4.8Vの定電圧となり、定電流源IS3の電流値I
3は、 I3＝（VBE＋4.8）/R6 ＝0.4/R6 なる定電流値となる。
トランジスタT6〜T8の共通結合されたコレクタと回路
の接地電位との間には、負荷抵抗R5が設けられる。ま
た、トランジスタT9のコレクタは直接回路の接地電位に
結合される。
の接地電位との間には、負荷抵抗R5が設けられる。ま
た、トランジスタT9のコレクタは直接回路の接地電位に
結合される。
トランジスタT6のベースには、上述のタイミング信号
φceのインバータ回路N3による反転信号すなわち反転タ
イミング信号▲▼が供給される。インバータ回路
N3は、特に制限されないが、バイポーラ電流スイッチ回
路によって構成され、その出力信号すなわち反転タイミ
ング信号▲▼はECLレベルとされる。トランジス
タT7〜T8のベースには、上記ＸアドレスバッファXADBに
より形成される相補内部アドレス信号ａx0〜ａxiが所定
の組み合わせをもって供給される。すなわち、各ワード
線駆動回路のトランジスタT7〜T8のベースには、その反
転信号によって対応するワード線番号が指定されるよう
な組み合わせで、相補内部アドレス信号ａx0〜ａxiが供
給される。つまり、第２図のワード線駆動回路WD1の場
合、対応するワード線番号は“0"であるため、トランジ
スタT7〜T8のベースには非反転内部アドレス信号ax0〜a
xiがそれぞれ供給される。一方、トランジスタT9のベー
スには、所定の参照電位Vb2が供給される。この参照電
位Vb2は、反転タイミング信号▲▼や上記非反転
及び反転内部アドレス信号ax0〜axiのハイレベルVaxHと
ロウレベルVaxLの中間値すなわち−1.2Vとされる。
φceのインバータ回路N3による反転信号すなわち反転タ
イミング信号▲▼が供給される。インバータ回路
N3は、特に制限されないが、バイポーラ電流スイッチ回
路によって構成され、その出力信号すなわち反転タイミ
ング信号▲▼はECLレベルとされる。トランジス
タT7〜T8のベースには、上記ＸアドレスバッファXADBに
より形成される相補内部アドレス信号ａx0〜ａxiが所定
の組み合わせをもって供給される。すなわち、各ワード
線駆動回路のトランジスタT7〜T8のベースには、その反
転信号によって対応するワード線番号が指定されるよう
な組み合わせで、相補内部アドレス信号ａx0〜ａxiが供
給される。つまり、第２図のワード線駆動回路WD1の場
合、対応するワード線番号は“0"であるため、トランジ
スタT7〜T8のベースには非反転内部アドレス信号ax0〜a
xiがそれぞれ供給される。一方、トランジスタT9のベー
スには、所定の参照電位Vb2が供給される。この参照電
位Vb2は、反転タイミング信号▲▼や上記非反転
及び反転内部アドレス信号ax0〜axiのハイレベルVaxHと
ロウレベルVaxLの中間値すなわち−1.2Vとされる。
トランジスタT8のコレクタは、さらにトランジスタT1
1のベースに結合される。トランジスタT11は、そのコレ
クタが回路の接地電位に結合され、そのエミッタがトラ
ンジスタT12のベースに結合されることで、トランジス
タT12とともにダーリントン形態とされる。トランジス
タT12のコレクタは回路の接地電位に結合され、そのエ
ミッタと回路の電源電圧Veeとの間には負荷抵抗R7が設
けられる。これによる、トランジスタT11及びT12と負荷
抵抗R7は、エミッタフォロア回路を構成する。トランジ
スタT12のエミッタは、このワード線駆動回路WD1の出力
端子とされ、メモリアレイＭ−ARYの対応するワード線W
0に結合される。
1のベースに結合される。トランジスタT11は、そのコレ
クタが回路の接地電位に結合され、そのエミッタがトラ
ンジスタT12のベースに結合されることで、トランジス
タT12とともにダーリントン形態とされる。トランジス
タT12のコレクタは回路の接地電位に結合され、そのエ
ミッタと回路の電源電圧Veeとの間には負荷抵抗R7が設
けられる。これによる、トランジスタT11及びT12と負荷
抵抗R7は、エミッタフォロア回路を構成する。トランジ
スタT12のエミッタは、このワード線駆動回路WD1の出力
端子とされ、メモリアレイＭ−ARYの対応するワード線W
0に結合される。
反転タイミング信号▲▼又は非反転内部アドレ
ス信号ax0〜axiのいずれかがECLレベルのハイレベルと
され対応するトランジスタT6〜T8のベース電圧が参照電
位Vb2を超えると、対応するトランジスタT6〜T8のコレ
クタ電流が増大する。このとき、トランジスタT9のコレ
クタ電流が逆に小さくなり、結果的にはトランジスタT9
はカットオフ状態となる。これにより、トランジスタT8
のコレクタ電位は、電流源IS3の電流値I3と抵抗R5によ
って決まる所定のロウレベルとなる。一方、反転タイミ
ング信号▲▼及び非反転内部アドレス信号ax0〜a
xiがすべてECLレベルのロウレベルとされ、対応するト
ランジスタT6〜T8のベース電位がともに参照電位Vb2よ
り低くなると、トランジスタT9のコレクタ電流が増大す
る。このとき、トランジスタT6〜T8のコレクタ電流が逆
に小さくなり、結果的にトランジスタT6〜T8はすべてカ
ットオフ状態となる。このため、トランジスタT6〜T8の
共通結合されたコレクタの電位は、ほぼ回路の接地電位
のようなハイレベルとなる。
ス信号ax0〜axiのいずれかがECLレベルのハイレベルと
され対応するトランジスタT6〜T8のベース電圧が参照電
位Vb2を超えると、対応するトランジスタT6〜T8のコレ
クタ電流が増大する。このとき、トランジスタT9のコレ
クタ電流が逆に小さくなり、結果的にはトランジスタT9
はカットオフ状態となる。これにより、トランジスタT8
のコレクタ電位は、電流源IS3の電流値I3と抵抗R5によ
って決まる所定のロウレベルとなる。一方、反転タイミ
ング信号▲▼及び非反転内部アドレス信号ax0〜a
xiがすべてECLレベルのロウレベルとされ、対応するト
ランジスタT6〜T8のベース電位がともに参照電位Vb2よ
り低くなると、トランジスタT9のコレクタ電流が増大す
る。このとき、トランジスタT6〜T8のコレクタ電流が逆
に小さくなり、結果的にトランジスタT6〜T8はすべてカ
ットオフ状態となる。このため、トランジスタT6〜T8の
共通結合されたコレクタの電位は、ほぼ回路の接地電位
のようなハイレベルとなる。
トランジスタT8のコレクタ電位は、さらにエミッタフ
ォロア回路を構成するトランジスタT11及びT12の合成ベ
ース・エミッタ電圧すなわち2VBEだけ低くされ、対応す
るワード線W0に伝達される。
ォロア回路を構成するトランジスタT11及びT12の合成ベ
ース・エミッタ電圧すなわち2VBEだけ低くされ、対応す
るワード線W0に伝達される。
これらのことから、ＸアドレスデコーダXDCRのワード
線駆動回路WD1は、反転タイミング信号▲▼及び
非反転内部アドレス信号ax0〜axiに対するノアゲート回
路、すなわちタイミング信号φce及び反転内部アドレス
信号▲▼〜▲▼に対するアンドゲート回路
として機能する。したがって、ワード線駆動回路WD1の
出力信号すなわちワード線W0は、 なる論理条件に従って選択的にハイレベルの選択レベル
とされ、この条件が満足されないときロウレベルの非選
択レベルとされる。
線駆動回路WD1は、反転タイミング信号▲▼及び
非反転内部アドレス信号ax0〜axiに対するノアゲート回
路、すなわちタイミング信号φce及び反転内部アドレス
信号▲▼〜▲▼に対するアンドゲート回路
として機能する。したがって、ワード線駆動回路WD1の
出力信号すなわちワード線W0は、 なる論理条件に従って選択的にハイレベルの選択レベル
とされ、この条件が満足されないときロウレベルの非選
択レベルとされる。
さらに、上記説明から明らかなように、ワード線W0〜
Wmの選択時におけるワード線電位VwHは、バイポーラト
ランジスタのベース・エミッタ電圧をVBEとするとき、 VwH＝−2VBE となる。また、ワード線W0〜Wmの非選択時におけるワー
ド線電位VwLは、定電流源IS3から供給される動作電流の
値をI3とするとき、 VwL＝−R5・I3−2VBE ……（３） となる。
Wmの選択時におけるワード線電位VwHは、バイポーラト
ランジスタのベース・エミッタ電圧をVBEとするとき、 VwH＝−2VBE となる。また、ワード線W0〜Wmの非選択時におけるワー
ド線電位VwLは、定電流源IS3から供給される動作電流の
値をI3とするとき、 VwL＝−R5・I3−2VBE ……（３） となる。
前述のように、この実施例のバイポーラ・CMOS型RAM
では、メモリアレイＭ−ARYを構成するメモリセルMCに
供給される電源電圧Vmcは、−3.0Vのような比較的小さ
い絶対値の電圧とされる。したがって、ワード線W0〜Wm
の非選択レベルVwLは、各メモリセルMCに対応して設け
られる伝送ゲートMOSFETQ23及びQ24のしきい値電圧をV
THNとするとき、 VwL≦−Vmc＋VTHN ……（４） でなくてはならない。また、このとき、各ワード線駆動
回路のトランジスタT6〜T8が飽和状態とならないために
は、上記（３）式の右辺の第１項すなわちトランジスタ
T6〜T8の共通結合されたコレクタの電位が、反転タイミ
ング信号▲▼と非反転及び反転内部アドレス信号
ax0〜axiのハイレベルVaxHに対して、 VaxH≦−R5・I3 ……（５） でなくてはならない。
では、メモリアレイＭ−ARYを構成するメモリセルMCに
供給される電源電圧Vmcは、−3.0Vのような比較的小さ
い絶対値の電圧とされる。したがって、ワード線W0〜Wm
の非選択レベルVwLは、各メモリセルMCに対応して設け
られる伝送ゲートMOSFETQ23及びQ24のしきい値電圧をV
THNとするとき、 VwL≦−Vmc＋VTHN ……（４） でなくてはならない。また、このとき、各ワード線駆動
回路のトランジスタT6〜T8が飽和状態とならないために
は、上記（３）式の右辺の第１項すなわちトランジスタ
T6〜T8の共通結合されたコレクタの電位が、反転タイミ
ング信号▲▼と非反転及び反転内部アドレス信号
ax0〜axiのハイレベルVaxHに対して、 VaxH≦−R5・I3 ……（５） でなくてはならない。
この実施例において、メモリセルMCの伝送ゲートMOSF
ETのしきい値電圧VTHNは、1.0Vとされる。また、前述の
ように、バイポーラトランジスタのベース・エミッタ電
圧VBEは0.8Vとされ、反転タイミング信号▲▼や
非反転及び反転内部アドレス信号ax0〜▲▼のハ
イレベルVaxHは−0.8Vとされる。したがって、ワード線
W0〜Wmの非選択レベルVwLは、上記（３）式〜（５）式
から、 −2.4V≦VwL≦−2.0V ……（６） の範囲にあればよい。つまり、この実施例では、メモリ
セルMCに供給される電源電圧Vmcが−3.0Vであるため、
ワード線W0〜Wmの非選択レベルを例えば−2.4Vとするこ
とで、上記必要条件をすべて満足するものである。
ETのしきい値電圧VTHNは、1.0Vとされる。また、前述の
ように、バイポーラトランジスタのベース・エミッタ電
圧VBEは0.8Vとされ、反転タイミング信号▲▼や
非反転及び反転内部アドレス信号ax0〜▲▼のハ
イレベルVaxHは−0.8Vとされる。したがって、ワード線
W0〜Wmの非選択レベルVwLは、上記（３）式〜（５）式
から、 −2.4V≦VwL≦−2.0V ……（６） の範囲にあればよい。つまり、この実施例では、メモリ
セルMCに供給される電源電圧Vmcが−3.0Vであるため、
ワード線W0〜Wmの非選択レベルを例えば−2.4Vとするこ
とで、上記必要条件をすべて満足するものである。
ところで、従来のバイポーラ・CMOS型RAMのように、
ＸアドレスデコーダXDCR等のメモリ周辺回路に供給され
る−5.2Vの電源電圧VeeをメモリセルMCにそのまま供給
する場合、上記（４）式は、 −2.4V＜VwL＜−4.2V となり、この実施例と同様な回路では満足しえない条件
となる。
ＸアドレスデコーダXDCR等のメモリ周辺回路に供給され
る−5.2Vの電源電圧VeeをメモリセルMCにそのまま供給
する場合、上記（４）式は、 −2.4V＜VwL＜−4.2V となり、この実施例と同様な回路では満足しえない条件
となる。
前述のように、ワード線W0〜Wmが−2.4Vのような非選
択レベルとされるとき、そのゲートが対応するワード線
に結合されるメモリセルMCの伝送ゲートMOSFETQ23及びQ
24は、そのゲート・ソース間電圧がしきい値電圧VTHNよ
り小さくなり、ともにオフ状態となる。一方、ワード線
W0〜Wmが−1.6Vのような選択レベルにされると、対応す
るワード線に結合されるｎ＋１個のメモリセルMCの伝送
ゲートMOSFETQ23及びQ24は、対応する入出力ノードがロ
ウレベルであることを条件に、そのゲート・ソース間電
圧が約1.4Vとなってしきい値電圧より大きくなり、択一
的にオン状態となる。これにより、相補共通データ線CD
・▲▼を介して択一的にセンスアンプSAに結合され
る相補データ線D0・▲▼〜Dn・▲▼の非反転信
号線及び反転信号線には、対応するメモリセルMCの保持
データに従った読み出し電流の差が生じる。
択レベルとされるとき、そのゲートが対応するワード線
に結合されるメモリセルMCの伝送ゲートMOSFETQ23及びQ
24は、そのゲート・ソース間電圧がしきい値電圧VTHNよ
り小さくなり、ともにオフ状態となる。一方、ワード線
W0〜Wmが−1.6Vのような選択レベルにされると、対応す
るワード線に結合されるｎ＋１個のメモリセルMCの伝送
ゲートMOSFETQ23及びQ24は、対応する入出力ノードがロ
ウレベルであることを条件に、そのゲート・ソース間電
圧が約1.4Vとなってしきい値電圧より大きくなり、択一
的にオン状態となる。これにより、相補共通データ線CD
・▲▼を介して択一的にセンスアンプSAに結合され
る相補データ線D0・▲▼〜Dn・▲▼の非反転信
号線及び反転信号線には、対応するメモリセルMCの保持
データに従った読み出し電流の差が生じる。
以上のように、この実施例のバイポーラ・CMOS型RAM
は、そのメモリアレイがMOSFETによって構成されること
によって、回路の高集積化と低消費電力化が図られる。
また、そのメモリ周辺回路がバイポーラトランジスタ及
びCMOSによって構成されることによって、動作の高速化
が図られる。さらに、この実施例のバイポーラ・CMOS型
RAMでは、メモリセルに供給される電源電圧Vmcが、例え
ば−3.0Vのように、メモリ周辺回路等に供給される電源
電圧Veeより小さな絶対値の電圧とされ、ワード線W0〜W
mの非選択レベルが例えば−2.4Vのような比較的高いレ
ベルとされる。このため、バイポーラ・CMOS型RAMのア
クセスタイムを律則するＸアドレスバッファXADB及びア
ドレスデコーダXDCRを、バイポーラ電流スイッチ回路を
基本構成とすECL回路によって構成することができ、相
補内部アドレス信号ａx0〜ａxiはCMOSレベルに変換され
ることなく伝達される。したがって、Ｘアドレスバッフ
ァXADB及びＸアドレスデコーダXDCRによるワード線の選
択動作が高速化され、結果的にはバイポーラ・CMOS型RA
Mのアクセスタイムがさらに高速化されるものである。
は、そのメモリアレイがMOSFETによって構成されること
によって、回路の高集積化と低消費電力化が図られる。
また、そのメモリ周辺回路がバイポーラトランジスタ及
びCMOSによって構成されることによって、動作の高速化
が図られる。さらに、この実施例のバイポーラ・CMOS型
RAMでは、メモリセルに供給される電源電圧Vmcが、例え
ば−3.0Vのように、メモリ周辺回路等に供給される電源
電圧Veeより小さな絶対値の電圧とされ、ワード線W0〜W
mの非選択レベルが例えば−2.4Vのような比較的高いレ
ベルとされる。このため、バイポーラ・CMOS型RAMのア
クセスタイムを律則するＸアドレスバッファXADB及びア
ドレスデコーダXDCRを、バイポーラ電流スイッチ回路を
基本構成とすECL回路によって構成することができ、相
補内部アドレス信号ａx0〜ａxiはCMOSレベルに変換され
ることなく伝達される。したがって、Ｘアドレスバッフ
ァXADB及びＸアドレスデコーダXDCRによるワード線の選
択動作が高速化され、結果的にはバイポーラ・CMOS型RA
Mのアクセスタイムがさらに高速化されるものである。
以上の本実施例に示されるように、この発明をバイポ
ーラ・CMOS型RAM等の半導体記憶装置に適用した場合、
次のような効果が得られる。すなわち、 （１）メモリセルに供給される電源電圧の絶対値をメモ
リ周辺回路に供給される電源電圧より小さくし、ワード
線の非選択レベルの絶対値を小さくすることで、アクセ
スタイムを律則するＸアドレスバッファ及びＸアドレス
デコーダ等のメモリ周辺回路を、バイポーラ電流スイッ
チ回路を基本構成とするECL回路によって構成すること
ができるという効果が得られる。
ーラ・CMOS型RAM等の半導体記憶装置に適用した場合、
次のような効果が得られる。すなわち、 （１）メモリセルに供給される電源電圧の絶対値をメモ
リ周辺回路に供給される電源電圧より小さくし、ワード
線の非選択レベルの絶対値を小さくすることで、アクセ
スタイムを律則するＸアドレスバッファ及びＸアドレス
デコーダ等のメモリ周辺回路を、バイポーラ電流スイッ
チ回路を基本構成とするECL回路によって構成すること
ができるという効果が得られる。
（２）上記（１）項により、ロウ系選択回路の構成を簡
略化し、Ｘアドレス信号の通過回路段数を削減できると
いう効果が得られる。
略化し、Ｘアドレス信号の通過回路段数を削減できると
いう効果が得られる。
（３）上記（１）項により、ワード線のレベル振幅を縮
小できるため、ワード線駆動回路の動作を高速化できる
という効果が得られる。
小できるため、ワード線駆動回路の動作を高速化できる
という効果が得られる。
（４）上記（１）項〜（３）項により、ロウ系選択回路
におけるＸアドレス信号の伝達遅延時間を縮小し、ロウ
系選択回路によるワード線選択動作を高速化できるとい
う効果が得られる。
におけるＸアドレス信号の伝達遅延時間を縮小し、ロウ
系選択回路によるワード線選択動作を高速化できるとい
う効果が得られる。
（５）上記（１）項〜（４）項により、バイポーラ・CM
OS型RAM等のアクセスタイムをさらに高速化できるとい
う効果が得られる。
OS型RAM等のアクセスタイムをさらに高速化できるとい
う効果が得られる。
以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の回
路ブロック図において、メモリアレイＭ−ARYの各メモ
リセルMCは高抵抗負荷型のnMOSメモリセルであってもよ
いし、ＰチャンネルMOSFETを単に負荷手段として用いる
ものであってもよい。また、メモリアレイＭ−ARYは、
複数のメモリマットによって構成されるものであっても
よいし、各アドレスデコーダは複数のメモリマットによ
って共用されるものであってもよい。Ｙアドレスデコー
ダYDCRは、この実施例ではバイポーラ・CMOS複合回路に
より構成されるものとしているが、Ｘアドレスデコーダ
XDCRと同様に、バイポーラ電流スイッチ回路を基本構成
とするものとしてもよい。第２図の回路図において、Ｘ
アドレスデコーダXDCRは、例えば相補内部アドレス信号
ａx0〜ａxiを２ビットずつ受ける複数段のプリデコーダ
によって構成してもよい。各ワード線駆動回路は、複数
の並列トランジスタT6〜T8に代えて、マルチエミッタ型
のトランジスタを用いるものであってもよい。また、ワ
ード線駆動回路のダーリントン接続されるトランジスタ
T11及びT12は、そのエミッタと回路の電源電圧Veeとの
間に個別に負荷抵抗が設けられることで、直列形態とさ
れる２組のエミッタフォロア回路を構成するようにして
もよい。タイミング信号φceや相補内部アドレス信号ａ
x0〜ａxiのハイレベル及びロウレベルと、各参照電位や
基準電位Vcsの電圧値及びワード線の選択又は非選択レ
ベル等の具体的な値は、この実施例によって制限されも
のではない。また、第１図に示されるバイポーラ・CMOS
型RAMのブロック構成や制御信号・アドレス信号等の組
み合わせ及び第２図に示されるＸアドレスバッファXADB
とＸアドレスデコーダXDCRの具体的な回路構成等は、種
々の実施形態を採りうる。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、第１図の回
路ブロック図において、メモリアレイＭ−ARYの各メモ
リセルMCは高抵抗負荷型のnMOSメモリセルであってもよ
いし、ＰチャンネルMOSFETを単に負荷手段として用いる
ものであってもよい。また、メモリアレイＭ−ARYは、
複数のメモリマットによって構成されるものであっても
よいし、各アドレスデコーダは複数のメモリマットによ
って共用されるものであってもよい。Ｙアドレスデコー
ダYDCRは、この実施例ではバイポーラ・CMOS複合回路に
より構成されるものとしているが、Ｘアドレスデコーダ
XDCRと同様に、バイポーラ電流スイッチ回路を基本構成
とするものとしてもよい。第２図の回路図において、Ｘ
アドレスデコーダXDCRは、例えば相補内部アドレス信号
ａx0〜ａxiを２ビットずつ受ける複数段のプリデコーダ
によって構成してもよい。各ワード線駆動回路は、複数
の並列トランジスタT6〜T8に代えて、マルチエミッタ型
のトランジスタを用いるものであってもよい。また、ワ
ード線駆動回路のダーリントン接続されるトランジスタ
T11及びT12は、そのエミッタと回路の電源電圧Veeとの
間に個別に負荷抵抗が設けられることで、直列形態とさ
れる２組のエミッタフォロア回路を構成するようにして
もよい。タイミング信号φceや相補内部アドレス信号ａ
x0〜ａxiのハイレベル及びロウレベルと、各参照電位や
基準電位Vcsの電圧値及びワード線の選択又は非選択レ
ベル等の具体的な値は、この実施例によって制限されも
のではない。また、第１図に示されるバイポーラ・CMOS
型RAMのブロック構成や制御信号・アドレス信号等の組
み合わせ及び第２図に示されるＸアドレスバッファXADB
とＸアドレスデコーダXDCRの具体的な回路構成等は、種
々の実施形態を採りうる。
以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるバイポーラ・CMOS
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、基本構成を同じくする他
の各種の半導体記憶装置にも適用できる。本発明は、少
なくともそのメモリアレイがMOSFETからなるメモリセル
によって構成されかつその入出力信号がECLレベルとさ
れる半導体記憶装置及びそのような半導体記憶装置を内
蔵するディジタル装置に広く適用できる。
明をその背景となった利用分野であるバイポーラ・CMOS
型RAMに適用した場合について説明したが、それに限定
されるものではなく、例えば、基本構成を同じくする他
の各種の半導体記憶装置にも適用できる。本発明は、少
なくともそのメモリアレイがMOSFETからなるメモリセル
によって構成されかつその入出力信号がECLレベルとさ
れる半導体記憶装置及びそのような半導体記憶装置を内
蔵するディジタル装置に広く適用できる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、メモリセルに供給される電源電圧の絶
対値をメモリ周辺回路に供給される電源電圧より小さく
し、ワード線の非選択レベルの絶対値を小さくすること
で、アクセスタイムを律則するＸアドレスバッファ及び
Ｘアドレスデコーダ等のメモリ周辺回路をバイポーラ電
流スイッチ回路を基本構成とするECL回路によって構成
することができるため、Ｘアドレスバッファ及びＸアド
レスデコーダ等におけるＸアドレス信号の伝達遅延時間
を縮小し、ワード線選択動作に要する時間を短縮して、
バイポーラ・CMOS型RAM等のアクセスタイムをさらに高
速化できるものである。
って得られる効果を簡単に説明すれば、下記のとおりで
ある。すなわち、メモリセルに供給される電源電圧の絶
対値をメモリ周辺回路に供給される電源電圧より小さく
し、ワード線の非選択レベルの絶対値を小さくすること
で、アクセスタイムを律則するＸアドレスバッファ及び
Ｘアドレスデコーダ等のメモリ周辺回路をバイポーラ電
流スイッチ回路を基本構成とするECL回路によって構成
することができるため、Ｘアドレスバッファ及びＸアド
レスデコーダ等におけるＸアドレス信号の伝達遅延時間
を縮小し、ワード線選択動作に要する時間を短縮して、
バイポーラ・CMOS型RAM等のアクセスタイムをさらに高
速化できるものである。
第１図は、この発明が適用されたバイポーラ・CMOS型RA
Mの一実施例を示す回路ブロック図、 第２図は、第１図のバイポーラ・CMOS型RAMのＸアドレ
スバッファ及びＸアドレスデコーダの一実施例を示す回
路図、 第３図は、従来のバイポーラ・CMOS型RAMのＸアドレス
バッファ及びＸアドレスデコーダの一例を示す回路図で
ある。 Ｍ−ARY……メモリアレイ、CSW……カラムスイッチ、XD
CR……Ｘアドレスデコーダ、YDCR……Ｙアドレスデコー
ダ、XADB……Ｘアドレスバッファ、YADB……Ｙアドレス
バッファ、SA……センスアンプ、DOB……データ出力バ
ッファ、WA……ライトアンプ、DIB……データ入力バッ
ファ、TC……タイミング制御回路。 MC……メモリセル、Q1〜Q15……ＰチャンネルMOSFET、Q
21〜Q49……ＮチャンネルMOSFET、N1〜N3……インバー
タ回路。 CS1〜CS2……電流スイッチ回路、WD1……ワード線駆動
回路、CM1,CM2……電流ミラー回路、AD……アドレス分
配回路、PD1,Ds……デコーダ、T1〜T21……NPN型バイポ
ーラトランジスタ、D1〜D2……ダイオード、R1〜R9……
抵抗、IS1〜IS5……定電流源。
Mの一実施例を示す回路ブロック図、 第２図は、第１図のバイポーラ・CMOS型RAMのＸアドレ
スバッファ及びＸアドレスデコーダの一実施例を示す回
路図、 第３図は、従来のバイポーラ・CMOS型RAMのＸアドレス
バッファ及びＸアドレスデコーダの一例を示す回路図で
ある。 Ｍ−ARY……メモリアレイ、CSW……カラムスイッチ、XD
CR……Ｘアドレスデコーダ、YDCR……Ｙアドレスデコー
ダ、XADB……Ｘアドレスバッファ、YADB……Ｙアドレス
バッファ、SA……センスアンプ、DOB……データ出力バ
ッファ、WA……ライトアンプ、DIB……データ入力バッ
ファ、TC……タイミング制御回路。 MC……メモリセル、Q1〜Q15……ＰチャンネルMOSFET、Q
21〜Q49……ＮチャンネルMOSFET、N1〜N3……インバー
タ回路。 CS1〜CS2……電流スイッチ回路、WD1……ワード線駆動
回路、CM1,CM2……電流ミラー回路、AD……アドレス分
配回路、PD1,Ds……デコーダ、T1〜T21……NPN型バイポ
ーラトランジスタ、D1〜D2……ダイオード、R1〜R9……
抵抗、IS1〜IS5……定電流源。
Claims (3)
- 【請求項１】複数のワード線、複数の相補データ線及び
上記ワード線と上記相補データ線の交点に設けられ、MO
SFETを基本素子とする複数のメモリセルとを含むメモリ
アレイと、 アドレス信号が入力されるアドレスバッファと、該アド
レスバッファの出力信号が入力されるアドレスデコーダ
と、該アドレスデコーダの出力信号が入力され、上記複
数のメモリセルに接続されるワード線を駆動するワード
線駆動回路とを含み、バイポーラトランジスタを基本素
子とするメモリ周辺回路とを具備してなる半導体記憶装
置であって、 上記メモリ周辺回路は、回路の接地電位と第１の負電源
電圧により動作するECL回路を含んでなり、 上記複数のメモリセルは、ゲートとドレインとが交差接
続されたＮチャンネル型の記憶MOSFETを含むフリップフ
ロップ回路と、該フリップフロップ回路の一対の入出力
ノードと上記相補データ線との間にドレイン・ソース経
路が接続され、ゲートが上記ワード線に接続されたＮチ
ャンネル型のスイッチMOSFETとを含んでなり、 上記複数のメモリセルの各フリップフロップ回路は、上
記回路の接地電位と第２の負電源電圧が供給されてな
り、 かかる第２の負電源電圧は、上記第１の電源電圧より絶
対値の小さく、かつ上記ワード線駆動回路によって形成
される非選択レベルに対応して上記メモリセルのスイッ
チMOSFETをオフ状態にさせ、上記ワード線駆動回路によ
って形成される選択レベルに対応して上記メモリセルの
スイッチMOSFETをオン状態とさせるような負電圧である
ことを特徴とする半導体記憶装置。 - 【請求項２】上記複数のメモリセルの各フリップフロッ
プ回路は、ゲートとドレインとが交差接続されたＰチャ
ンネル型の記憶MOSFETを含むCMOSフリップフロップ回路
であることを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。 - 【請求項３】上記周辺回路の上記ワード線駆動回路は、
複数のアドレスデータの出力信号が入力される多入力EC
L回路と、ベースに上記多入力ECL回路の出力信号が印加
され、エミッタが上記ワード線に接続されてなるエミッ
タフォロワ・トランジスタとを含むことを特徴とする特
許請求の範囲第２項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202953A JP2595253B2 (ja) | 1987-08-14 | 1987-08-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62202953A JP2595253B2 (ja) | 1987-08-14 | 1987-08-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6446290A JPS6446290A (en) | 1989-02-20 |
| JP2595253B2 true JP2595253B2 (ja) | 1997-04-02 |
Family
ID=16465899
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62202953A Expired - Fee Related JP2595253B2 (ja) | 1987-08-14 | 1987-08-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595253B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02238720A (ja) * | 1989-03-13 | 1990-09-21 | Hitachi Ltd | デコーダ回路 |
| JP2715653B2 (ja) * | 1990-11-02 | 1998-02-18 | 日本電気株式会社 | メモリ内蔵集積回路 |
| JPH04349552A (ja) * | 1991-05-28 | 1992-12-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| US8230643B2 (en) * | 2006-06-01 | 2012-07-31 | Yushun Chang | Planting slope structure |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960792A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS60217725A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Ltd | バツフア回路 |
-
1987
- 1987-08-14 JP JP62202953A patent/JP2595253B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960792A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 半導体メモリ装置 |
| JPS60217725A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Ltd | バツフア回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6446290A (en) | 1989-02-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4961170A (en) | Logic circuit using bipolar complementary metal oxide semiconductor gate and semiconductor memory device having the logic circuit | |
| JPH06162782A (ja) | 半導体集積回路装置 | |
| JPH05198755A (ja) | 半導体論理回路 | |
| US4833649A (en) | Multiple port random access memory | |
| US5216298A (en) | ECL input buffer for BiCMOS | |
| JPH0736272B2 (ja) | 半導体集積回路装置 | |
| JP2595253B2 (ja) | 半導体記憶装置 | |
| JP2533399B2 (ja) | センスアンプ | |
| JPH0783248B2 (ja) | 半導体集積回路 | |
| JP2650107B2 (ja) | 半導体集積回路装置 | |
| JPH05327472A (ja) | 半導体集積回路装置 | |
| JP2569033B2 (ja) | 半導体記憶装置 | |
| JP2610882B2 (ja) | 半導体集積回路装置 | |
| EP0528799B1 (en) | Read/write/restore circuit for memory arrays | |
| JP2698833B2 (ja) | 半導体集積回路装置 | |
| JPH0746512B2 (ja) | 半導体集積回路装置 | |
| US5265060A (en) | Semiconductor integrated circuit device with power consumption reducing arrangement | |
| JP2623462B2 (ja) | 半導体記憶装置 | |
| JP2610894B2 (ja) | 半導体記憶装置 | |
| JP2000174611A (ja) | 半導体回路および半導体記憶装置 | |
| JPH06243687A (ja) | 半導体装置 | |
| JP3109046B2 (ja) | 半導体集積回路装置 | |
| JPS59139727A (ja) | Ｃｍｏｓ集積回路装置 | |
| JPS63197090A (ja) | 半導体記憶装置 | |
| JPH0567745A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |