JPS63197090A

JPS63197090A - 半導体記憶装置

Info

Publication number: JPS63197090A
Application number: JP62028278A
Authority: JP
Inventors: Satoshi Shinagawa; 品川　敏; Mitsuo Serizawa; 芹沢　充男
Original assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Current assignee: Hitachi ULSI Engineering Corp; Hitachi Ltd
Priority date: 1987-02-12
Filing date: 1987-02-12
Publication date: 1988-08-15

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するものであり、例え
ば、ＣＭＯ３（相補型ＭＯ３）スタティック型ＲＡＭ　
（ランダム・アクセス・メモリ）などに利用して有効な
技術に関するものである。

〔従来の技術〕

メモリアレイをＮチャンネルＭＯ３ＦＥＴからなるスタ
ティック型メモリセルによって構成し、その周辺回路を
ＣＭＯ３によって構成することで、高速化と低消費電力
化を図ったＣＭＯＳスタティック型ＲＡＭがある。この
ようなＣＭＯＳスタティック型ＲＡＭの増幅回路すなわ
ちセンスアンプとして、第４図に示されるような電流ミ
ラー型差動増幅回路が、単独であるいは対称的に組み合
わされて用いられる。

このようなＣＭＯＳスタティック型ＲＡＭ及び電流ミラ
ー型差動増幅回路については、例えば、日経マグロウヒ
ル社発行、１９８５年１２月３０日付「日経エレクトロ
ニクス」の１１７頁〜１４５頁に記載されている。

〔発明が解決しようとする問題点〕

第４図において、ＣＭＯＳスタティック型ＲＡＭのセン
スアンプＳＡは、そのゲートが相補共通データ線の非反
転信号線ＣＤ及び反転信号線ＣＤにそれぞれ結合される
Ｎチャンネル型の差動ＭＯ３ＦＥＴＱ１６及びＱ１７を
含む。このうち、ＭＯ３ＦＥＴＱＩ　６のドレインと回
路の電源電圧■ＣＣとの間には、Ｐチャンネル型の負荷
ＭＯ３ＦＥＴＱ２５が設けられ、ＭＯ３ＦＥＴＱＩ　７
のドレインと回路の電源電圧Ｖｃｃとの間には、そのゲ
ートとドレインが共通接続されるＰチャンネル型の負荷
ＭＯ５ＦＥＴＱ２６が設けられる。これらの負荷ＭＯ３
ＦＥＴＱ２５及びＱ２６は、そのゲートが結合されるこ
とで電流ミラー形態とされ、能動性負荷として機能する
。差動ＭＯ３ＦＥＴＱＩ６・Ｑ１７の共通接続されたソ
ースと回路の接地電位との間には、そのゲートにタイミ
ング信号φｓａを受けるＮチャンネルＭＯ３ＦＥＴＱＩ
　８が設けられる。また、上記ＭＯ３ＦＥＴＱ２５には
、そのゲートに上記タイミング信号φｓａを受けるＰチ
ャンネル型のリセットＭＯ５ＦＥＴＱ２４が並列形態に
設けられる。ＭＯ３ＦＥＴＱＩ　６のドレインすなわち
ノードｎＣの電圧は、インバータ回路Ｎ２によって反転
され、このセンスアンプＳＡの非反転出力信号ＳＤとし
て出力される。

ＣＭＯＳスタティック型ＲＡＭの非選択状態において、
タイミング信号φｓａは論理ロウレベルとされ、ＭＯ３
ＦＥＴＱＩ　８がオフ状態となって、センスアンプＳＡ
は非動作状態とされる。このとき、差動ＭＯ３ＦＥＴＱ
１６・Ｑ１７はオフ状態となり、それぞれのドレインは
ともにフローティング状態となるが、負荷ＭＯ３ＦＥＴ
ＱＺ６のゲートとドレインが結合されているため、ＭＯ
３ＦＥＴＱ２６はそのドレインすなわちノードｎｄの電
圧が電源電圧Ｖｃｃ　−Ｖ　ｒＨｐ　　（Ｖ　ＴＨＰは
ＰチャンネルＭＯ３ＦＥＴＱ２５及びＱ２６のしきい値
電圧）となるまでオン状態となる。また、負荷ＭＯ３Ｆ
ＥＴＱ２５も、ＭＯ３ＦＥＴＱ２６と同様にオン状態と
なり、ノードｎｃの電圧を電源電圧Ｖｃｃ−Ｖ工ＨＰと
する。

ところが、これらの差動ＭＯ３ＦＥＴのドレイン電圧は
、負荷ＭＯ３ＦＥＴＱ２５及びＱ２６がオフ状態となる
ことによって形成されることから、出力用のＣＭＯＳイ
ンバータ回路Ｎ２にとっては不安定なレベルとなる。こ
のため、リセットＭＯ３ＦＥＴＱ２４がタイミング信号
φｓａの論理ロウレベルによってオン状態となり、ノー
ドｎｃの電圧を電源電圧Ｖｃｃのような論理ハイレベル
に固定する。これにより、ＣＭＯＳスタティック型ＲＡ
Ｍの非選択状態におけるＣＭＯＳインバータ回路Ｎ２の
入力レベルが安定化され、その出力信号すなわちセンス
アンプＳＡの非反転出力信号ＳＤは論理ロウレベルに確
定される。

ＣＭＯＳスタティック型ＲＡＭが選択状態となり、タイ
ミング信号φＳａが論理ハイレベルになると、ＭＯ３Ｆ
ＥＴＱＩ　８がオン状態となる。これにより、センスア
ンプＳＡは動作状態となり、ノードｎｃ及びｎｄは、選
択されたメモリセルから相補共通データ線ＣＤ−で■を
介して伝達される読み出し信号に従ったレベルとなる。

すなわち、選択されたメモリセルから論理“０″の記憶
データが出力される場合、反転信号線ＣＤのレベルが非
反転信号線ＣＤのレベルよりも高（なる。このため、Ｍ
Ｏ３ＦＥＴＱＩ　７のコンダクタンスが大きくされ、ま
たＭＯ５ＦＥＴＱＩ　６のコンダクタンスが小さくされ
る。したがって、ノードｎｄの電圧が低下し、これによ
ってＭＯ３ＦＥＴＱ２６のコンダクタンスが大きくされ
る。また、ノードｎｄの電圧が低下することでＭＯ３Ｆ
ＥＴＱ２５のコンダクタンスが大きくされるため、ノー
ドｎＣの電圧は一旦やや低下した後上昇する。これによ
り、センスアンプＳＡの非反転出力信号ＳＤは論理ロウ
レベルとなる。一方、選択されたメモリセルから論理“
１”の記憶データが出力される場合、非反転信号線ＣＤ
のレベルが反転信号線ＣＤのレベルよりも高くなる。こ
のため、ＭＯ３ＦＥＴＱ１７のコンダクタンスがが小さ
くされ、逆にＭＯ３ＦＥＴＱＩ　６のコンダクタンスが
大きくされる。したがって、ノードｎｄの電圧は上昇し
、またノードｎｄの電圧が上昇することで、ＭＯ３ＦＥ
ＴＱ２５のコンダクタンスも小さくされ、ノー　）”　
ｎ　ｃの電圧が低下する。したがって、センスアンプＳ
Ａの非反転出力信号ＳＤは、論理ハイレベルとなる。

以上のように、第４図のセンスアンプＳＡは、メモリセ
ルからの読み出し信号に従った差動ＭＯ３ＦＥＴＱ１７
のドレイン電流の変化を、電流ミラー形態とされるＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２６及びＱ２５を介して伝達す
ることで、比較的高速度の増幅動作を行う。

しかしながら、上記のような電流ミラー型のセンスアン
プには、次のような問題点があることが、本願発明者等
によって明らかとなった。すなわち、前述のように、Ｃ
ＭＯＳスタティック型ＲＡＭの非選択状態におけるノー
ドｎｃの電圧は、ノードｎｄの電圧よりも負荷ＭＯ３Ｆ
ＥＴＱ２５のしきい値電圧ＶＴＨＰ分だけ低くなる。こ
のため、第５図に示されるように、選択されたメモリセ
ルから論理“ｌ”の読み出し信号が出力される場合には
、センスアンプＳＡが、ノードｎｄの電圧とノードｎｃ
の電圧が反転するまでの間比較的ゆっくりと動作し、こ
れにともなってノードｎｃの電圧が比較的ゆっくりと低
下する。したがって、インバータ回路Ｎ２のレベル判定
が遅れ、ＣＭＯＳスタティック型ＲＡＭの読み出し動作
の高速化が妨げられるものである。

この発明の目的は、センスアンプの高速化を図ったスタ
ティック型ＲＡＭなどの半導体記憶装置を提供すること
にある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、電流ミラー型センスアンプの二つの負荷ＭＯ
３ＦＥＴの両方に、そのゲートに駆動制御信号を受ける
リセフ）ＭＯＳＦＥＴをそれぞれ並列形態に設けるもの
である。

〔作　　用〕

上記した手段によれば、非選択状態における差動ＭＯＳ
ＦＥＴ対のドレイン電圧がともに回路の電源電圧のよう
なハイレベルとされ、レベル反転にともなう信号遅延を
防止できるため、センスアンプの増幅動作が高速化され
、ＣＭＯＳスタティック型ＲＡＭなどの半導体記憶装置
の読み出し動作が高速化されるものである。

〔実施例〕

第２図には、この発明が適用されたＣＭＯＳスタティッ
ク型ＲＡＭの一実施例の回路ブロック図が示されている
。同図の各回路素子は、公知のＣＭＯ３集積回路の製造
技術によって、特に制限されないが、単結晶シリコンの
ような１個の半導体基板上において形成される。以下の
図において、チャンネル（バックゲート）部に矢印が付
加されるＭＯＳＦＥＴはＰチャンネル型であって、矢印
の付加されないＮチャンネルＭＯＳ　Ｆ　ＥＴと区別さ
れる。

第２図において、メモリアレイＭ−ＡＲＹは、ｍ＋１本
のワード線ＷＯ〜Ｗｍと、ｎ＋１組の相補データ線ＤＯ
・τ■〜Ｄｎ−Ｉｎｎ及びこれらのワード線と相補デー
タ線の交点に配置される（ｍ＋１）Ｘ　（ｎ＋１）個の
メモリセルＭＣによって構成される。

それぞれのメモリセルＭＣは、第２図に例示的に示され
るように、それぞれのゲートとドレインが互いに交差結
合されるＮチャンネル型ＭＯ３ＦＥＴＱ１及びＱ２をそ
の基本構成とする。特に制限されないが、上記ＭＯ３Ｆ
ＥＴＱＩ及びＱ２のドレインと回路の電源電圧ＶＣＣと
の間には、ポリシリコン（多結晶シリコン）層により形
成される負荷抵抗Ｒ１及びＲ２がそれぞれ設けられる。

また、ＭＯ３ＦＥＴＱＩ及びＱ２のソースは共通接続さ
れ、さらに回路の接地電位に結合される。これにより、
ＭＯ３ＦＥＴＱＩ及びＱ２は、負荷抵抗Ｒ１及びＲ２と
ともにスタティック型ＲＡＭの記憶素子となるフリップ
フロップを構成する。

このフリップフロップの入出力ノードとされるＭＯ３Ｆ
ＥＴＱＩ及びＱ２のドレインは、Ｎチャンネル型の伝送
ゲートＭＯ３ＦＥＴＱ３及びＱ４を介して、対応する相
補データ線ＤＯ・ｉｌにそれぞれ結合される。また、こ
れらの伝送ゲートＭＯ３ＦＥＴＱ３及びＱ４のゲートは
、対応するワード線ＷＯに共通接続される。

この他のメモリセルＭＣも、すべて同様な回路構成とさ
れ、同様に対応する相補データ線及びワード線に結合さ
れることでマトリックス状に配置され、メモリアレイＭ
−ＡＲＹを構成する。すなわち、同一の列に配置される
メモリセルＭＣの入出力ノードは、それぞれ対応する伝
送ゲー１−ＭＯ３Ｆ　Ｅ　Ｔを介して対応する相補デー
タ線ＤＯ・１了〜Ｄｎ・面に結合される。また、同一の
行に配置されるメモリセルＭＣの伝送ゲートＭＯ３ＦＥ
Ｔのゲートは、それぞれ対応するワード線Ｗ０〜Ｗｍに
共通接続される。

各メモリセルＭＣの負荷抵抗Ｒ１は、ＭＯ３ＦＥＴＱ２
がオン状態とされＭＯ３ＦＥＴＱＩがオフ状態とされる
ときすなわちメモリセルＭＣが論理″１”の記憶データ
を保持するときに、ＭＯ３ＦＥＴＱ２のゲート電圧がリ
ーク電流によってしきい値電圧以下とならないようにゲ
ート容量の蓄積電荷を補充しうる程度の高抵抗値とされ
る。同様に、各メモリセルＭＣの負荷抵抗Ｒ２は、ＭＯ
３ＦＥＴＱＩがオン状態とされＭＯ３ＦＥＴＱ２がオフ
状態とされるときすなわちメモリセルＭＣが論理“０”
の記憶データを保持するときに、ＭＯ３ＦＥＴＱＩのゲ
ート電圧がリーク電流によってしきい値電圧以下となら
ないようにゲート容量の蓄積電荷を補充しうる程度の高
抵抗値とされる。

これらの負荷抵抗Ｒ１及びＲ２は、ポリシリコン層の代
わりに、比較的小さなコンダクタンスとされるＰチャン
ネルＭＯ３ＦＥＴを用いるものであってもよい。

メモリアレイＭ−ＡＲＹの相補データ線ＤＯ・■１〜Ｄ
ｎ−Ｄｎと回路の電源電圧Ｖｃｃとの間には、第２図に
例示的に示されるよう・に、Ｎチャンネル型の負荷ＭＯ
ＳＦＥＴ対Ｑ５・Ｑ６〜Ｑ７・Ｑ８ゐ（設けられる。

ワード線ＷＯ〜Ｗｍは、ＸアドレスデコーダＸＤＣＨに
結合される。このＸアドレスデコーダＸ０ＣＲには、Ｘ
アドレスバッファＸＡＤＢから相補内部アドレス信号ａ
ｘＱ〜ａｘｉ　　（ここで、例えば外部アドレス信号Ａ
ＸＯと同相の内部アドレス信号−ａｘＱと逆相の内部ア
ドレス信号子マ］をあわせて相補内部アドレス信号ａｘ
Ｑと表す。以下同じ）が供給される。Ｘア１゛レスデコ
ーダＸＤＣＲは、これらの相補内部アドレス信号ａｘＱ
〜ａｘｉをデコードして、Ｘアドレス信号ＡＸＯ〜ＡＸ
ｉによって指定される一本のワード線をハイレベルの選
択状態とする。ＸアドレスデコーダＸ１）ＣＲは、この
ＣＭＯＳスタティック型ＲＡＭの選択状態において、タ
イミング制御回路ＴＣから供給されるタイミング信号φ
ｃｅによって動作状態とされる。これにより、スタティ
ック型ＲＡＭの非選択状態における消費電力が削減され
る。

ＸアドレスバッファＸＡＤＢは、外部端子ＡＸＯ〜ＡＸ
ｉを介して供給されるＸアドレス信号ＡＸＯ〜ＡＸｉを
取り込み、これをもとに上記相補内部アドレス信号ａｘ
Ｑ〜ａｘｉを形成してＸアドレスデコーダＸＤＣＲに供
給する。

一方、メモリアレイＭ−ＡＲＹの相補データ線ＤＯ・Ｄ
Ｏ−Ｄｎ−Ｄｎは、それぞれカラムスイッチＣ３Ｗの対
応するスイッチＭＯ３ＦＥＴ対Ｑ９・ＱＩＯ〜Ｑｌｌ・
Ｑ１２を介して選択的に相補共通データ線ＣＤ−ＣＤに
接続される。これらのスイッチＭＯ３ＦＥＴ対Ｑ９・Ｑ
ＩＯ〜Ｑｌｌ・Ｑ１２のゲートはそれぞれ共通接続され
、ＹアドレスデコーダＹＤＣＲから対応するデータ線選
択信号ＹＯ〜Ｙｎが供給される。

ＹアドレスデコーダＹＤＣＲは、ＹアドレスバッファＹ
ＡＤＢから供給される相補内部アドレス信号ａｙｅ〜ａ
ｙｊをデコードして、−組の相補データ線を選択し相補
共通データ線ＣＤ−百ｌに接続するためのデータ線選択
信号Ｙ　Ｏ−Ｙ　ｎを形成する。このＹアドレスデコー
ダＹＤＣＲは、ＸアドレスデコーダＸＤＣＲと同様に、
タイミング制御回路ＴＣから供給されるタイミング信号
φＧｅに従って、選択的に動作状態とされる。

相補共通データ線ＣＤ−σ石は、センスアンプＳＡの入
力端子に結合されるとともに、ライトアンプＷＡの出力
端子に結合される。センスアンプＳＡの出力端子は、デ
ータ出カバソファＤＯＢの入力端子に結合され、ライト
アンプＷＡの入力端子は、データ入カバンファＬ）ＩＢ
の出力端子に結合される。

センスアンプＳＡは、後述するように、タイミング制御
回路ＴＣから供給されるタイミング信号φｓａ　（駆動
制御信号）に従って選択的に動作状態とされ、選択され
たメモリセルＭＣから相補共通データ線ＣＤ　−ＣＤを
介して出力される読み出し信号を増幅する。センスアン
プＳＡの出力信号は、データ出力ハッファＤＯＢに供給
される。

センスアンプＳＡの具体的な回路構成とその動作に一ノ
いては、後で詳細に説明する。

データ出カバソファＤＯＢは、ＣＭＯＳスタティック型
ＲＡＭの読み出し動作モードにおいて、タイミング制御
回路ＴＣから供給されるタイミング信号φｏｅに従って
選択的に動作状態とされる。

データ出カバソファＤＯＢは、センスアンプＳＡから出
力されるメモリセルの読み出し信号をさらに増幅し、入
出力端子ＤＩＯを介して外部の装置に送出する。データ
出カバソファＤＯＢの出力は、タイミング信号φｏｅが
ロウレベルとされるＣＭＯＳスタティック型ＲＡＭの非
選択状態及び書き込み動作モードにおいて、ハイインピ
ーダンス状態とされる。

一方、データ人カバソファＤＩＢは、ＣＭＯＳスタティ
ック型ＲＡＭの書き込み動作モードにおいて、入出力端
子０１０を介して外部の装置から供給される書き込みデ
ータを相補書き込み信号とし、ライトアンプＷＡに供給
する。

ライトアンプＷＡは、ＣＭＯＳスタティック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φｗｅに従って選択的に
動作状態とされる。ライトアンプＷＡは、データ人カバ
ソファＤＩＢから供給される相補書き込み信号に従った
書き込み電流を、相補共通データ線ＣＤ−σ百を介して
、選択されたメモリセルＭＣに供給する。ライトアンプ
ＷＡの出力は、タイミング信号φｗｅがロウレベルとさ
れるスタティック型ＲＡＭの非選択状態及び読み出し動
作モードにおいて、ハイインピーダンス状態とされる。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるチップ選択信号Ｃ８，ライトイネ−フル信号Ｗ
Ｅ及び出力イネーブル信号面をもとに、上記各種のタイ
ミング信号を形成し、各回路に供給する。

第１図には、第２図のＣＭＯＳスタティック型ＲＡＭの
センスアンプＳＡの一実施例の回路図が示されている。

同図には、メモリアレイＭ−ＡＲＹのワード線ＷＯ及び
相補データ線ＤＯ−ＤＯの交点に配置されるメモリセル
ＭＣが選択される場合について、例示的に示されている
。

この実施例のセンスアンプＳＡは、基本的には第４図に
示される従来のセンスアンプの回路構成を踏襲しており
、ＭＯ５ＦＥＴＱ２３を除＜ＭＯ３ＦＥＴＱ１３〜Ｑ１
５及びＱ２０〜Ｑ２２とインバータ回路Ｎ１は、第４図
のセンスアンプＳＡのＭＯ３ＦＥＴＱ１６〜Ｑ１Ｂ及び
Ｑ２４〜Ｑ２６とインバータ回路Ｎ２にそれぞれ対応す
る。

第１図において、相補共通データ線ＣＤ−σ１はセンス
アンプＳＡのＮチャンネル型の差動ＭＯ３ＦＥＴＱ１３
　（第１のＭＯＳＦＥＴ）及びＱ１４（第２のＭＯＳＦ
ＥＴ）のゲートにそれぞれ結合される。この相補共通デ
ータ線ＣＤ−ＣＤには、カラムスイッチＣ８Ｗのスイッ
チＭＯ３ＦＥＴ対Ｑ９・ＱＩＯを介して、メモリアレイ
Ｍ−ＡＲＹのメモリセルＭＣが接続される。このメモリ
セルＭＣは、メモリアレイＭ−ＡＲＹのワード線ＷＯ及
び相補データ線ＤＯ・面の交点に配置される。

特に制限されないが、相補共通データ線の非反転信号線
ＣＤ及び反転信号線ＣＤの間には、そのゲートにタイミ
ング信号φｓａ　（駆動側＠信号）を受けるＰチャンネ
ル型のイコライズＭＯ３ＦＥＴＱ１９が設けられる。こ
のイコライズＭＯ３ＦＥＴＱ１９は、タイミング信号φ
Ｓａが論理ロウレベルとされるＣＭＯＳスタティック型
ＲＡＭの非選択状態においてオン状態となり、相補共通
データ線の両信号線を短絡する。これにより、ＣＭＯＳ
スタティック型ＲＡＭの非選択状態において、相補共通
データ線ＣＤ−ＣＤの両信号線のレベルは、電源電圧Ｖ
ｃｃの約１／２のハーフプリチャージレベルとされる。

差動ＭＯ３ＦＥＴＱＩ　３及びＱ１４のドレインと回路
の電源電圧Ｖｃｃとの間には、Ｐチャンネル型の負荷Ｍ
Ｏ３ＦＥＴＱ２１　（第３のＭＯ３ＦＥ′ｒ）及びＱ２
２（第４（７）ＭＯＳＦＥＴ）ｌ）＜それぞれ設けられ
る。これらの負荷ＭＯ３ＦＥＴＱ２１及びＱ２２は、Ｍ
Ｏ３ＦＥＴＱ２２のゲートとドレインが共通接続されさ
らにＭＯ３ＦＥＴＱ２１のゲートに結合されることによ
って電流ミラー形態とされ、能動性負荷として機能する
。また、これらの負荷ＭＯ３ＦＥＴＱ２１及びＱ２２に
は、そのゲートに上記タイミング信号φｓａを受けるＰ
チャンネル型のリセットＭＯ３ＦＥＴＱ２０　　（第５
のＭＯＳＦＥＴ）及びＱ２３（第６のＭＯＳＦＥＴ）が
それぞれ並列形態に設けられる。

一方、差動ＭＯ３ＦＥＴＱ１３・Ｑ１４の共通接続され
たソースと回路の接地電位との間には、そのゲートに上
記タイミング信号φｓａを受けるＮチャンネルＭＯ３Ｆ
ＥＴＱ１５　（第７のＭＯＳＦＥＴ）が設けられる。差
動ＭＯ３ＦＥＴＱ１３のドレイン電圧すなわちノードｎ
ａの電圧は、インバータ回路Ｎ１によって反転され、こ
のセンスアンプＳＡの非反転出力信号ＳＤとして、デー
タ出カバソファＤＯＢに供給される。

第３図には、第１図のセンスアンプＳＡの一実施例の波
形図が示されている。この第３図と上記第１図に従って
、この実施例のＣＭＯＳスタティック型ＲＡＭのセンス
アンプＳＡの増幅動作の概要を説明する。

第３図において、タイミング信号φｓａは、時間Ｔｏに
おいて論理ロウレベルから論理ハイレベルに変化される
。タイミング信号φｓａが論理ロウレベルとされるＣＭ
ＯＳスタティック型ＲＡＭの非選択状態において、セン
スアンプＳＡのＭＯ３ＦＥ′ｒＱ１５はオフ状態となる
。これにより、センスアンプＳＡは非動作状態となる。

また、タイミング信号φｓａが論理ロウレベルとされる
ことで、リセットＭＯＳＦＥＴＱ２０及びＱ２３がとも
にオン状態となる。これにより、センスアンプＳＡの非
動作状態における差動ＭＯ３ＦＥＴＱＩ　３及びＱ１４
のドレイン電圧すなわちノードｎａ及びｎｂのリセット
レベルは、ともにほぼ電源電圧■ＣＣのようなハイレベ
ルに確定される。ノードｎａの電圧が電源電圧Ｖｃｃの
ようなハイレベルとされることで、インバータ回路Ｎｌ
の出力信号すなわちこのセンスアンプＳＡの非反転出力
信号ＳＤは、第３図に点線で示されるように、論理ロウ
レベルとなる。

・　　次に、ＣＭＯＳスタティック型ＲＡＭが選択状態
とされると、相補共通データ線ＣＤ　−ＣＤのレベルが
選択されたメモリセルから出力される読み出し信号に従
って変化される。また、時間Ｔｏにおいてタイミング信
号φＳａが論理ハイレベルとされることで、センスアン
プＳＡのＭＯ３ＦＥＴＱ１５がオン状態となり、リセッ
トＭＯ３ＦＥＴＱ２０及びＱ２３がともにオフ状態とな
る。ＭＯ３ＦＥＴＱ１５がオン状態となることで、差動
ＭＯ３ＦＥＴＱ１３・Ｑ１４のソースに回路の接地電位
が供給される。これにより、センスアンプＳＡは動作状
態とされる。

ここで、メモリアレイＭ−ＡＲＹのメモリセルＭＣから
論理“１”の読み出し信号が出力される場合、相補共通
データ線の非反転信号線ＣＤのレベルが反転信号線ＣＤ
のレベルよりも高くなる。

したがって、差動ＭＯ３ＦＥＴＱＩ　３のコンダクタン
スが大きくされ、差動ＭＯ３ＦＥＴＱＩ　４のコンダク
タンスが逆に小さくされる。これにより、ＭＯ３ＦＥＴ
ＱＩ　４のドレイン電圧すなわちノードｎｂの電圧は、
第３図に示されるように、ＭＯ３ＦＥＴＱ１５がオン状
態となることで少し低下する。ノードｎｂの電圧が少し
しか低下しないことによって、ＭＯ３ＦＥＴＱ２１及び
Ｑ２２は、そのコンダクタンスが小さくされる。ＭＯ３
ＦＥＴＱ２１のコンダクタンスが小さくされ差動ＭＯ３
ＦＥＴＱ１３のコンダクタンスが大きくされることで、
ノードｎａの電圧は急速に低下する。このため、インバ
ータ回路Ｎ１の出力信号すなわちこのセンスアンプＳＡ
の非反転出力信号ＳＤは、比鮫的大きな遅延を受けるこ
となく論理ハイレベルとなる。

一方、メモリアレイＭ−ＡＲＹのメモリセルＭＣから論
理“０”の読み出し信号が出力される場合、相補共通デ
ータ線の反転信号線で石のレベルが非反転信号線ＣＤの
レベルよりも高くなる。したがって、差動ＭＯ３ＦＥＴ
ＱＩ　４のコンダクタンスが大きくされ、差動ＭＯ３Ｆ
ＥＴＱＩ　３のコンダクタンスが逆に小さくされる。こ
れにより、第３図の場合とは逆に、ノードｎｂの電圧が
急速に低下し、このノードｎｂの電圧が低下することに
よってＭＯ３ＦＥＴＱ２１及びＱ２２のコンダクタンス
が大きくされる。このため、ノードｎａの電圧はハイレ
ベルとなり、インバータ回路Ｎ１の出力信号すなわちこ
のセンスアンプＳＡの非反転出力信号ＳＤは、論理ロウ
レベルとなる。

以上のように、この実施例のセンスアンプＳＡの基本構
成は第４図に示される従来のセンスアンプの回路構成と
同じであるが、負荷ＭＯ３ＦＥＴとされるＰチャンネル
ＭＯ３ＦＥＴＱ２１及びＱ２２に、そのゲートにタイミ
ング信号φｓａを受けるリセット用ＭＯ３ＦＥＴＱ２０
及びＱ２３がそれぞれ設けられる。これらのリセットＭ
Ｏ３ＦＥＴは、ＣＭＯＳスタティック型ＲＡＭが非選択
状態とされタイミング信号φｓａが論理ロウレベルとさ
れるとき、ともにオン状態となる。このため、センスア
ンプＳＡの待機状態におりるノードｎａ及びｎｂのリセ
ットレベルはともにほぼ電源電圧Ｖｃｃのハイレベルと
なる。これにより、差動ＭＯ３ＦＥＴＱ２１及びＱ２２
の動作は、選択されたメモリセルから出力される読み出
し信号にかかわらず同様な傾向を示し、レベル反転を必
要としない。したがって、センスアンプＳＡの増幅動作
は高速化され、ＣＭＯＳスタティック型ＲＡＭの読み出
し動作の高速化を図ることができる。

以上の実施例に示されるように、この発明をＣＭ　ＯＳ
スタティック型ＲＡＭなどの半導体記憶装置に適用した
場合、次のような効果が得られる。

すなわち、（１）電流ミラー型センスアンプの二つの負荷ＭＯ３Ｆ
　Ｅ　Ｔの両方に、そのゲートに駆動制御信号を受ける
リセットＭＯ３ＦＥＴをそれぞれ並列形態に設けること
で、ＣＭＯＳスタティック型ＲＡＭの非選択状態におけ
る差動ＭＯ３ＦＥＴのドレイン電圧すなわちリセットレ
ベルを回路の電源電圧のような同じハイレベルにするこ
とができるという効果が得られる。

（２）上記（１）項により、差動ＭＯ３ＦＥＴのドレイ
ン電圧か同じリセットレベルを起点として変化するため
、レベル反転にともなう信号遅延を防止できるという効
果が得られる。

（３）上記（１）項及び（２）項により、センスアンプ
の増幅動作を高速化し、ＣＭＯＳスタティック型ＲＡＭ
などの読み出し動作を高速化できるという効果が得られ
る。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、第１図のセン
スアンプＳＡは、負荷ＭＯ３ＦＥ’ｌ”Ｑ２１及びＱ２
２が対称的に入れ換わって配置されるものであってもよ
いし、同様な二つのセンスアンプが対称的に組み合わさ
れて構成されるものであってもよい。また、相補共通デ
ータ線ＣＤ−ＣＤのイコライズの方法は、特にこの実施
例によって制限を受けるものではない。

第１図の出力インバータ回路Ｎｌは、２人力以上の論理
ゲート回路であってもよいし、クロックドインバータ回
路などであってもよい。さらに、第１図のセンスアンプ
ＳＡは、各ＭＯ３ＦＥＴの導電型を入れ換えて構成して
もよいし、第２図のＣＭＯＳスタティック型ＲＡＭのブ
ロック構成や制御信号の組み合わせ等は、種々の実施形
態を採りうる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＭＯＳスタティッ
ク型ＲＡＭに適用した場合について説明したが、それに
限定されるものではなく、例えば、ダイナミック型ＲＡ
Ｍやその他の半導体記憶装置などにも適用できる。本発
明は、少なくとも電流ミラー型のセンスアンプ又はメイ
ンアンプを有する半導体記憶装置に広く適用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、電流ミラー型センスアンプの二つの負荷
ＭＯ３ＦＥ’ｒの両方に、そのゲートに駆動制御信号を
受けるリセットＭＯ３ＦＥＴをそれぞれ並列形態に設け
ることで、ＣＭＯＳスタティック型ＲＡＭの非選択状態
における差動Ｍ　ＯＳ　ＦＥ　Ｔのドレイン電圧を同じ
リセットレベルとすることができ、レベル反転にともな
う信し遅延を防止し、センスアンプの増幅動作を高連化
してＣＭＯＳスタティック型ＲＡＭなどの読み出し動作
を高速化できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたＣＭＯＳスクティソク
型ＲＡＭのセンスアンプの一実施例を示す回路図、第２図は、第１図のセンスアンプを含むＣＭＯＳスタテ
ィック型ＲＡＭの一実施例を示す回路ブロック図、第３図は、第１図のセンスアンプの動作を説明するため
の波形図、第４図は、従来のＣＭＯＳスタティック型ＲＡＭのセン
スアンプの一例を示す回路図、第５図は、第４図のセン
スアンプの動作を説明するための波形図である。ＳＡ・−・センスアンプ、Ｍ−ＡＲＹ・・・メモリアレ
イ、ＭＣ・・・メモリセル、Ｃ８Ｗ・・・カラムスイッ
チ。Ｑ１〜Ｑ１８・・・ＮチャンネルＭＯ３ＦＥＴ。Ｑ１９〜Ｑ２６・・・ＰチャンネルＭＯ３ＦＥＴ。Ｎ１〜Ｎ２・・・インバータ回路、Ｒ１−Ｒ２・・・抵
抗。ＸＤＣＲ・・・Ｘアドレスデコーダ、ＹＤＣＲ・・・Ｙ
アドレスデコーダ、ＸＡＤＢ・・・Ｘアドレスバッファ
、ＹＡＤＢ・・・Ｙアドレスバッファ、ＤＯＢ・・・デ
ータ出力バッファ、ＷＡ・・・ライトアンプ、ＤＩＢ・
・−データ入カバソファ、ＴＣ・・・タイミング制御回
路。第１図Ｏ８第Ｂ　図一一一÷ｒ第４図ＯＢ第５図

Claims

【特許請求の範囲】１、そのゲートが相補共通データ線の非反転信号線又は
反転信号線にそれぞれ結合され差動形態とされる第１導
電型の第１及び第２のＭＯＳＦＥＴと、上記第１のＭＯ
ＳＦＥＴのドレインと回路の第１の電源電圧との間に設
けられる第２導電型の第３のＭＯＳＦＥＴと、上記第２
のＭＯＳＦＥＴのドレインと回路の第１の電源電圧との
間に設けられそのゲートがそのドレインに結合されさら
に上記第３のＭＯＳＦＥＴのゲートに結合される第２導
電型の第４のＭＯＳＦＥＴと、上記第３及び第４のＭＯ
ＳＦＥＴにそれぞれ並列形態に設けられそのゲートに駆
動制御信号を受ける第２導電型の第５及び第６のＭＯＳ
ＦＥＴと、上記第１及び第２のＭＯＳＦＥＴの共通接続
されたソースと回路の第２の電源電圧との間に設けられ
そのゲートに上記駆動制御信号を受ける第１導電型の第
７のＭＯＳＦＥＴを含む増幅回路を具備することを特徴
とする半導体記憶装置。２、上記半導体記憶装置は、ＣＭＯＳスタティック型Ｒ
ＡＭであることを特徴とする特許請求の範囲第１項記載
の半導体記憶装置。