JPS6271088A - スタテイツク型ｒａｍ - Google Patents
スタテイツク型ｒａｍInfo
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- JPS6271088A JPS6271088A JP60208654A JP20865485A JPS6271088A JP S6271088 A JPS6271088 A JP S6271088A JP 60208654 A JP60208654 A JP 60208654A JP 20865485 A JP20865485 A JP 20865485A JP S6271088 A JPS6271088 A JP S6271088A
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- channel
- signal
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- low level
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、スタティック型ＲＡＭ （ランダム・アク
セス・メモリ）に関するもので５例えば、０ＭＯ５（相
補型ＭＯ５）スタティック型ｉ？ＡＭに利用して有効な
技術に関するものである。
セス・メモリ）に関するもので５例えば、０ＭＯ５（相
補型ＭＯ５）スタティック型ｉ？ＡＭに利用して有効な
技術に関するものである。
スタティック型ＲＡ Ｍのような半導体記憶装置は、ｉ
ビット、４ビツトないし８ビツトのような比較的少ζい
ビット単位でそのアクセスが行われる。したがって−１
半導体技術の進展に伴うＲ、Ａ Ｍの大記憶容量化に伴
い、その初期設定やクリア動作のための書き込みに膨大
なメモリサイクル数を費やすこととなＳ。
ビット、４ビツトないし８ビツトのような比較的少ζい
ビット単位でそのアクセスが行われる。したがって−１
半導体技術の進展に伴うＲ、Ａ Ｍの大記憶容量化に伴
い、その初期設定やクリア動作のための書き込みに膨大
なメモリサイクル数を費やすこととなＳ。
そこで、本発明者は、メモリセルを構成する各ブノップ
フロップ回路の一対の入出力ノードに、回路の接地電位
と電源電圧を供給する一対のりセフ）・用ＭＯ５ＦＥＴ
を設けたスタティック型ＲＡＭについて検討したが、上
記リセット用Ｍ ＯＳ ＦＥＴは、各メモリセル毎に接
続されるため、素子数が増大して大記憶容量化を妨げる
原因となる。
フロップ回路の一対の入出力ノードに、回路の接地電位
と電源電圧を供給する一対のりセフ）・用ＭＯ５ＦＥＴ
を設けたスタティック型ＲＡＭについて検討したが、上
記リセット用Ｍ ＯＳ ＦＥＴは、各メモリセル毎に接
続されるため、素子数が増大して大記憶容量化を妨げる
原因となる。
なお、ＲＡＭの初期設定に関しては、例えば特開昭５９
−１２４０９４号公報に示された技術がある。
−１２４０９４号公報に示された技術がある。
〔発明の目的〕
この発明の目的は、簡単な回路構、戎によりメモリセル
にリセ：・ト動作を行わせる機能を付加したスタティッ
ク型ＲＡＭを提供することにある。
にリセ：・ト動作を行わせる機能を付加したスタティッ
ク型ＲＡＭを提供することにある。
この発明の前記ならびにその他の目的と新規、よ特徴は
、この明９１ＩＩＷＦの記述および添付図面から明らか
になるであろう。
、この明９１ＩＩＷＦの記述および添付図面から明らか
になるであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通ζである。
を簡単に説明すれば、下記の通ζである。
すなわち、ゲートとドレインが交差接続された一対の情
報保持用ＭＯＳ Ｆ ＥＴを含むメモリセル毎一方のＭ
ＯＳＦＥＴのソースを、リセフ・ト信号に従ってハイレ
ベルとロウレベルに切り換えられる信号線に接続するも
のである。
報保持用ＭＯＳ Ｆ ＥＴを含むメモリセル毎一方のＭ
ＯＳＦＥＴのソースを、リセフ・ト信号に従ってハイレ
ベルとロウレベルに切り換えられる信号線に接続するも
のである。
第１図には、この発明の一実施例の回路図が示されてい
る。同図の各回路素子は、公知のＣＭＯＳ５Ｓ回路の製
造技術によって、１個の単結晶シリコンのような半導体
基板上において形成される。
る。同図の各回路素子は、公知のＣＭＯＳ５Ｓ回路の製
造技術によって、１個の単結晶シリコンのような半導体
基板上において形成される。
同図において、チャネル（バックゲート）部に矢印が付
加されたＭ ＯＳ Ｆ Ｅ ＴはＰチャンネル型であっ
て、上記矢印の付加されないＮチ青ンネルＭＯ５ＦＥＴ
と区別される。
加されたＭ ＯＳ Ｆ Ｅ ＴはＰチャンネル型であっ
て、上記矢印の付加されないＮチ青ンネルＭＯ５ＦＥＴ
と区別される。
特に制限されないが、集積回路は、単結晶Ｎ型シリコン
からなる半導体基板に形成される。ＰチャンネルＭＯ５
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域ごドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔは５、上
記半導体基板表面に形成されたＰ型ウェル領域に形成さ
れる。
からなる半導体基板に形成される。ＰチャンネルＭＯ５
ＦＥＴは、かかる半導体基板表面に形成されたソース領
域、ドレイン領域及びソース領域ごドレイン領域との間
の半導体基板表面に薄い厚さのゲート絶縁膜を介して形
成されたポリシリコンからなるようなゲート電極から構
成される。ＮチャンネルＭ ＯＳ Ｆ Ｅ Ｔは５、上
記半導体基板表面に形成されたＰ型ウェル領域に形成さ
れる。
これによって、半導体基板は、その上に形成された複数
のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、七Ｃ）上に形成されたＮチャ
ンネルＭＯＳ Ｆ ＥＴの基体ケー１を構成する。なお
、メモリセルを構成するＭＯＳＦＥＴをウェル領域に形
成する構成は、α線等によって引き起こされる記憶情報
の誤った反転を防止する上で効果的である。
のＰチャンネルＭＯ３ＦＥＴの共通の基板ゲートを構成
する。Ｐ型ウェル領域は、七Ｃ）上に形成されたＮチャ
ンネルＭＯＳ Ｆ ＥＴの基体ケー１を構成する。なお
、メモリセルを構成するＭＯＳＦＥＴをウェル領域に形
成する構成は、α線等によって引き起こされる記憶情報
の誤った反転を防止する上で効果的である。
メモリアレイＭ−ＡＲＹは、代表として例示的に示され
ているマトリックス配置された複数のメモリセルＭＣ、
ワード線ＷＣないしＷ ｒ、及び相補データ線ＤＯ，Ｄ
ＯないしＤｌ、ＤＩから構成されている。
ているマトリックス配置された複数のメモリセルＭＣ、
ワード線ＷＣないしＷ ｒ、及び相補データ線ＤＯ，Ｄ
ＯないしＤｌ、ＤＩから構成されている。
メモリセルＭ Ｃのそれぞれは、互いに同じ構成にされ
、その１・りの具体的回路が代表として示されているよ
うに、ＮチャンネルＭＯ５ＦＥＴＱＩとＰチャンネルＭ
Ｏ３ＦＥＴＱ５及びＮチャンネルＭＯ５ＦＥＴＱ２とＰ
チャンネル八ｌ０５ＦＥＴＱ６からなる一対のＣＭＯＳ
インバータ回路の入力と出力とが互いに交差結線されて
構成されたフリップフロップ回路台んでいる。上記フリ
２・プフロップ回路の一対の入出力ノードｂ、ａと相補
データ線Ｄｏ、ＤＯとの間にＮチャンネル型の伝送ゲー
トＭＯ３ＦＥＴＱ３．Ｑ４が設けられる。同じ行に配置
されたメモリセルの伝送ゲー）ＭＯ３ＦＥＴＱ３．Ｑ４
等のゲートは、それぞれ例示的に示された対応するワー
ド線ＷＯ〜Ｗ ｎ ｈＪに共通に接続され、同じ列に配
置されたノ°そりセルの入出力端子は、それぞれ例示的
に示された丸窓する一対の相補データ線（ビット線又は
ディジット９１同図において、各相補データ線ＤＯ，Ｄ
Ｏ及びＤｉ、ＤＩと電源電圧Ｖｃｃとの間には、特に制
限されないが、そのゲー トに定常的に電源電圧Ｖｃｃ
が供給されることによって抵抗素子として作用するＮチ
ャンネル型の負荷ム４０ Ｓ Ｆ ＥＴ Ｑ ７〜Ｑ１
０が設けられる。
、その１・りの具体的回路が代表として示されているよ
うに、ＮチャンネルＭＯ５ＦＥＴＱＩとＰチャンネルＭ
Ｏ３ＦＥＴＱ５及びＮチャンネルＭＯ５ＦＥＴＱ２とＰ
チャンネル八ｌ０５ＦＥＴＱ６からなる一対のＣＭＯＳ
インバータ回路の入力と出力とが互いに交差結線されて
構成されたフリップフロップ回路台んでいる。上記フリ
２・プフロップ回路の一対の入出力ノードｂ、ａと相補
データ線Ｄｏ、ＤＯとの間にＮチャンネル型の伝送ゲー
トＭＯ３ＦＥＴＱ３．Ｑ４が設けられる。同じ行に配置
されたメモリセルの伝送ゲー）ＭＯ３ＦＥＴＱ３．Ｑ４
等のゲートは、それぞれ例示的に示された対応するワー
ド線ＷＯ〜Ｗ ｎ ｈＪに共通に接続され、同じ列に配
置されたノ°そりセルの入出力端子は、それぞれ例示的
に示された丸窓する一対の相補データ線（ビット線又は
ディジット９１同図において、各相補データ線ＤＯ，Ｄ
Ｏ及びＤｉ、ＤＩと電源電圧Ｖｃｃとの間には、特に制
限されないが、そのゲー トに定常的に電源電圧Ｖｃｃ
が供給されることによって抵抗素子として作用するＮチ
ャンネル型の負荷ム４０ Ｓ Ｆ ＥＴ Ｑ ７〜Ｑ１
０が設けられる。
同図において、ワード線ＷＯは、Ｘアドレスデコータ゛
ＸＤＣＲを構成するル位回路であるノア（ＮＯＲ）ゲー
ト管路Ｇ１で形成された出力信号によって選択される。
ＸＤＣＲを構成するル位回路であるノア（ＮＯＲ）ゲー
ト管路Ｇ１で形成された出力信号によって選択される。
このことは、他のワード線Ｗｎについても同様である。
上記ＸアドレスデコーダＸＤＣＲは、相互において類似
のノアゲート回路Ｇｌ、０２等により構成される。これ
らのノアゲート回路Ｇｌ、０２等の入力端子には、複数
ビットからなる外部アドレス信号ＡＸ （図示しない適
当な回路装置力・ら出力されたアドレス信号）を受ける
ＸアドレスバッフフＸＡＤＢによって形成された内部相
補アドレス信号力′所定の組合せをもって印加される。
のノアゲート回路Ｇｌ、０２等により構成される。これ
らのノアゲート回路Ｇｌ、０２等の入力端子には、複数
ビットからなる外部アドレス信号ＡＸ （図示しない適
当な回路装置力・ら出力されたアドレス信号）を受ける
ＸアドレスバッフフＸＡＤＢによって形成された内部相
補アドレス信号力′所定の組合せをもって印加される。
上記メモリアレイにおける一対の相補データ線ＤＯ，Ｄ
Ｏ及びＤｉ、ＤＩは、それぞれデータ線選択のためのＮ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ１２．Ｑ１３
及びＱ１４．０．１５から構成されたカラムスイッチ回
路を介してコモン相補データ線ＣＤ、ＣＤに接続される
。このコモン相補データ線ＣＤ、ＣＤには、読み出し回
路ＲＡの入力端子と、書込み回路ＷＡの出力端子が接続
される。上記読み出し回路ＲＡば、データ出力端子ＤＯ
ｕｔに読み出し信号を送出し、書込み回路ＷＡの入力端
子は、データ入力端子Ｄｉｎから供給される書込みデー
タ信号を受ける。
Ｏ及びＤｉ、ＤＩは、それぞれデータ線選択のためのＮ
チャンネル型の伝送ゲートＭＯ３ＦＥＴＱ１２．Ｑ１３
及びＱ１４．０．１５から構成されたカラムスイッチ回
路を介してコモン相補データ線ＣＤ、ＣＤに接続される
。このコモン相補データ線ＣＤ、ＣＤには、読み出し回
路ＲＡの入力端子と、書込み回路ＷＡの出力端子が接続
される。上記読み出し回路ＲＡば、データ出力端子ＤＯ
ｕｔに読み出し信号を送出し、書込み回路ＷＡの入力端
子は、データ入力端子Ｄｉｎから供給される書込みデー
タ信号を受ける。
読み出し回路ＲＡは、センスアンプを含んでおり高感度
のセンス動作を行う、上記読み出し回路ＲＡは、タイミ
ング制御回路ＴＣから供給される代表的な制御信号φｒ
によってその動作が制御される。読み出し回路ＲＡは、
それが動作状態にされているときにコモン相補データ線
ＣＤ及びＣＤに供給されるデータ信号を差動増幅し、増
幅したデータ信号をデータ出力端子Ｄｏｕｔに出力する
。
のセンス動作を行う、上記読み出し回路ＲＡは、タイミ
ング制御回路ＴＣから供給される代表的な制御信号φｒ
によってその動作が制御される。読み出し回路ＲＡは、
それが動作状態にされているときにコモン相補データ線
ＣＤ及びＣＤに供給されるデータ信号を差動増幅し、増
幅したデータ信号をデータ出力端子Ｄｏｕｔに出力する
。
読み出し回路ＲＡは、それが非動作状態にされていると
きに、その出力端子を高インピーダンス状態もしくはフ
ローティング状態にする。
きに、その出力端子を高インピーダンス状態もしくはフ
ローティング状態にする。
書き込み回路ＷＡは、代表的な制御信号φＷによってそ
の動作が制御され、動作状態にされているときにデータ
入力端子Ｄｉｎに供給されている入力データと対応す乙
相補データ信号をコモン相補データ線ＣＤ、ＣＤに出力
する。書き込み回路ＷＡは、それが非動作状態にされて
いるときにその一対の出力端子を高インピーダンス状態
もしくはフローティング状態にする。
の動作が制御され、動作状態にされているときにデータ
入力端子Ｄｉｎに供給されている入力データと対応す乙
相補データ信号をコモン相補データ線ＣＤ、ＣＤに出力
する。書き込み回路ＷＡは、それが非動作状態にされて
いるときにその一対の出力端子を高インピーダンス状態
もしくはフローティング状態にする。
上記カラムスイッチ回路を構成するＭＯ３ＦＥＴＱ１２
．Ｑ１０及びＱ１４．Ｑ１５のゲートには、それぞれＹ
アドレスデコーダＹＤＣＲＣよって形成される選択信号
’ｒ−（ＬＹＩが供給される。
．Ｑ１０及びＱ１４．Ｑ１５のゲートには、それぞれＹ
アドレスデコーダＹＤＣＲＣよって形成される選択信号
’ｒ−（ＬＹＩが供給される。
このＹアドレスデコーダＹＤ ＣＲは、相互において類
似の構成とされたノアゲート回路Ｇ３．Ｇ４等により構
成される。これらのノアゲー［回路Ｇ３．０４等には、
複数ビットからなる外部アドレス信号ＡＹ（図示しない
適当な回路装置から出力されたアドレス信号）を受ける
ＹアドレスバッファＹＡＤＢによって形成された内部相
補アドレス信号が所定の組合せをもって印加される。
似の構成とされたノアゲート回路Ｇ３．Ｇ４等により構
成される。これらのノアゲー［回路Ｇ３．０４等には、
複数ビットからなる外部アドレス信号ＡＹ（図示しない
適当な回路装置から出力されたアドレス信号）を受ける
ＹアドレスバッファＹＡＤＢによって形成された内部相
補アドレス信号が所定の組合せをもって印加される。
タイミング制御回路ＴＣは、外部端子Ｗ’Ｅ、Ｃ百から
の制御信号を受けて、上記内部制御タイミング信号φｒ
、φＷ及び後述するリセット信号Ｒ等を形成する。
の制御信号を受けて、上記内部制御タイミング信号φｒ
、φＷ及び後述するリセット信号Ｒ等を形成する。
この実施例では、メモリセルのリセット（クリア）動作
を高速に行うため、上記メモリセルは、次の構成とされ
る。上記フリップフロップ回路を構成する一方のＣＭＯ
Ｓインバータ回路のＮチャンネルＭＱＳＦＥＴＱ２は、
そのソースが回路の接地電位点に接続されるのではなく
、リセット信号Ｒを受けるＣＭＯＳインバータ回路Ｎ２
の出力信号が供給される第１の信号線ＬＩＯに接続され
る。同じ行に配置された他のメモリセルの対応するＭＯ
ＳＦＥＴのソースは、上記第１の信号線Ｌ１０に共通に
接続される。また、他方のＣＭＯＳインバータ回路を構
成するＰチャンネルＭＯ５ＦＥＴＱ５は、そのソースが
電源電圧Ｖｃｃに接続されるのではなく、リセット信号
Ｒを受けるＣＭＯＳインバータ回路Ｎｌの出力信号が供
給される第２の信号線Ｌ２０に接続される。同じ行に配
置された池のメモリセルの対応するＭ ０３Ｆ Ｅ Ｔ
のソースは、上記第２の信号線Ｌ２０に共通に接続され
る。特に制限されないが、上記信号ａｔＬ１０及びＬ２
０は、ワード線ＷＯと平行して延長され、例えば、回路
の接地線や電源電圧線と同じ第２層目のアルミニニウム
配線により形成される。なお、上記ワード線Ｗ Ｏ；；
ｚ、第２層目のアルミニュウム配線が利用される。
を高速に行うため、上記メモリセルは、次の構成とされ
る。上記フリップフロップ回路を構成する一方のＣＭＯ
Ｓインバータ回路のＮチャンネルＭＱＳＦＥＴＱ２は、
そのソースが回路の接地電位点に接続されるのではなく
、リセット信号Ｒを受けるＣＭＯＳインバータ回路Ｎ２
の出力信号が供給される第１の信号線ＬＩＯに接続され
る。同じ行に配置された他のメモリセルの対応するＭＯ
ＳＦＥＴのソースは、上記第１の信号線Ｌ１０に共通に
接続される。また、他方のＣＭＯＳインバータ回路を構
成するＰチャンネルＭＯ５ＦＥＴＱ５は、そのソースが
電源電圧Ｖｃｃに接続されるのではなく、リセット信号
Ｒを受けるＣＭＯＳインバータ回路Ｎｌの出力信号が供
給される第２の信号線Ｌ２０に接続される。同じ行に配
置された池のメモリセルの対応するＭ ０３Ｆ Ｅ Ｔ
のソースは、上記第２の信号線Ｌ２０に共通に接続され
る。特に制限されないが、上記信号ａｔＬ１０及びＬ２
０は、ワード線ＷＯと平行して延長され、例えば、回路
の接地線や電源電圧線と同じ第２層目のアルミニニウム
配線により形成される。なお、上記ワード線Ｗ Ｏ；；
ｚ、第２層目のアルミニュウム配線が利用される。
このことは、他の行のメモリセルにおいても同様であり
、ｎ行目のメモリセルには、ＣＭＯＳインバータ回路Ｎ
４とＮ３の出力信号がそれぞれ供給される第１の信号線
Ｌｌｎと第２の信号線Ｌ２ｎに、上記一方のＮチャンネ
ルＭ ＯＳ Ｆ Ｅ Ｔのソースと他方のＰチャンネル
ＭＯ５ＦＥＴのソースとがそれぞれ共通に接続される。
、ｎ行目のメモリセルには、ＣＭＯＳインバータ回路Ｎ
４とＮ３の出力信号がそれぞれ供給される第１の信号線
Ｌｌｎと第２の信号線Ｌ２ｎに、上記一方のＮチャンネ
ルＭ ＯＳ Ｆ Ｅ Ｔのソースと他方のＰチャンネル
ＭＯ５ＦＥＴのソースとがそれぞれ共通に接続される。
上記インバータ回路Ｎ１とＮ３の入力端子には、上記タ
イミング制御回路ＴＣにより形成されたリセット信号Ｒ
が供給され、インバー多回路Ｎ２とＮ４の入力端子には
、ＣＭＯＳインバータ回路Ｎ５によって反転されたリセ
・ノド信号Ｒが供給される。
イミング制御回路ＴＣにより形成されたリセット信号Ｒ
が供給され、インバー多回路Ｎ２とＮ４の入力端子には
、ＣＭＯＳインバータ回路Ｎ５によって反転されたリセ
・ノド信号Ｒが供給される。
タイミング割筒回路ＴＣは、例えば、ｊＦ！２図のタイ
ミング図に示すように、チップ選択信号Ｃ３がハイレベ
ルとされるチップ非選択状Ｒ（メモリ保持状態ンにおい
て、通常の動作モードでは有り得ｌい組み合わせである
ところのライトイネーブル信号ＷＥがロウレベルにされ
ると、これに応答して上記リセット信号Ｒをハイレベル
にする。これに応じて反転のリセット信号Ｒはロウレベ
ルにされる。
ミング図に示すように、チップ選択信号Ｃ３がハイレベ
ルとされるチップ非選択状Ｒ（メモリ保持状態ンにおい
て、通常の動作モードでは有り得ｌい組み合わせである
ところのライトイネーブル信号ＷＥがロウレベルにされ
ると、これに応答して上記リセット信号Ｒをハイレベル
にする。これに応じて反転のリセット信号Ｒはロウレベ
ルにされる。
したがって、上記リセット信号Ｒ及びＲをそれぞれ受け
るインバータ回路Ｎ２．Ｎ４及びＮｌ。
るインバータ回路Ｎ２．Ｎ４及びＮｌ。
Ｎ ３の出力信号が供給されるメモリアレイＭ−ＡＲ，
Ｙの各行における第１の信号線Ｌ１０”Ｌｌｎは電源電
圧ＶＣＣのようなハイレベルに、第２の信号線Ｌ２０〜
Ｌ２ｎは回路の接地電位のようなロウレベルにされる。
Ｙの各行における第１の信号線Ｌ１０”Ｌｌｎは電源電
圧ＶＣＣのようなハイレベルに、第２の信号線Ｌ２０〜
Ｌ２ｎは回路の接地電位のようなロウレベルにされる。
例えば、具体的回路が例示的に示されている上記メモリ
セルにおいて、一方の入出力ノード１にロウレベルが保
持され、ｉｌｌ方の入出力ノードｂにハイレベルが保持
されていた場合、ＮチャンネルＭＯ５ＦＥＴＱ２とＰチ
ャンネルＭＯ３ＦＥＴＱ５はオン状態に、Ｎチャンネル
ＭＯ５ＦＥＴＱＩとＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ６はオフ状態となっている。この状態において、
上記信号線ＬＩＯがハイレベルにされると、オン状態に
されたＮチャンネルＭＯ３ＦＥＴＱ２を介してノードａ
にハイレベルが伝えられる。また、上記信号線Ｌ２０が
ロウレベルにされると、オン状態にされたＰチャンネル
ＭＯ！：ＦＥＴＱ５を介してノードｂにロウレベルが伝
えられる。これにより、ノードａはロウレベルからハイ
レベルに、ノードｂは、ハイレベルからロウレベルにそ
れぞれ切り換えられ、上記ノードａのハイレベルによ３
ｔ、ＮチャンネルＭＯ３ＦＥＴＱＩはオフ状態からオン
状態に切り換えられ、Ｐチャンネルλ（ＯＳＦＥＴＱ５
はオン状態からオフ状態に切り換えられる。同様に、ノ
ードＬのロウレベルにより、ＰチャンネルＭＯ３ＦＥＴ
Ｑ６がオフ状態からオフ状態に切り換えられ、Ｎチャン
ネルＭＯ３ＦＥＴＱ２がオン状態からオフ状態に切り換
えられる。この後、リセット信号Ｒがロウレベル（反転
のリセット信号Ｒがハイレベル）にされると、第１の信
号線ＬＩＯには回路の接地電位のようなロウレベルが供
給され、第２の信号線には電源電圧ＶＣＣのようなハイ
レベルが供給される。これにより、上記ＮチャンネルＭ
Ｏ３Ｆ ＥＴＱ ２のソースに回路の接地電位が与えら
れ、ＰチャンネルＭＯ３ＦＥＴＱ５のソースに電源電圧
１ｒｃｃが与えらるため、通常のフリップフロップ回路
としての動作を行うものとなる。
セルにおいて、一方の入出力ノード１にロウレベルが保
持され、ｉｌｌ方の入出力ノードｂにハイレベルが保持
されていた場合、ＮチャンネルＭＯ５ＦＥＴＱ２とＰチ
ャンネルＭＯ３ＦＥＴＱ５はオン状態に、Ｎチャンネル
ＭＯ５ＦＥＴＱＩとＰチャンネルＭ ＯＳ Ｆ Ｅ Ｔ
Ｑ ６はオフ状態となっている。この状態において、
上記信号線ＬＩＯがハイレベルにされると、オン状態に
されたＮチャンネルＭＯ３ＦＥＴＱ２を介してノードａ
にハイレベルが伝えられる。また、上記信号線Ｌ２０が
ロウレベルにされると、オン状態にされたＰチャンネル
ＭＯ！：ＦＥＴＱ５を介してノードｂにロウレベルが伝
えられる。これにより、ノードａはロウレベルからハイ
レベルに、ノードｂは、ハイレベルからロウレベルにそ
れぞれ切り換えられ、上記ノードａのハイレベルによ３
ｔ、ＮチャンネルＭＯ３ＦＥＴＱＩはオフ状態からオン
状態に切り換えられ、Ｐチャンネルλ（ＯＳＦＥＴＱ５
はオン状態からオフ状態に切り換えられる。同様に、ノ
ードＬのロウレベルにより、ＰチャンネルＭＯ３ＦＥＴ
Ｑ６がオフ状態からオフ状態に切り換えられ、Ｎチャン
ネルＭＯ３ＦＥＴＱ２がオン状態からオフ状態に切り換
えられる。この後、リセット信号Ｒがロウレベル（反転
のリセット信号Ｒがハイレベル）にされると、第１の信
号線ＬＩＯには回路の接地電位のようなロウレベルが供
給され、第２の信号線には電源電圧ＶＣＣのようなハイ
レベルが供給される。これにより、上記ＮチャンネルＭ
Ｏ３Ｆ ＥＴＱ ２のソースに回路の接地電位が与えら
れ、ＰチャンネルＭＯ３ＦＥＴＱ５のソースに電源電圧
１ｒｃｃが与えらるため、通常のフリップフロップ回路
としての動作を行うものとなる。
なお、リセット前にノードａがハイレベル、ノードｂが
ロウレベルなら、ＮチャンネルＭＯ３ＦＥＴＱ２とＰチ
ャンネルＭＯ３ＦＥＴＱ５は共にオフ状態であるため、
上記信号線ＬＩＯ及びＬ２０に無関係に上記リセット状
態の同じ情報を保持するものとなる。
ロウレベルなら、ＮチャンネルＭＯ３ＦＥＴＱ２とＰチ
ャンネルＭＯ３ＦＥＴＱ５は共にオフ状態であるため、
上記信号線ＬＩＯ及びＬ２０に無関係に上記リセット状
態の同じ情報を保持するものとなる。
なお、７１５７７７０７７回路を構成するＰチャンネル
ＭＯ５ＦＥＴＱ５．Ｑ６等のコンダクタンスが小さく設
定されている場合、第２の信号線Ｌ２０〜Ｌ２ｎ及びイ
ンバータ回路Ｎ、Ｎ３等を省略するものとしてもよい。
ＭＯ５ＦＥＴＱ５．Ｑ６等のコンダクタンスが小さく設
定されている場合、第２の信号線Ｌ２０〜Ｌ２ｎ及びイ
ンバータ回路Ｎ、Ｎ３等を省略するものとしてもよい。
この場合、リセット動作において、例えばノードａにロ
ウレベルが保持されていると、ノードｂのハづレベルに
よってメン状態されたＭ ＯＳ Ｆ Ｅ Ｔ ０．２を
介して信号線ＬＩＯのハイレベルがノードａに伝えられ
る０、二のノードａのハイレベルによってＭＣ３ＦＥＴ
Ｑ１がオン状態にされ、ノードｂをロウレベルに引き抜
き、ＭＯＳ Ｆ ＥＴＱ ２をオフ状態にさせる。
ウレベルが保持されていると、ノードｂのハづレベルに
よってメン状態されたＭ ＯＳ Ｆ Ｅ Ｔ ０．２を
介して信号線ＬＩＯのハイレベルがノードａに伝えられ
る０、二のノードａのハイレベルによってＭＣ３ＦＥＴ
Ｑ１がオン状態にされ、ノードｂをロウレベルに引き抜
き、ＭＯＳ Ｆ ＥＴＱ ２をオフ状態にさせる。
Ｌ７たがって、上記ノードａがハイレベルにされてから
ＭＯＳ Ｆ ＥＴＱ １がオン状態にされてノード［を
ロウレベルに引き抜くための遅延時間が存在するが故に
、上記ノードａには確実にハイレベルのリセット機能が
伝えられる。また、ＭＯＳＦＥＴＱｌのオン状態によっ
てノードｂがロウレベルにされると、ＰチャンネルＭＯ
３ＦＥＴ（１６がオンＪ／’−ｈにされ、上記ノードａ
のハイレベルを維持させるものとなる。このようにして
、信号線Ｌ１０のみによってもメモリセルのリセ２・ト
動作を行わせることか可能である。
ＭＯＳ Ｆ ＥＴＱ １がオン状態にされてノード［を
ロウレベルに引き抜くための遅延時間が存在するが故に
、上記ノードａには確実にハイレベルのリセット機能が
伝えられる。また、ＭＯＳＦＥＴＱｌのオン状態によっ
てノードｂがロウレベルにされると、ＰチャンネルＭＯ
３ＦＥＴ（１６がオンＪ／’−ｈにされ、上記ノードａ
のハイレベルを維持させるものとなる。このようにして
、信号線Ｌ１０のみによってもメモリセルのリセ２・ト
動作を行わせることか可能である。
（１）ゲートとドレインが交差接続された一対の記憶用
ＭＯ３ＦＥＴを含むメモリセルにおける上記一方の記憶
用ＭＯ３ＦＥＴのソースに、リセット動作の時にハイレ
ベルを供給することにより、リセット動作を行わセると
こができ、通常動作においてロウレベルを供給すること
により、メモリ保持動作を行わせることができる。これ
により、メモリセルの素子数を増加させることなく、簡
単な回路の付加により、リセット機能及び情報保持機能
を持つスタティックｆｉＲＡＭを実現できるという効果
が得られる。
ＭＯ３ＦＥＴを含むメモリセルにおける上記一方の記憶
用ＭＯ３ＦＥＴのソースに、リセット動作の時にハイレ
ベルを供給することにより、リセット動作を行わセると
こができ、通常動作においてロウレベルを供給すること
により、メモリ保持動作を行わせることができる。これ
により、メモリセルの素子数を増加させることなく、簡
単な回路の付加により、リセット機能及び情報保持機能
を持つスタティックｆｉＲＡＭを実現できるという効果
が得られる。
（２）上記メモリセルにおける記憶用ＭＯ５ＦＥＴのソ
ースを、電源線や回路の接地線と而じ層の配線により構
成され、ワード線と平行に延長された信号線に共通に接
続することによって、メモリセル上の空きスペースを利
用して６．リセット用の信号線を配置できる。これによ
り、実質的に集積度を犠牲にすることなく、上記リセッ
ト機能を付加することができるという効果が得られる。
ースを、電源線や回路の接地線と而じ層の配線により構
成され、ワード線と平行に延長された信号線に共通に接
続することによって、メモリセル上の空きスペースを利
用して６．リセット用の信号線を配置できる。これによ
り、実質的に集積度を犠牲にすることなく、上記リセッ
ト機能を付加することができるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におむ
゛て、信号線を複数の行に刻して共通に設けるもの、或
いはメモリアレイＭ −Ａ ＲＹの構成によっては、列
方向のメモリセルに対して上記リセット用の信号線を配
置するものとしてもよい、また、メモリセルにおいて、
ＰチャンネルＭＯ３ＦＥＴＱ５．Ｑ６に代え、高抵抗ポ
リシリコン層を用いるものであってもよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、第１図におむ
゛て、信号線を複数の行に刻して共通に設けるもの、或
いはメモリアレイＭ −Ａ ＲＹの構成によっては、列
方向のメモリセルに対して上記リセット用の信号線を配
置するものとしてもよい、また、メモリセルにおいて、
ＰチャンネルＭＯ３ＦＥＴＱ５．Ｑ６に代え、高抵抗ポ
リシリコン層を用いるものであってもよい。
ＭＣ５ＦＥＴＱ、Ｑ２及び高抵抗ポリシリコンは、一種
のフリップフロップ回路を構成し２ているが、情報保持
状態における動作力は、ｔｅｉｉｉｌの意味でのフリッ
プフロップ回路のそれと随分異なる。
のフリップフロップ回路を構成し２ているが、情報保持
状態における動作力は、ｔｅｉｉｉｌの意味でのフリッ
プフロップ回路のそれと随分異なる。
すなわち、上記メモリセルにおいて、ぞれを低消費電力
にさせるため、ＭＣ３ＦＥＴＱ２のドレインに設けられ
る高抵抗ポリシリコンは、ＭＣ５ＦＥＴＱ１がオフ状態
にされているときのＭＣ５ＦＥＴＱ２のゲート電圧をそ
のしきい値電圧よりも若干高い電圧に維持させることが
できる程度の著しく高い抵抗値にされる。同様にＭＯＳ
ＦＥＴＱｌのドレインに設けられる高抵抗ポリシリコン
も高抵抗値にされる。言い換えると、上記高抵抗ポリシ
リコンは、ＭＣ５ＦＥＴＱＩＳＱ２のドレインリーク電
流を補償できる程度の高抵抗にされる。
にさせるため、ＭＣ３ＦＥＴＱ２のドレインに設けられ
る高抵抗ポリシリコンは、ＭＣ５ＦＥＴＱ１がオフ状態
にされているときのＭＣ５ＦＥＴＱ２のゲート電圧をそ
のしきい値電圧よりも若干高い電圧に維持させることが
できる程度の著しく高い抵抗値にされる。同様にＭＯＳ
ＦＥＴＱｌのドレインに設けられる高抵抗ポリシリコン
も高抵抗値にされる。言い換えると、上記高抵抗ポリシ
リコンは、ＭＣ５ＦＥＴＱＩＳＱ２のドレインリーク電
流を補償できる程度の高抵抗にされる。
この構成に従うと、ＲＡＭが０ＭＯ３−ＩＣ技術によっ
て製造されるにもかかわらず、上記のようにメモリセル
はＮチャンネルＭＯＳ Ｆ ＥＴとポリシリコン抵抗素
子とからＪＲ成される。このようなメモリセル及びメモ
リアレイは、上記ポリシリコ〉′抵抗素子に代えてＰチ
ャンネルＭＯ３ＦＥＴを用いる場合に比べ、その大きさ
を小さくできる。
て製造されるにもかかわらず、上記のようにメモリセル
はＮチャンネルＭＯＳ Ｆ ＥＴとポリシリコン抵抗素
子とからＪＲ成される。このようなメモリセル及びメモ
リアレイは、上記ポリシリコ〉′抵抗素子に代えてＰチ
ャンネルＭＯ３ＦＥＴを用いる場合に比べ、その大きさ
を小さくできる。
すなわち、ポリシリコン抵抗を用いた場合、駆動ＭＯＳ
Ｆ ＥＴＱ １又はＱ２のゲート電極と一体的に形成
できるとともに、そ：ｒＬ自体のサイズを小型化できる
。そして、Ｐチ中ソネルＭＯＳＦＥＴを用いたときのよ
うに、駆動ＭＯ３ＦＥＴＱＩ、Ｑ２から比較的大きな距
離を持って離さなければならないことがないので無駄な
空白部分が住じない。
Ｆ ＥＴＱ １又はＱ２のゲート電極と一体的に形成
できるとともに、そ：ｒＬ自体のサイズを小型化できる
。そして、Ｐチ中ソネルＭＯＳＦＥＴを用いたときのよ
うに、駆動ＭＯ３ＦＥＴＱＩ、Ｑ２から比較的大きな距
離を持って離さなければならないことがないので無駄な
空白部分が住じない。
スタティック型ＲＡＭが１つの半導体集積回路装置によ
り構成される場合、上記リセット信号Ｒは、独立した外
部端子から供給されてもよい。また、相補データ線間や
コモン相補データ線に１°コライズ用ＭＯ３ＦＥＴ等の
付加的な回路を設けたり、相補データ線にプリチャージ
ＭＯＳ Ｆ ＢＴを設けて同期型のスタティック型ＲＡ
Ｍを構成するもの等、スタティック型ＲＡＭの構成は種
々の実施形態を採ることができる。
り構成される場合、上記リセット信号Ｒは、独立した外
部端子から供給されてもよい。また、相補データ線間や
コモン相補データ線に１°コライズ用ＭＯ３ＦＥＴ等の
付加的な回路を設けたり、相補データ線にプリチャージ
ＭＯＳ Ｆ ＢＴを設けて同期型のスタティック型ＲＡ
Ｍを構成するもの等、スタティック型ＲＡＭの構成は種
々の実施形態を採ることができる。
また、スタティック型ＲＡＭは、１チツプのマイクロコ
ンピュータやゲートアレイ等のカスタム集積回路に内蔵
されるものであってもよい、この、 場合、リセット信
号Ｒは、内部回路により形成される。
ンピュータやゲートアレイ等のカスタム集積回路に内蔵
されるものであってもよい、この、 場合、リセット信
号Ｒは、内部回路により形成される。
この発明は、ＭＯＳＦＥＴにより構成されたスタティッ
ク型ＲＡＭに広く適用することができる。
ク型ＲＡＭに広く適用することができる。
第１図は、この発明の一実施例を示す回路図、第２図は
、その動作の一例を示すタイミング図である。 Ｍ −Ａ Ｐ、 Ｙ・・メモリアレイ、ＸＡＤＢ・・Ｘ
アドレスバッファ、ＹＡＤＢ・・Ｙアドレスバフファー
、ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙア
ドレスデコーダ、ＭＣ・・メモリセル、ＷＡ・・書込み
回路、ＲＡ、・・読み出し回路、ＴＣ・・タイミングｆ
ａｉ１回路
、その動作の一例を示すタイミング図である。 Ｍ −Ａ Ｐ、 Ｙ・・メモリアレイ、ＸＡＤＢ・・Ｘ
アドレスバッファ、ＹＡＤＢ・・Ｙアドレスバフファー
、ＸＤＣＲ・・Ｘアドレスデコーダ、ＹＤＣＲ・・Ｙア
ドレスデコーダ、ＭＣ・・メモリセル、ＷＡ・・書込み
回路、ＲＡ、・・読み出し回路、ＴＣ・・タイミングｆ
ａｉ１回路
Claims (1)
- 【特許請求の範囲】 １、ゲートとドレインが交差接続された一対のＭＩＳＦ
ＥＴを含むメモリセルにおける上記の少なくとも一方の
ＭＩＳＦＥＴのソースを、リセット信号に従ってハイレ
ベルとロウレベルに切り換えられる信号線に接続するこ
とを特徴とするスタティック型ＲＡＭ。 ２、上記信号線は、メモリセルが結合されるワード線と
平行に延長され、ワード線と同じ製造工程により形成さ
れるものであることを特徴とする特許請求の範囲第１項
記載のスタティック型ＲＡＭ。 ３、上記メモリセルは、ＮチャンネルＭＩＳＦＥＴとＰ
チャンネルＭＩＳＦＥＴからなる相補型ＭＩＳＦＥＴイ
ンバータ回路の入出力が交差接続されたフリップフロッ
プ回路を含み、上記一方のインバータ回路を構成するＮ
チャンネルＭＩＳＦＥＴのソースはリセット状態のとき
にハイレベルが供給される第１の信号線に接続され、上
記他方のインバータ回路を構成するＰチャンネルＭＩＳ
ＦＥＴのソースはリセット状態のときにロウレベルが供
給される第２の信号線に接続されるものであることを特
徴とする特許請求の範囲第１又は第２項記載のスタティ
ック型ＲＡＭ。 ４、上記メモリセルは、ゲートとドレインが交差接続さ
れた一対のＮチャンネルＭＩＳΓＥＴと、上記各Ｎチャ
ンネルＭＩＳＦＥＴのドレインと電源電圧端子の間に設
けられた高抵抗ポリシリコンとからなるものであること
を特徴とする特許請求の範囲第１又は第２項記載のスタ
ティック型ＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208654A JPS6271088A (ja) | 1985-09-24 | 1985-09-24 | スタテイツク型ｒａｍ |
| US06/898,599 US4780847A (en) | 1985-09-24 | 1986-08-21 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60208654A JPS6271088A (ja) | 1985-09-24 | 1985-09-24 | スタテイツク型ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6271088A true JPS6271088A (ja) | 1987-04-01 |
Family
ID=16559828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60208654A Pending JPS6271088A (ja) | 1985-09-24 | 1985-09-24 | スタテイツク型ｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4780847A (ja) |
| JP (1) | JPS6271088A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194189A (ja) * | 1988-01-29 | 1989-08-04 | Sony Corp | メモリ装置 |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07111824B2 (ja) * | 1986-12-15 | 1995-11-29 | 株式会社東芝 | 半導体メモリ |
| JPH0612612B2 (ja) * | 1987-03-06 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
| US4928266A (en) * | 1988-05-26 | 1990-05-22 | Visic, Inc. | Static ram with high speed, low power reset |
| US5179538A (en) * | 1989-06-30 | 1993-01-12 | The Boeing Company | Memory system including CMOS memory cells and bipolar sensing circuit |
| KR960015348B1 (ko) * | 1991-06-19 | 1996-11-09 | 니뽄 덴끼 가부시끼가이샤 | 반도체 메모리 장치 |
| JP3904244B2 (ja) * | 1993-09-17 | 2007-04-11 | 株式会社ルネサステクノロジ | シングル・チップ・データ処理装置 |
| US6115312A (en) * | 1997-10-16 | 2000-09-05 | Altera Corporation | Programmable logic device memory cell circuit |
| JP3183245B2 (ja) * | 1998-03-06 | 2001-07-09 | 日本電気株式会社 | 半導体記憶装置 |
| US6466504B1 (en) | 2000-06-08 | 2002-10-15 | Virage Logic Corp. | Compilable block clear mechanism on per I/O basis for high-speed memory |
| EP1324340A1 (en) * | 2001-12-28 | 2003-07-02 | STMicroelectronics S.r.l. | Static RAM with flash-clear function |
| US7111110B1 (en) | 2002-12-10 | 2006-09-19 | Altera Corporation | Versatile RAM for programmable logic device |
| JP2004362695A (ja) * | 2003-06-05 | 2004-12-24 | Renesas Technology Corp | 半導体記憶装置 |
| JP5100035B2 (ja) | 2005-08-02 | 2012-12-19 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4459683A (en) * | 1982-04-14 | 1984-07-10 | Signetics Corporation | Read resettable memory circuit |
-
1985
- 1985-09-24 JP JP60208654A patent/JPS6271088A/ja active Pending
-
1986
- 1986-08-21 US US06/898,599 patent/US4780847A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194189A (ja) * | 1988-01-29 | 1989-08-04 | Sony Corp | メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4780847A (en) | 1988-10-25 |
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