JPS59186196A - 横型レシオレスｒｏｍ - Google Patents
横型レシオレスｒｏｍInfo
- Publication number
- JPS59186196A JPS59186196A JP58060760A JP6076083A JPS59186196A JP S59186196 A JPS59186196 A JP S59186196A JP 58060760 A JP58060760 A JP 58060760A JP 6076083 A JP6076083 A JP 6076083A JP S59186196 A JPS59186196 A JP S59186196A
- Authority
- JP
- Japan
- Prior art keywords
- precharge
- mo3fet
- data line
- rom
- ratioless
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体記憶装置に関するもので、例えば、
ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジスタ）
で構成された横型レシオレスＲＯＭ（リード・オンリー
・メモリ）に有効な技術に関するものである。
ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジスタ）
で構成された横型レシオレスＲＯＭ（リード・オンリー
・メモリ）に有効な技術に関するものである。
ワード線とデータ線との交叉点に記憶情報に従って記憶
用ＭＯ３ＦＥＴを形成する横型マスクＲＯＭが公知であ
る。例えば、ワード線とデータ線との交叉点にＭＯＳＦ
ＥＴのゲート絶縁膜を厚く形成して正常に動作しないＭ
ＯＳＦＥＴかあるいはゲート絶縁膜を薄く形成して正常
に動作するＭＯＳＦＥＴを形成することによって、記憶
情報を書込むものである。このような横型マスクＲＯＭ
において、その出力レベルが記憶用ＭＯ３ＦＥＴと負荷
手段とのコンダクタンス特性のレシオによらないで、上
記記憶用ＭＯ３ＦＥＴによってプリチージレベルをディ
スチャージするが否がで形成するレシオレス（ダイナミ
ック型）ＲＯＭでは、カラムスイッチＭＯ３ＦＥＴを通
して各データ線へのプリチージを行うものである。この
ようなプリチージ動作においては、次のような欠点の生
じることが本願発明者によって明らかとされた。
用ＭＯ３ＦＥＴを形成する横型マスクＲＯＭが公知であ
る。例えば、ワード線とデータ線との交叉点にＭＯＳＦ
ＥＴのゲート絶縁膜を厚く形成して正常に動作しないＭ
ＯＳＦＥＴかあるいはゲート絶縁膜を薄く形成して正常
に動作するＭＯＳＦＥＴを形成することによって、記憶
情報を書込むものである。このような横型マスクＲＯＭ
において、その出力レベルが記憶用ＭＯ３ＦＥＴと負荷
手段とのコンダクタンス特性のレシオによらないで、上
記記憶用ＭＯ３ＦＥＴによってプリチージレベルをディ
スチャージするが否がで形成するレシオレス（ダイナミ
ック型）ＲＯＭでは、カラムスイッチＭＯ３ＦＥＴを通
して各データ線へのプリチージを行うものである。この
ようなプリチージ動作においては、次のような欠点の生
じることが本願発明者によって明らかとされた。
（１）上記カラムスイッチＭＯ３ＦＥＴにおける基板効
果によって、そのしきい値電圧が大きくなるので、デー
タ線へのプリチージ動作が遅くなる。
果によって、そのしきい値電圧が大きくなるので、デー
タ線へのプリチージ動作が遅くなる。
（２）上記基板効果による比較的大きなしきい値付だけ
低下したレベルにしかデータ線をプリチージできない。
低下したレベルにしかデータ線をプリチージできない。
また、多くの記憶用ＭＯ３ＦＥＴが接続されることによ
って大きな容量値の寄生容量をデータ線が持つので、上
記データ線へのプリチージレベルが小さいと、選択され
た記憶用ＭＯ３ＦＥＴがオフ状態でも共通データ線にお
ける比較的小さな容量値の寄生容量との電荷分散によっ
て、共通データ線のレベルが低下してロウレベル読み出
しのような誤動作を生じてしまう膚がある。
って大きな容量値の寄生容量をデータ線が持つので、上
記データ線へのプリチージレベルが小さいと、選択され
た記憶用ＭＯ３ＦＥＴがオフ状態でも共通データ線にお
ける比較的小さな容量値の寄生容量との電荷分散によっ
て、共通データ線のレベルが低下してロウレベル読み出
しのような誤動作を生じてしまう膚がある。
この発明の目的は、高速動作化を図った横型レシオレス
ＲＯＭを提供することにある。
ＲＯＭを提供することにある。
この発明の他の目的は、誤動作を防止した横型レシオレ
スＲＯＭ−ｔ−提供することにある。
スＲＯＭ−ｔ−提供することにある。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、共通データ線とデータ線のそれぞれに独自の
プリチージＭＯ３ＦＥＴを設けることによって、高速に
しかも高レベルのプリチージを行うようにするものであ
る。
プリチージＭＯ３ＦＥＴを設けることによって、高速に
しかも高レベルのプリチージを行うようにするものであ
る。
以下、本発明を実施側止ともに詳細に説明する。
〔実施例１〕
第１図には、この発明の一実施例の回路図が示されてい
る。
る。
同図の各回路素子は、特に制限されないが、公知のＣＭ
Ｏ３（相補型ＭＯ３）築積回路の製造技術によって、シ
リコンのような半導体基板上において形成される。
Ｏ３（相補型ＭＯ３）築積回路の製造技術によって、シ
リコンのような半導体基板上において形成される。
図示しない相補アドレス信号を受けるアドレスデコーダ
Ｘ−ＤＣＲは、その相補アドレス信号に従ったメモリア
レイＭ−ＡＲＹのワード線Ｗの選択信号を形成する。図
示しない相補アドレス信号を受けるアドレスデコーダＹ
−ＤＣＲは、その相補アドレス信号に従ったメモリアレ
イＭ−ＡＲＹのデータ線りを選択するためのカラムスイ
ッチ回路の選択信号を形成する。
Ｘ−ＤＣＲは、その相補アドレス信号に従ったメモリア
レイＭ−ＡＲＹのワード線Ｗの選択信号を形成する。図
示しない相補アドレス信号を受けるアドレスデコーダＹ
−ＤＣＲは、その相補アドレス信号に従ったメモリアレ
イＭ−ＡＲＹのデータ線りを選択するためのカラムスイ
ッチ回路の選択信号を形成する。
上記メモリアレイＭ−ＡＲＹは、その代表として示され
ている複数のワード線ｗＯ〜Ｗｍ及びデータ線Ｄ Ｏ−
Ｄ ｎと、これらのワード線とデータ線との交叉点に記
憶情報に従って選択的に設けられた記憶用ＭＯ３ＦＥＴ
Ｑｍと、上記各データ線Ｄ Ｏ＝ Ｄ ｎと共通データ
線ＣＤとの間にそれぞれ設けられたカラムスイッチＭＯ
３ＦＥＴＱＩ〜Ｑ３とにより構成される。上記メモリア
レイＭ−ＡＲＹの記憶用Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｍ
は、そのしきい値電圧がワード線の選択レベルでオン状
態となるもののみが示され、オフ状態か又はそのゲート
ないしドレインが接続されないＭＯＳ Ｆ ＥＴを省略
して示している。上記メモリアレイＭ−ＡＲＹにおいて
、同じ行に配置された記憶用ＭＯ３ＦＥＴＱｍのゲート
は、それぞれ対応するワード線ＷＯ〜Ｗｍに接続され、
同じ列に配置された記憶用ＭＯ３ＦＥＴＱｍののドレイ
ンは、それぞれ対応するデータ線ＤＯ−Ｄｎに接続され
ている。特に制限されないが、これらの記憶用ＭＯ３Ｆ
ＥＴＱｍとカラムスイッチＭＯ３ＦＥＴＱＩ 〜Ｑ３は
、ｎチャンネルＭＯＳ Ｆ ＥＴで構成され、同じウェ
ル領域内に形成される。
ている複数のワード線ｗＯ〜Ｗｍ及びデータ線Ｄ Ｏ−
Ｄ ｎと、これらのワード線とデータ線との交叉点に記
憶情報に従って選択的に設けられた記憶用ＭＯ３ＦＥＴ
Ｑｍと、上記各データ線Ｄ Ｏ＝ Ｄ ｎと共通データ
線ＣＤとの間にそれぞれ設けられたカラムスイッチＭＯ
３ＦＥＴＱＩ〜Ｑ３とにより構成される。上記メモリア
レイＭ−ＡＲＹの記憶用Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｍ
は、そのしきい値電圧がワード線の選択レベルでオン状
態となるもののみが示され、オフ状態か又はそのゲート
ないしドレインが接続されないＭＯＳ Ｆ ＥＴを省略
して示している。上記メモリアレイＭ−ＡＲＹにおいて
、同じ行に配置された記憶用ＭＯ３ＦＥＴＱｍのゲート
は、それぞれ対応するワード線ＷＯ〜Ｗｍに接続され、
同じ列に配置された記憶用ＭＯ３ＦＥＴＱｍののドレイ
ンは、それぞれ対応するデータ線ＤＯ−Ｄｎに接続され
ている。特に制限されないが、これらの記憶用ＭＯ３Ｆ
ＥＴＱｍとカラムスイッチＭＯ３ＦＥＴＱＩ 〜Ｑ３は
、ｎチャンネルＭＯＳ Ｆ ＥＴで構成され、同じウェ
ル領域内に形成される。
上記共通データ線ＣＤは、センスアンプＳＡの入力端子
に接続され、読み出し信号のハイレベル／ロウレベルの
判定が行われる。
に接続され、読み出し信号のハイレベル／ロウレベルの
判定が行われる。
この実施例においては、高速動作化を図るため、共通デ
ータ線ＣＤに設けられたプリチージＭＯ３ＦＥＴＱ４の
他に、上記各データ線ＤＯ〜Ｄｎのそれぞれにもプリデ
ータＭＯ３ＦＥＴＱ５〜Ｑ７が設けられる。これらのプ
リデータＭＯ３ＦＥＴＱ４〜Ｑ７は、特に制限されない
が、ｐチャンネルＭＯＳ Ｆ ＥＴで構成される。そし
て、そのゲートにはプリチージバルスφｐが共通に印加
される。
ータ線ＣＤに設けられたプリチージＭＯ３ＦＥＴＱ４の
他に、上記各データ線ＤＯ〜Ｄｎのそれぞれにもプリデ
ータＭＯ３ＦＥＴＱ５〜Ｑ７が設けられる。これらのプ
リデータＭＯ３ＦＥＴＱ４〜Ｑ７は、特に制限されない
が、ｐチャンネルＭＯＳ Ｆ ＥＴで構成される。そし
て、そのゲートにはプリチージバルスφｐが共通に印加
される。
この実施例回路の概略動作を次に説明する。
メモリセルの記憶情報の読み出しに先立って、プリデー
タパルスφｐがロウレベルにされるので、プリデータＭ
Ｏ３ＦＢＴＱ４〜Ｑ７がオン状態となって、共３Ｍデー
タ線ＣＤ及び各データ線Ｄｏ〜Ｄｎを電源電圧ＶＤＤレ
ヘレベプリデータを行う。
タパルスφｐがロウレベルにされるので、プリデータＭ
Ｏ３ＦＢＴＱ４〜Ｑ７がオン状態となって、共３Ｍデー
タ線ＣＤ及び各データ線Ｄｏ〜Ｄｎを電源電圧ＶＤＤレ
ヘレベプリデータを行う。
そして、上記プリデータパルスφｐがハイレベルとなっ
て、上記プリデータＭＯ３ＦＥＴＱ４〜Ｑ７をオフ状態
とした後、アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲに
よってメモリセルの選択が行われる。選択されたメモリ
セルは、書込みデータに従って、ワード線選択レベルに
対して高いしきい値電圧を持つＭＯＳＦＥＴ （図示せ
ず）か又は低いしきい値電圧を持つＭＯ３ＦＥＴＱｍか
であるので、そのオフ／オン動作に従ってデータ線がハ
イレベル／ロウレベルにされる。この読み出し信号は、
カラムスイッチＭＯ３ＦＥＴを通して共通データ線ＣＤ
に現れる。
て、上記プリデータＭＯ３ＦＥＴＱ４〜Ｑ７をオフ状態
とした後、アドレスデコーダＸ−ＤＣＲ，Ｙ−ＤＣＲに
よってメモリセルの選択が行われる。選択されたメモリ
セルは、書込みデータに従って、ワード線選択レベルに
対して高いしきい値電圧を持つＭＯＳＦＥＴ （図示せ
ず）か又は低いしきい値電圧を持つＭＯ３ＦＥＴＱｍか
であるので、そのオフ／オン動作に従ってデータ線がハ
イレベル／ロウレベルにされる。この読み出し信号は、
カラムスイッチＭＯ３ＦＥＴを通して共通データ線ＣＤ
に現れる。
〔実施例２〕
第２図には、この発明の他の一実施例の要部回路図が示
されている。同図では、上記第１図におけるメモリアレ
イＭ−ＡＲＹのうち、データ線ＤＯ，ＤＩがその代表と
して示されている。また、そのレイアウト構成とは無関
係に描かれている。
されている。同図では、上記第１図におけるメモリアレ
イＭ−ＡＲＹのうち、データ線ＤＯ，ＤＩがその代表と
して示されている。また、そのレイアウト構成とは無関
係に描かれている。
この実施例では、その低消費電力化を図るために、上記
記憶用ＭＯ３ＦＥＴＱｍのソースが共通化されて、回路
の接地電位（ＯＶ）との間にディスチャージＭＯ３ＦＥ
ＴＱＢが設けられる。このディスチャージＭＯ３ＦＥＴ
Ｑ８は、特に制限されないが、ｎチャンネルＭＯ３ＦＥ
Ｔで構成され、上記記憶用ＭＯ３ＦＥＴＱｍが形成され
る同じウェル領域に形成され、そのゲートには上記プリ
チージバルスφｐが印加される。
記憶用ＭＯ３ＦＥＴＱｍのソースが共通化されて、回路
の接地電位（ＯＶ）との間にディスチャージＭＯ３ＦＥ
ＴＱＢが設けられる。このディスチャージＭＯ３ＦＥＴ
Ｑ８は、特に制限されないが、ｎチャンネルＭＯ３ＦＥ
Ｔで構成され、上記記憶用ＭＯ３ＦＥＴＱｍが形成され
る同じウェル領域に形成され、そのゲートには上記プリ
チージバルスφｐが印加される。
また、各共通ソース線にも、上記同様なプリデータＭＯ
３ＦＥＴＱ９．ＱＩ Ｏが設けられる。これらのプリデ
ータＭＯ３ＦＥＴＱ９．ＱＩＯは、特に制限されないが
、ｐチャンネルＭＯＳ Ｆ ＥＴで構成され、そのゲー
トには上記ブリデータパルスφｐが共通に印加される。
３ＦＥＴＱ９．ＱＩ Ｏが設けられる。これらのプリデ
ータＭＯ３ＦＥＴＱ９．ＱＩＯは、特に制限されないが
、ｐチャンネルＭＯＳ Ｆ ＥＴで構成され、そのゲー
トには上記ブリデータパルスφｐが共通に印加される。
この実施例では、いずれかのワード線を選択状態として
プリデータを行っても、上記ＭＯ５ＦＥＴＱＢがオフ状
態であるので、オン状態となっている記憶用Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｍを通して電源電圧端子ＶＤＤから回
路の接地電位との間に直流電流が流れることはなく、そ
の分低消費電力化を図ることが出来る。また、上記共通
ソース線にもブリデータＭＯ３ＦＥＴＱ９．ＱＩＯを設
けることによって電源電圧ＶＤＤレベルにプリデータし
ている。この理由は、上記同様なブリデータ動作におい
て、記憶用ＭＯ３Ｆｔ３：ＴＱｍを通してソース線にプ
リデータが行なわれることよって、データ線のプリデー
タ動作が遅くなってしまうのを防止するためである。
プリデータを行っても、上記ＭＯ５ＦＥＴＱＢがオフ状
態であるので、オン状態となっている記憶用Ｍ ＯＳ
Ｆ Ｅ Ｔ Ｑ ｍを通して電源電圧端子ＶＤＤから回
路の接地電位との間に直流電流が流れることはなく、そ
の分低消費電力化を図ることが出来る。また、上記共通
ソース線にもブリデータＭＯ３ＦＥＴＱ９．ＱＩＯを設
けることによって電源電圧ＶＤＤレベルにプリデータし
ている。この理由は、上記同様なブリデータ動作におい
て、記憶用ＭＯ３Ｆｔ３：ＴＱｍを通してソース線にプ
リデータが行なわれることよって、データ線のプリデー
タ動作が遅くなってしまうのを防止するためである。
（１）各データ線に独自のプリデータＭＯＳ Ｆ ＥＴ
を設けてプリデータを行うことによって、ブリデータに
要する時間を短縮できるので高速動作を実現することが
できるという効果が得られる。
を設けてプリデータを行うことによって、ブリデータに
要する時間を短縮できるので高速動作を実現することが
できるという効果が得られる。
（２）各データ線に独自のプリデータＭＯＳ Ｆ ＥＴ
を設けることによって、データ線へのプリデータレベル
がカラムスイッチＭＯＳ Ｆ ＥＴのしきい値電圧に影
響されない高レベルとすることができるので、上述のよ
うな誤動作を防止することができるという効果が得られ
る。
を設けることによって、データ線へのプリデータレベル
がカラムスイッチＭＯＳ Ｆ ＥＴのしきい値電圧に影
響されない高レベルとすることができるので、上述のよ
うな誤動作を防止することができるという効果が得られ
る。
（３）上記実施例のように０Ｍ０３回路を用いることに
よって、ブリデータＭＯ３ＦＥＴを非飽和で動作させる
ことができるから、よりいっそう高速にしかも高レベル
にプリデータを行うことができる。
よって、ブリデータＭＯ３ＦＥＴを非飽和で動作させる
ことができるから、よりいっそう高速にしかも高レベル
にプリデータを行うことができる。
（４）上記実施例のように、０Ｍ０３回路を用い、しか
もディスチャージＭＯ３ＦＥＴを付加することによって
、プリデータタイミングに制約を受けることなく、低消
費電力化を実現できるという効果が得られる。
もディスチャージＭＯ３ＦＥＴを付加することによって
、プリデータタイミングに制約を受けることなく、低消
費電力化を実現できるという効果が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＣＭＯ３回路
に代え、ｐチャンネルＭＯ３ＦＥＴ又はｎチャンネルＭ
Ｏ３ＦＥＴのみによって、各ＭＯ３ＦＥＴを構成するも
のであってもよい。また、電源電圧として負の電圧を用
いる場合、第１又は第２図の実施例回路では、プリチー
ジレベルを回路の接地電位のようなハイレベルとするも
のである。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、ＣＭＯ３回路
に代え、ｐチャンネルＭＯ３ＦＥＴ又はｎチャンネルＭ
Ｏ３ＦＥＴのみによって、各ＭＯ３ＦＥＴを構成するも
のであってもよい。また、電源電圧として負の電圧を用
いる場合、第１又は第２図の実施例回路では、プリチー
ジレベルを回路の接地電位のようなハイレベルとするも
のである。
この発明は、例えば、各種情報処理装置を構成する半導
体集積回路装置に内蔵されるＲＯＭ又は単独の半導体記
憶装置としてのＲＯＭとして広く利用することができる
。
体集積回路装置に内蔵されるＲＯＭ又は単独の半導体記
憶装置としてのＲＯＭとして広く利用することができる
。
第１図は、この発明の一実施例を示す回路図、第２図は
、この発明の他の一実施例を示す回路図である。 Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、１ Ｍ−ＡＲＹ・・メモリアレイ、ＳＡ・・センスアンプ ２ ＝５７６
、この発明の他の一実施例を示す回路図である。 Ｘ−ＤＣＲ，Ｙ−ＤＣＲ・・アドレスデコーダ、１ Ｍ−ＡＲＹ・・メモリアレイ、ＳＡ・・センスアンプ ２ ＝５７６
Claims (1)
- 【特許請求の範囲】 ■、記憶情報に従って形成され、そのゲートが対応する
ワード線に接続され、ドレインが対応するデータ線に接
続された記憶用ＭＯ３ＦＥＴと、上記データ線をアドレ
スデコード出力により選択的に共通データ線に接続する
カラムスイッチＭＯ３ＦＥＴとからなるメモリアレイと
、上記各データ線及び共通データ線と一方の電源端子と
の間にそれぞれ設けられたプリチージＭＯ３ＦＥＴとを
含むことを特徴とする横型レシオレスＲＯＭ。 ２、上記記憶用ＭＯＳ Ｆ ＥＴとカラムスイッチＭＯ
３ＦＥＴとはｎチャンネルＭＯＳ Ｆ ＥＴで構成され
、上記プリチージＭＯ３ＦＥＴはｐチャンネルＭＯＳ
Ｆ ＥＴで構成されるものであることを特徴とする特許
請求の範囲第１項記載の横型レシオレスＲＯＭ。 ３、上記記憶用ＭＯＳ Ｆ ＥＴのソースと他方の電源
端子との間には、ｎチャンネルＭＯＳ Ｆ ＥＴで構成
され、上記プリチージＭＯ３ＦＥＴとゲートが共通化さ
れたディスチャージＭＯ３ＦＥＴが設けられるものであ
ることを特徴とする特許請求の範囲第２項記載の横型レ
シオレスＲＯＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060760A JPS59186196A (ja) | 1983-04-08 | 1983-04-08 | 横型レシオレスｒｏｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060760A JPS59186196A (ja) | 1983-04-08 | 1983-04-08 | 横型レシオレスｒｏｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59186196A true JPS59186196A (ja) | 1984-10-22 |
Family
ID=13151549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060760A Pending JPS59186196A (ja) | 1983-04-08 | 1983-04-08 | 横型レシオレスｒｏｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186196A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294699A (ja) * | 1985-06-20 | 1986-12-25 | Mitsubishi Electric Corp | Ｃｍｏｓトランジスタ回路 |
| US5754485A (en) * | 1993-11-25 | 1998-05-19 | Sony Corporation | Dual port memory apparatus operating a low voltage to maintain low operating current during charging and discharging |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115741A (ja) * | 1973-03-08 | 1974-11-05 |
-
1983
- 1983-04-08 JP JP58060760A patent/JPS59186196A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115741A (ja) * | 1973-03-08 | 1974-11-05 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61294699A (ja) * | 1985-06-20 | 1986-12-25 | Mitsubishi Electric Corp | Ｃｍｏｓトランジスタ回路 |
| US4899066A (en) * | 1985-06-20 | 1990-02-06 | Mitsubishi Denki Kabushiki Kaisha | OR-type CMOS logic circuit with fast precharging |
| US5754485A (en) * | 1993-11-25 | 1998-05-19 | Sony Corporation | Dual port memory apparatus operating a low voltage to maintain low operating current during charging and discharging |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6157216A (en) | Circuit driver on SOI for merged logic and memory circuits | |
| Sasaki et al. | A 9-ns 1-Mbit CMOS SRAM | |
| JP3983032B2 (ja) | 半導体記憶装置 | |
| US20060067145A1 (en) | Semiconductor memory device | |
| WO2003071553A1 (fr) | Circuit integre a semi-conducteurs | |
| US5668485A (en) | Row decoder with level translator | |
| JP3039059B2 (ja) | ダイナミックｒａｍの読み出し回路 | |
| JP3188634B2 (ja) | データ保持回路 | |
| JP4272592B2 (ja) | 半導体集積回路 | |
| US6791354B2 (en) | Semiconductor integrated circuit | |
| JPS59186196A (ja) | 横型レシオレスｒｏｍ | |
| JPS61267992A (ja) | ランダムアクセスメモリ | |
| JPH10162589A (ja) | 強誘電体メモリ装置 | |
| JPH07254288A (ja) | 半導体記憶装置 | |
| JP2631925B2 (ja) | Ｍｏｓ型ｒａｍ | |
| JP2005085455A (ja) | 列読出し増幅器をパワーゲーティングするための方法およびパワーゲーティングされた列読出し増幅器 | |
| JP3266346B2 (ja) | 半導体記憶装置 | |
| JPS59117788A (ja) | Ｅｐｒｏｍ装置 | |
| JPH0136200B2 (ja) | ||
| JP2986939B2 (ja) | ダイナミックｒａｍ | |
| JP2549235B2 (ja) | 半導体記憶装置 | |
| JPH07182869A (ja) | 半導体記憶装置のデータ書き込み方法及び半導体記憶装置 | |
| JPS59186190A (ja) | 半導体集積回路装置 | |
| JPH0684366A (ja) | 半導体記憶装置 | |
| JPS61258395A (ja) | 半導体記憶装置 |