JPS61267992A - ランダムアクセスメモリ - Google Patents
ランダムアクセスメモリInfo
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- JPS61267992A JPS61267992A JP61059068A JP5906886A JPS61267992A JP S61267992 A JPS61267992 A JP S61267992A JP 61059068 A JP61059068 A JP 61059068A JP 5906886 A JP5906886 A JP 5906886A JP S61267992 A JPS61267992 A JP S61267992A
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は０Ｍ０８回路を使用した半導体データ記憶素子
を使用したランダムアクセスメモリに関する。
を使用したランダムアクセスメモリに関する。
［従来の技術］
集積回路に形成された代表的ＣＭＯＳランダムアクセス
メモリでは、アドレスされて読み出されるデータ記憶素
子の正規及び相補出力が正規及び相補出力導体へ接続さ
れ、その一方が予め両者を充電している電圧値から放電
され、この導体はアドレスされる素子に記憶されている
ビットがＩｔ １７７であるか１１０〃であるかに従っ
て放電される。放電率は比較的ゆるく、従って導体上に
記憶ビットを表わす電圧を確立するのを速めるには、一
対のトランジスタを設けて各々が他方の導体の電圧に依
存する率で一方の導体を放電させ、電圧の低い導体が電
圧の高い導体よりも迅速に放電するようにする。このよ
うにして、出力導体は迅速にアドレスされた素子に記憶
されているビットに対応する明確な電圧となる。しかし
ながら、交差接続トランジスタ対はアドレスされた記憶
素子により導体間にある最小差電圧が設定されないうち
は回路に投入されず、さもなくば、導体上の最終電圧が
アドレスされた記憶素子からのビットを明瞭且つ正確に
表わさないという危険性が生じるということは重要であ
る。このため、］・ランジスタ対の電流径路は共通とさ
れ、導電率がセンスクロック信号により制御され且つ交
差接続トランジスタ対が作動する前に少くとも所要最小
の導体間差電圧を設定できるように制御されるタイミン
グを有するもう一つのトランジスタを通るようにされる
。本発明はデータの改変を避けるのに早すぎてはならず
且つ不必要に遅い場合にはメモリのアクセス時間を好ま
しくなく長くしてしまうセンスクロック信号のタイミン
グに関する。
メモリでは、アドレスされて読み出されるデータ記憶素
子の正規及び相補出力が正規及び相補出力導体へ接続さ
れ、その一方が予め両者を充電している電圧値から放電
され、この導体はアドレスされる素子に記憶されている
ビットがＩｔ １７７であるか１１０〃であるかに従っ
て放電される。放電率は比較的ゆるく、従って導体上に
記憶ビットを表わす電圧を確立するのを速めるには、一
対のトランジスタを設けて各々が他方の導体の電圧に依
存する率で一方の導体を放電させ、電圧の低い導体が電
圧の高い導体よりも迅速に放電するようにする。このよ
うにして、出力導体は迅速にアドレスされた素子に記憶
されているビットに対応する明確な電圧となる。しかし
ながら、交差接続トランジスタ対はアドレスされた記憶
素子により導体間にある最小差電圧が設定されないうち
は回路に投入されず、さもなくば、導体上の最終電圧が
アドレスされた記憶素子からのビットを明瞭且つ正確に
表わさないという危険性が生じるということは重要であ
る。このため、］・ランジスタ対の電流径路は共通とさ
れ、導電率がセンスクロック信号により制御され且つ交
差接続トランジスタ対が作動する前に少くとも所要最小
の導体間差電圧を設定できるように制御されるタイミン
グを有するもう一つのトランジスタを通るようにされる
。本発明はデータの改変を避けるのに早すぎてはならず
且つ不必要に遅い場合にはメモリのアクセス時間を好ま
しくなく長くしてしまうセンスクロック信号のタイミン
グに関する。
前記欠点を克服することが本発明の目的である。
本発明に従って、各々が１データビットを記憶してアド
レス時に記憶ビットを表わす相補出力電流信号を発生す
ることができる複数個のデータ記憶素子と、それぞれ相
補出力信号を受信する一対の出力導体と、出力導体を所
定電圧に充電する装置と、アドレスされた記憶素子から
の出力信号が出力導体に加えられた後に他方の出力導体
の電圧に応答して各々がそれぞれの出力導体を放電させ
、アドレスされる記憶素子からの出力信号により低い電
圧を有する一方の出力導体の電圧を完全に放電するよう
に接続された一対のＭＯＳ ｌ〜ランジスタとを有する
ランダムアクセスメモリが提供され、ここに、アドレス
される記憶素子からの出力信号による出力導体の電圧に
応答して、出力導体の電圧がトランジスタ対を高信頼度
で切替えできる値に達した時にトランジスタ対に電流を
通すことができる装置が設けられる。
レス時に記憶ビットを表わす相補出力電流信号を発生す
ることができる複数個のデータ記憶素子と、それぞれ相
補出力信号を受信する一対の出力導体と、出力導体を所
定電圧に充電する装置と、アドレスされた記憶素子から
の出力信号が出力導体に加えられた後に他方の出力導体
の電圧に応答して各々がそれぞれの出力導体を放電させ
、アドレスされる記憶素子からの出力信号により低い電
圧を有する一方の出力導体の電圧を完全に放電するよう
に接続された一対のＭＯＳ ｌ〜ランジスタとを有する
ランダムアクセスメモリが提供され、ここに、アドレス
される記憶素子からの出力信号による出力導体の電圧に
応答して、出力導体の電圧がトランジスタ対を高信頼度
で切替えできる値に達した時にトランジスタ対に電流を
通すことができる装置が設けられる。
出力導体の電圧に応答する装置はゲートがそれぞれ出力
導体に接続されソースは所定電圧と実質的に等しい基準
電圧に接続された第２のＭＯＳトランジスタ対を含み、
対応する出力導体の電圧が前記第１のトランジスタ対の
信頼度の高い切替えを保証する値に達した時に第２の１
〜ランジスタ対の一方もしくは他方が導通するよ、うに
することができる。第２のトランジスタ対のドレーンは
予充電して前記第１のトランジスタ対の電流径路を制御
するもう一つのトランジスタのゲートへ接続することが
でき、予充電により第２のｉ・ランジスタ対の一方もし
くは他方により放電されるまでトランジスタの導通を防
止する。
導体に接続されソースは所定電圧と実質的に等しい基準
電圧に接続された第２のＭＯＳトランジスタ対を含み、
対応する出力導体の電圧が前記第１のトランジスタ対の
信頼度の高い切替えを保証する値に達した時に第２の１
〜ランジスタ対の一方もしくは他方が導通するよ、うに
することができる。第２のトランジスタ対のドレーンは
予充電して前記第１のトランジスタ対の電流径路を制御
するもう一つのトランジスタのゲートへ接続することが
でき、予充電により第２のｉ・ランジスタ対の一方もし
くは他方により放電されるまでトランジスタの導通を防
止する。
各データ記憶素子はＭＯＳトランジスタを含み、ＭＯ８
回路として構成されている。
回路として構成されている。
［実施例］
集積回路に構成するのに適したランダムアクセスメモリ
の１列の第ｎ−１，ｎ、ｎ＋１行のデータ記憶素子を符
号１．２及び３に示す。図示する各記憶素子が３本の行
選定導体４．５及び６の関連する１本との２つの接続と
、それぞれまっすぐ及び反転データ信号Ｑ及びσのため
の２本の列導体７及び８の各々との接続を有している。
の１列の第ｎ−１，ｎ、ｎ＋１行のデータ記憶素子を符
号１．２及び３に示す。図示する各記憶素子が３本の行
選定導体４．５及び６の関連する１本との２つの接続と
、それぞれまっすぐ及び反転データ信号Ｑ及びσのため
の２本の列導体７及び８の各々との接続を有している。
記憶素子は同じ構造であり素子２の構造のみを示し、そ
れは再生接続された２個のＣＭＯＳインバータ回路１０
及び１１からなり、それぞれ１個のＭＯＳトランジスタ
１２及び１３により列導体７及び８に接続されている。
れは再生接続された２個のＣＭＯＳインバータ回路１０
及び１１からなり、それぞれ１個のＭＯＳトランジスタ
１２及び１３により列導体７及び８に接続されている。
トランジスタ１２及び１３のゲートはＩＩＩ連する行選
定導体５に接続されている。
定導体５に接続されている。
導体７及び８はゲートに加えられる信号ＰＲＥＣＨＡＲ
ＧＥ ＣＬＯＣＫにより導通する各ＰＭＯＳトランジ
スタ２０及び２１を介して基準電圧ＶＣＣに接続される
。ＮＭＯＳ トランジスタ２２及び２３はそれぞれ導体
７及び８からもう一つのＮＭＯ８Ｉ−ランジスタ２４へ
接続され、そこからＷＲＩＴＥ信号により制御されるも
う一つのＮＭＯＳトランジスタ２９を介して接地される
。
ＧＥ ＣＬＯＣＫにより導通する各ＰＭＯＳトランジ
スタ２０及び２１を介して基準電圧ＶＣＣに接続される
。ＮＭＯＳ トランジスタ２２及び２３はそれぞれ導体
７及び８からもう一つのＮＭＯ８Ｉ−ランジスタ２４へ
接続され、そこからＷＲＩＴＥ信号により制御されるも
う一つのＮＭＯＳトランジスタ２９を介して接地される
。
トランジスタ２２及び２３のゲートはそれぞれ導体８及
び７へ接続される。さらに２つのＰＭＯＳトランジスタ
２６及び２７が電圧ＶｃｃからＮＭＯＳトランジスタ２
８を介して接地されるトランジスタ２４のゲートへ接続
され、そのゲートに加えられるＰＲＥＣＨＡＲＧＥ
ＣＬＯＣＫ信号により導通される。
び７へ接続される。さらに２つのＰＭＯＳトランジスタ
２６及び２７が電圧ＶｃｃからＮＭＯＳトランジスタ２
８を介して接地されるトランジスタ２４のゲートへ接続
され、そのゲートに加えられるＰＲＥＣＨＡＲＧＥ
ＣＬＯＣＫ信号により導通される。
図示する回路の動作に関して、行選定信号が一時に１個
ずつ行選定導体４．５及び６に加えられると、記憶素子
１，２及び３が図示せぬ装置から導体７及び８を介して
記憶すべき各ビットを表わす信号を受信する。この時、
ＷＲＩＴＥ信号はローでトランジスタ２９を非導通とし ＰＲＥＣＨＡＲＧＥ ＣＬＯＣＫ信号はローでＰＲＥ
ＣＨＡＲＧＥ ＣＬＯＣＫ信号はハイであり、従って
トランジスタ２８及びトランジスタ２０及び２１は導通
せず導体７及び８を電圧ＶＣＣから絶縁する。トランジ
スタ２８が非導通であるため、トランジスタ２４のゲー
トはハイとなって導通するがトランジスタ２９が非導通
であるため電流は流れない。これは、導体７及び８が自
由に外部装置により加えられる電圧となって、所要の２
進データを記憶素子へ書き込むことができることを意味
する。
ずつ行選定導体４．５及び６に加えられると、記憶素子
１，２及び３が図示せぬ装置から導体７及び８を介して
記憶すべき各ビットを表わす信号を受信する。この時、
ＷＲＩＴＥ信号はローでトランジスタ２９を非導通とし ＰＲＥＣＨＡＲＧＥ ＣＬＯＣＫ信号はローでＰＲＥ
ＣＨＡＲＧＥ ＣＬＯＣＫ信号はハイであり、従って
トランジスタ２８及びトランジスタ２０及び２１は導通
せず導体７及び８を電圧ＶＣＣから絶縁する。トランジ
スタ２８が非導通であるため、トランジスタ２４のゲー
トはハイとなって導通するがトランジスタ２９が非導通
であるため電流は流れない。これは、導体７及び８が自
由に外部装置により加えられる電圧となって、所要の２
進データを記憶素子へ書き込むことができることを意味
する。
記憶素子からデータが読み取られると、ＰＲＥＣＨＡＲ
ＧＥ ＣＬＯＣＫ信号がローとなって導体７及び８は
実質的に電圧Ｖｃｃへ充電され、ＰＲＥＣＨＡＲＧＥ
ＣＬＯＣＫ信号はハイとなってトランジスタ２８をオ
ンとし、導体７及び８がＶＣＣであるとトランジスタ２
６及び２７は非導通であるため、トランジスタ２４のゲ
ートを大地電位とする。ＰＲＥＣＨＡＲＧＥＣＬＯＣＫ
及びＰＲＥＣＨＡＲＧＥ ＣＬＯＣＫ信号はそれぞれ
ロー及びハイとなるため、トランジスタ２０．２１及び
２８を非導通とする。
ＧＥ ＣＬＯＣＫ信号がローとなって導体７及び８は
実質的に電圧Ｖｃｃへ充電され、ＰＲＥＣＨＡＲＧＥ
ＣＬＯＣＫ信号はハイとなってトランジスタ２８をオ
ンとし、導体７及び８がＶＣＣであるとトランジスタ２
６及び２７は非導通であるため、トランジスタ２４のゲ
ートを大地電位とする。ＰＲＥＣＨＡＲＧＥＣＬＯＣＫ
及びＰＲＥＣＨＡＲＧＥ ＣＬＯＣＫ信号はそれぞれ
ロー及びハイとなるため、トランジスタ２０．２１及び
２８を非導通とする。
ＷＲＩＴＥ信号はハイとなって、トランジスタ２９を導
通させる。記憶素子２からビットを読み取るものとする
と、行選定信号が導体５に加えられてトランジスタ１２
及び１３を導通させる。素子２に記憶されたビットに従
って、導体７及び８の一方から電流が引き出され他から
は実質的に電流は引き出されない。素子２を構成する装
置が小さいため、引き出される電流は小さく、比較的長
時間（１１１ｓ以上）流して導体７及び８に電圧を生じ
、それを標準デジタル信号様式（例えば、ｔｔ Ｏ“に
対してはＯ〜２．５ 、１“に対しては３．５〜５．Ｏ
Ｖ）で記憶ビットを表わす出力信号として使用すること
ができる。この時間はメモリのアクセス時間に直接寄与
するためできるだけ短縮することが望ましく、このため
交差接続トランジスタ２２及び２３がそれぞれ導体７及
び８から大地への径路へ接続され、そのゲートはそれぞ
れ導体８及び７に接続されている。トランジスタ２４（
及びトランジスタ２９）が導通している時、トランジス
タ２２及び２３は導体７及び８の電圧に応答して低電圧
導体からは大電流高電圧導体からは遥かに小さい電流を
引き出す。トランジスタ２２及び２３が電流を通すこと
ができる前、すなわちトランジスタ２４がオンとされる
前に、記憶素子２によりトランジスタ２２及び２３を正
確に制御するのに充分な電圧差が導体７及び８間に確立
されるのは重要なことである。導体７及び８間に適切な
電圧差が存在する早い時期にトランジスタ２４をオンと
するために、電圧Ｖｃｃから１〜ランジスタ２４のゲー
トへ並列に接続されたトランジスタ２６及び２７が導体
７及び８の電圧を監視して、トランジスタ２２及び２３
が高信頼度で正しい動作を行うのに充分なだけ記憶素子
２によって導体７及び８の対応する一方の電圧が低減さ
れる時、トランジスタ２６及び２７の一方もしくは他方
を導通させる。トランジスタ２６及び２７の一方が導通
するまでトランジスタ２４のゲートは大地電位にあり、
ＰＲＥＣＨＡＲＧＥ ＣＬＯＣＫによりオンとされる
時トランジスタ２８により大地に放電されるためトラン
ジスタは非導通とされる。
通させる。記憶素子２からビットを読み取るものとする
と、行選定信号が導体５に加えられてトランジスタ１２
及び１３を導通させる。素子２に記憶されたビットに従
って、導体７及び８の一方から電流が引き出され他から
は実質的に電流は引き出されない。素子２を構成する装
置が小さいため、引き出される電流は小さく、比較的長
時間（１１１ｓ以上）流して導体７及び８に電圧を生じ
、それを標準デジタル信号様式（例えば、ｔｔ Ｏ“に
対してはＯ〜２．５ 、１“に対しては３．５〜５．Ｏ
Ｖ）で記憶ビットを表わす出力信号として使用すること
ができる。この時間はメモリのアクセス時間に直接寄与
するためできるだけ短縮することが望ましく、このため
交差接続トランジスタ２２及び２３がそれぞれ導体７及
び８から大地への径路へ接続され、そのゲートはそれぞ
れ導体８及び７に接続されている。トランジスタ２４（
及びトランジスタ２９）が導通している時、トランジス
タ２２及び２３は導体７及び８の電圧に応答して低電圧
導体からは大電流高電圧導体からは遥かに小さい電流を
引き出す。トランジスタ２２及び２３が電流を通すこと
ができる前、すなわちトランジスタ２４がオンとされる
前に、記憶素子２によりトランジスタ２２及び２３を正
確に制御するのに充分な電圧差が導体７及び８間に確立
されるのは重要なことである。導体７及び８間に適切な
電圧差が存在する早い時期にトランジスタ２４をオンと
するために、電圧Ｖｃｃから１〜ランジスタ２４のゲー
トへ並列に接続されたトランジスタ２６及び２７が導体
７及び８の電圧を監視して、トランジスタ２２及び２３
が高信頼度で正しい動作を行うのに充分なだけ記憶素子
２によって導体７及び８の対応する一方の電圧が低減さ
れる時、トランジスタ２６及び２７の一方もしくは他方
を導通させる。トランジスタ２６及び２７の一方が導通
するまでトランジスタ２４のゲートは大地電位にあり、
ＰＲＥＣＨＡＲＧＥ ＣＬＯＣＫによりオンとされる
時トランジスタ２８により大地に放電されるためトラン
ジスタは非導通とされる。
各列の記憶素子に対して一対のトランジスタ２２及び２
３しかないため、それらを大きくして導体７及び８から
の記憶素子よりも遥かに大きい電流を通すことができ、
従って正確な範囲の出力電圧をより迅速に確立すること
ができる。導体７及び８の電圧を監視するトランジスタ
２６及び２７にはトランジスタ２２及び２３と同じかも
しくは幾分高い導通閾値電圧を与えることができ、従っ
てトランジスタ２４がオンとされると導体７及び８の電
圧によるトランジスタ２２及び２３の導電率の差が明確
に決定される。
３しかないため、それらを大きくして導体７及び８から
の記憶素子よりも遥かに大きい電流を通すことができ、
従って正確な範囲の出力電圧をより迅速に確立すること
ができる。導体７及び８の電圧を監視するトランジスタ
２６及び２７にはトランジスタ２２及び２３と同じかも
しくは幾分高い導通閾値電圧を与えることができ、従っ
てトランジスタ２４がオンとされると導体７及び８の電
圧によるトランジスタ２２及び２３の導電率の差が明確
に決定される。
前記回路によりトランジスタ２４のスイッチオンの最適
タイミング従って交差接続トランジスタ２２及び２３の
最早用動作が与えられ、これらのトランジスタの高信頼
度動作が得られる。従って、本回路によりランダムアク
セスメモリから読み取りを行うための最小可能アクセス
時間が得られる。
タイミング従って交差接続トランジスタ２２及び２３の
最早用動作が与えられ、これらのトランジスタの高信頼
度動作が得られる。従って、本回路によりランダムアク
セスメモリから読み取りを行うための最小可能アクセス
時間が得られる。
図は多数列を有することができるメモリの１列の記憶素
子の一部を示しているに過ぎない。例えば、メモリは各
列に１０２４個の記憶素子を有することができ、また行
選定導体は適切なデコーダマトリックスにより励起する
ことができ、従って特定行を識別するのに入力データの
１０ビットしか必要としない。
子の一部を示しているに過ぎない。例えば、メモリは各
列に１０２４個の記憶素子を有することができ、また行
選定導体は適切なデコーダマトリックスにより励起する
ことができ、従って特定行を識別するのに入力データの
１０ビットしか必要としない。
本発明を一実施例について説明してきたが、発明の範囲
内で実施例にさまざまな変更を加えられることをお判り
願いたい。
内で実施例にさまざまな変更を加えられることをお判り
願いたい。
以上の説明に関連して更に以下の項を開示する。
（１） 各々がデータの１ビットを記憶することがで
きアドレスされると記憶されたピットを表わす相補出力
電流信号を出力する複数個のデータ記憶素子と、 それぞれ相補出力信号を受信する一対の出力導体と、 出力導体を所定電圧に充電する装置と、各々がアドレス
された記憶素子からの出力信号を出力導体に加えた後に
他方の出力導体の電圧に応答して各出力導体を放電させ
、アドレスされた記憶素子からの出力信号により低電圧
を有する一方の出力導体の電圧を完全に放電させるよう
に接続された一対の電界効果型装置とを具備し、アドレ
スされた記憶素子からの出力信号により出力導体の電圧
に応答して、出力導体の電圧がトランジスタ対の信頼度
の高いスイッチングを可能とする値に達した時に前記電
界効果型装置対に電流を通すことができる装置が設けら
れているランダムアクセスメモリ。
きアドレスされると記憶されたピットを表わす相補出力
電流信号を出力する複数個のデータ記憶素子と、 それぞれ相補出力信号を受信する一対の出力導体と、 出力導体を所定電圧に充電する装置と、各々がアドレス
された記憶素子からの出力信号を出力導体に加えた後に
他方の出力導体の電圧に応答して各出力導体を放電させ
、アドレスされた記憶素子からの出力信号により低電圧
を有する一方の出力導体の電圧を完全に放電させるよう
に接続された一対の電界効果型装置とを具備し、アドレ
スされた記憶素子からの出力信号により出力導体の電圧
に応答して、出力導体の電圧がトランジスタ対の信頼度
の高いスイッチングを可能とする値に達した時に前記電
界効果型装置対に電流を通すことができる装置が設けら
れているランダムアクセスメモリ。
（２１第（１）項記載のメモリにおいて、前記出力導体
の電圧に応答する前記装置はそれぞれ出力導体に接続さ
れたゲート及び前記所定電圧と実質的に等しい基準電圧
に接続されたソースを有する第２の電界効果型装置対を
含み、そのベースが接続されている出力導体の電圧が前
記第１の電界効果型装置対の信頼度の高いスイッチング
を保証する値に達する時に前記第２の電界効果型装置対
の一方もしくは他方が導通し、 前記第２の電界効果型装置対のいずれかの導通に応答し
て前記第１の電界効果型装置対に電流を通させる装置を
具備するランダムアクセスメモリ。
の電圧に応答する前記装置はそれぞれ出力導体に接続さ
れたゲート及び前記所定電圧と実質的に等しい基準電圧
に接続されたソースを有する第２の電界効果型装置対を
含み、そのベースが接続されている出力導体の電圧が前
記第１の電界効果型装置対の信頼度の高いスイッチング
を保証する値に達する時に前記第２の電界効果型装置対
の一方もしくは他方が導通し、 前記第２の電界効果型装置対のいずれかの導通に応答し
て前記第１の電界効果型装置対に電流を通させる装置を
具備するランダムアクセスメモリ。
（３） 第（２）項記載のメモリにおいて、前記第２
の電界効果型装置対のいずれかの導通に応答する前記装
置はもう一つの電界効果型装置を含み、そのソース−ド
レン径路は前記第１の電界効果型装置対のソース−ドレ
ン径路と直列接続されていて前記もう一つの電界効果型
装置が導通する時前記第１の電界効果型装置対は電流を
通すことができ、さらに前記もう一つの電界効果型装置
のゲートを予充電して非導通とする装置を具備し、第２
の電界効果型装置対のドレーンはもう一つの電界効果型
装置のベースに接続されていて第２の電界効果型装置対
が導通する時にそれを放電させるランダムアクセスメモ
リ。
の電界効果型装置対のいずれかの導通に応答する前記装
置はもう一つの電界効果型装置を含み、そのソース−ド
レン径路は前記第１の電界効果型装置対のソース−ドレ
ン径路と直列接続されていて前記もう一つの電界効果型
装置が導通する時前記第１の電界効果型装置対は電流を
通すことができ、さらに前記もう一つの電界効果型装置
のゲートを予充電して非導通とする装置を具備し、第２
の電界効果型装置対のドレーンはもう一つの電界効果型
装置のベースに接続されていて第２の電界効果型装置対
が導通する時にそれを放電させるランダムアクセスメモ
リ。
（４） 第（１）項記載のメモリにおいて、前記各記
憶素子は前記出力導体対にそれぞれ接続された相補出力
信号を有し双安定回路に構成された２個のＣＭＯ８増幅
器を含むランダムアクセスメモリ。
憶素子は前記出力導体対にそれぞれ接続された相補出力
信号を有し双安定回路に構成された２個のＣＭＯ８増幅
器を含むランダムアクセスメモリ。
（５）第（４）項記載のメモリにおいて、各記憶素子は
行を選定して選定行導体を励起した時に前記選定行導体
の電圧に応答して出力信号を前記出力導体対へ接続する
２個の電界効果型装置を含むランダムアクセスメモリ。
行を選定して選定行導体を励起した時に前記選定行導体
の電圧に応答して出力信号を前記出力導体対へ接続する
２個の電界効果型装置を含むランダムアクセスメモリ。
（６）第（５）項記載のメモリにおいて、入力２進デジ
ツトを表わす相補電圧を前記出力導体に加えて前記第１
の電界効果型装置対を作動不能とし行導体の励起により
選定されるデータ記憶素子内へ入力デジットを記憶可能
とする入力装置を含むランダムアクセスメモリ。
ツトを表わす相補電圧を前記出力導体に加えて前記第１
の電界効果型装置対を作動不能とし行導体の励起により
選定されるデータ記憶素子内へ入力デジットを記憶可能
とする入力装置を含むランダムアクセスメモリ。
第１図は集積回路に構成するのに適したランダムアクセ
スメモリの１列の第ｎ−１，ｎ、ｎ＋１行のデータ記憶
素子を示す。 参照符号の説明 １．２．３・・・データ記憶素子 ４．５．６・・・行選定導体 ７．８・・・列導体 ｉｏ、ｉｌ・・・ＣＭＯＳインバータ回路１２．１３・
・・ＭＯＳトランジスタ ２０．２１，２６．２７・・・ＰＭＯＳトランジス２２
．２３．２４．２８．２９・・・ＮＭＯ８Ｉ−ラジスタ
スメモリの１列の第ｎ−１，ｎ、ｎ＋１行のデータ記憶
素子を示す。 参照符号の説明 １．２．３・・・データ記憶素子 ４．５．６・・・行選定導体 ７．８・・・列導体 ｉｏ、ｉｌ・・・ＣＭＯＳインバータ回路１２．１３・
・・ＭＯＳトランジスタ ２０．２１，２６．２７・・・ＰＭＯＳトランジス２２
．２３．２４．２８．２９・・・ＮＭＯ８Ｉ−ラジスタ
Claims (1)
- （１）各々がデータの１ビットを記憶することができア
ドレスされると記憶されたビットを表わす相補出力電流
信号を出力する複数個のデータ記憶素子と、 それぞれ相補出力信号を受信する一対の出力導体と、 出力導出を所定電圧に充電する装置と、 各々がアドレスされた記憶素子からの出力信号を出力導
体に加えた後に他方の出力導体の電圧に応答して各出力
導体を放電させ、アドレスされた記憶素子からの出力信
号により低電圧を有する一方の出力導体の電圧を完全に
放電させるように接続された一対の電界効果型装置とを
具備し、アドレスされた記憶素子からの出力信号により
出力導体の電圧に応答して、出力導体の電圧がトランジ
スタ対の信頼度の高いスイッチングを可能とする値に達
した時に前記電界効果型装置対に電流を通すことができ
る装置が設けられているランダムアクセスメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8506949 | 1985-03-18 | ||
| GB08506949A GB2172761B (en) | 1985-03-18 | 1985-03-18 | Random access memory using semiconductor data storage elements |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61267992A true JPS61267992A (ja) | 1986-11-27 |
| JPH0574158B2 JPH0574158B2 (ja) | 1993-10-15 |
Family
ID=10576173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61059068A Granted JPS61267992A (ja) | 1985-03-18 | 1986-03-17 | ランダムアクセスメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4739499A (ja) |
| JP (1) | JPS61267992A (ja) |
| GB (1) | GB2172761B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6247897A (ja) * | 1985-08-28 | 1987-03-02 | Sony Corp | 読み出し増幅器 |
| JPH0810550B2 (ja) * | 1986-09-09 | 1996-01-31 | 日本電気株式会社 | バツフア回路 |
| JPH0268796A (ja) * | 1988-09-02 | 1990-03-08 | Fujitsu Ltd | 半導体記憶装置 |
| US4975879A (en) * | 1989-07-17 | 1990-12-04 | Advanced Micro Devices, Inc. | Biasing scheme for FIFO memories |
| GB2277390B (en) * | 1993-04-21 | 1997-02-26 | Plessey Semiconductors Ltd | Random access memory |
| KR0164803B1 (ko) * | 1995-07-15 | 1999-02-01 | 김광호 | 불휘발성 반도체메모리의 센스앰프 |
| JP3729965B2 (ja) * | 1997-03-03 | 2005-12-21 | 株式会社ルネサステクノロジ | バッファ回路 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5838873B2 (ja) * | 1980-10-15 | 1983-08-25 | 富士通株式会社 | センス回路 |
| US4412143A (en) * | 1981-03-26 | 1983-10-25 | Ncr Corporation | MOS Sense amplifier |
| US4627033A (en) * | 1984-08-02 | 1986-12-02 | Texas Instruments Incorporated | Sense amplifier with reduced instantaneous power |
-
1985
- 1985-03-18 GB GB08506949A patent/GB2172761B/en not_active Expired
-
1986
- 1986-03-11 US US06/838,495 patent/US4739499A/en not_active Expired - Lifetime
- 1986-03-17 JP JP61059068A patent/JPS61267992A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0574158B2 (ja) | 1993-10-15 |
| US4739499A (en) | 1988-04-19 |
| GB8506949D0 (en) | 1985-04-24 |
| GB2172761B (en) | 1988-11-09 |
| GB2172761A (en) | 1986-09-24 |
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|---|---|---|---|
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