KR930000769B1 - 반도체 메모리 소자 - Google Patents

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Abstract

내용 없음.

Description

반도체 메모리 소자
제1도는 종래 기술의 반도체 메모리 소자를 도시하는 개략적인 블럭 라인도.
제2도는 제1도의 메모리 소자의 정상 동작을 도시하는 타이밍 라인도.
제3도는 제1도의 메모리 소자의 에러 동작을 도시하는 타이밍 라인도.
제4도는 본 발명의 일실시예에 따른 메모리 소자의 개략적인 블럭 라인도.
제5도는 제4도의 메모리 소자 동작을 도시하는 타이밍 라인도.
제6도는 본 발명의 다른 실시예에 따른 메모리 소자의 개략적인 블럭 라인도.
제7도는 제6도의 메모리 소자의 동작을 도시하는 타이밍 라인도.
* 도면의 주요부분에 대한 부호의 설명
10 : 사전 충전 회로 11 : 행 디코더
12 : 열 디코더 13 : 입력/출력 회로
14 : 제어회로 CL : 메모리셀
DB : 데이타 라인
본 발명은 반도체 메모리 소장에 관한 것으로, 특히 다수의 비트 라인 및 한쌍의 공통 데이타 라인이 각각의 억세스 동작 전에 사전 충전되어지는 반도체 메모리 소자에 관한 것이다.
소위 1-트랜지스터 메모리 셀을 사용하는 다이나믹형 메모리 소자등의 반도체 메모리 소자는 대용량 메모리로서 여러 분야에서 광범위하게 사용되어져 왔다. 종래의 메모리 소자는 다음과 같이 구성된다. 매트릭스형의 행 및 열에 다수의 메모리 셀이 배열되며, 행 및 열 각각에 다수의 워드 라인 및 다수의 비트 라인쌍이 배열되어진다. 다수의 비트 라인쌍에 다수의 감지 증폭기가 제공된다. 열 선택을 실행하기 위해 비트라인 쌍과 한쌍의 공통 데이타 라인 사이에 다수의 전달 게이트 트랜지스터가 결합된다. 동작중, 비트 라인쌍 및 공통 데이타 라인쌍은 각각의 억세스 동작 이전에 사전 충전되다. 억세스 동작이 시작된 후에, 워드 라인중 하나가 선택되고, 작은 전위차는 비트 라인의 각 쌍 사이에서 발생된다. 그때, 감지 증폭기는 비트 라인의 각 쌍에서 작은 전위차를 점진적으로 증폭시킬 수 있으며, 반면에 전달 게이트 트랜지스터의 한 쌍은 선택적으로 도통된다. 결과적으로 비트 라인의 한쌍은 전기적으로 공통 데이타 라인쌍에 접수되며 비트 라인의 선택된 쌍에서 판독 신호는 공통 데이타 라인쌍에 절달된다. 비트 라인의 각 쌍은 1/2 Vcc (Vcc : 전력값)중간 전압에서 사전 충전되며, 비트 라인의 각 쌍의 레벨은 감지 증폭기에 의해 증폭 동작이 종료되기 전에 작은 시호 차이를 갖는 중간 전압 근처에 존재한다. 공통 데이타 라인쌍이 전력 Vcc에서 사전 충전된다. 그러므로, 비트라인의 선택된 쌍이 전기적으로 공통 데이타 라인쌍에 접속될때 큰 용량의 전기적 충전은 공통 데이타 라인쌍으로부터 비트 라인의 선택된 라인으로 출력하여 비트 라인의 선택된 쌍의 전위에 영향을 미친다. 특히, 전달 게이트 트랜지스터의 선택된 쌍이 효과적인 전도 저항에서 다른 값을 가지는 경우에는, 공통 데이타 라인 쌍에서 전기적 충전은 비트 라인의 선택된 쌍으로 흐른다.
상기 경우에, 비트 라인 선택쌍의 하나가 상당히 높은 전위를 취하고 상당히 큰 전도 저항을 가지는 하나의 전달 게이트 트랜지스터에 접속되는 경우 그리고 다른 비트 라인이 상당히 낮은 전위를 취하고 상당히 낮은 전도 저항을 가지는 다른 전달 게이트 트랜지스터에 접속되는 경우에, 상기 하나의 비트 라인 및 다른 비트 라인은 저 및 고 레벨을 에러적으로 발생하며, 각각의 전기 충전은 전달 게이트 트랜지스터의 선택쌍이 상기 감지 증폭기에 의해 증폭 동작이 완성되기 전에 전도 상태를 표시하는 경우 동일하지 않게 사라진다. 따라서, 상기 일반적 메모리 소자의 단점은 상기 메모리 셀에 기억된 데이타가 판독 동작에서 소멸되는 것이다.
본 발명의 목적은 에러 없이 억세스 동작을 수행하는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 또 다른 목적은 사전 충전된 회로 및 공통 데이타 라인의 개선된 회로 장치를 가지는 반도체 메모리 소자를 제공하는 것이다.
본 발명에 따른 반도체 메모리 소자는 복수의 워드 라인과, 워드 라인과 교차하는 복수의 비트 라인 쌍과, 워드 라인 및 비트 라인에 결합하는 복수의 메모리셀고, 복수의 감지증폭기와, 복수의 비트 라인쌍을 위해 제공되는 복수의 비트 라인 사전 충전 회로와, 한쌍의 공통 데이타 라인과, 한쌍의 비트 라인을 공통 데이타 라인쌍에 선택적으로 접속시켜서 그들 사이에 신호 통로를 이루게 하는 열 선택 회로와, 데이타 라인쌍을 대략 제3 전위로 사전 충전시키는 데이타 라인 사전 충전 회로를 구비하는데, 여기서 상기 감지 증폭기 각각은 비트 라인쌍 각각에 결합되어 각각의 비트 라인쌍을 차례로 제1 및 제2전위로 각각 증폭시키며, 상기 비트 라인 사전 충전 회로 각각이 비트 라인쌍을 제1 및 제2 전위 사이의 중간값을 갖는 제3 전위로 사전 충전시킨다.
본 발명에 따르면, 공통 데이타 라인쌍은 제1 및 제2 전위의 중간 레벨을 갖는 제3 전위로 사전 충전되며, 따라서 데이타 라인으로부터 선택된 비트 라인쌍으로의 전기·전하의 흐름은 작게된다. 따라서, 공통 데이타 라인의 사전 충전 전위가 비트 라인에 주는 영향은 효과적으로 억제될 수 있다.
제1도를 참조하여, 종래 기술의 반도체 메모리 소자는 서술될 것이다.
제1도에 도시된 바와 같이, m워드 라인 WL1-WLm과 n쌍의 비트라인
Figure kpo00001
이 행과 열의 매트릭스 형태로 배열된다. 워드 라인과 비트 라인의 교차점에 다이나믹 형태의 메모리 셀 CL이 공지된 방식으로 배치된다.
비트 라인
Figure kpo00002
의 각 쌍의 한 단부에는 비트 라인 평형-사전 충전 회로 BP1-BPn가 배치되며, 도시된 바와 같이 비트 라인 각 쌍의 다른 단부에는 한쌍의 공통 데이타 라인 DB,
Figure kpo00003
에 접속된 이동 스위치 YSW1-YSWn가 배치되어 있다. 각각의 이동 스위치 YSW1-YSWn는 N채널 MOS트랜지스터 Q8및 Q9를 포함하고 있으며, 열 디코더(12)로부터의 열 선택 신호 Y1-Yn에 따라 각각의 감지 증폭기 SA1-SAn와 데이타 라인 사이의 전기적 접속의 형성 및 단절을 위한 스위칭 작동을 할 수 있다. 각각의 차동 감지 증폭기 SA1-SAn는 P채널 트랜지스터 Q4및 Q7를 포함하고 있으며, 한쌍의 감지 제어 신호 SAP,
Figure kpo00004
에 의해 구동된다.
데이타 라인 DB,
Figure kpo00005
은 두 라인 DB,
Figure kpo00006
모두가 전원 전압 Vcc에서 사전 충전되도록 저 레벨의 사전 충전신호
Figure kpo00007
에 의해 턴온되는 P채널 MOS트랜지스터 Q21및 Q22를 가진 평형 사전 충전 회로(10)에 의해 사전 충전된다.
사전 충전 전위 1/2 Vcc가 공급된 전압 라인 HVC은 비트 라인 균형-사전 충전 회로 BP1-BPn에 인가된다. 행 디코더(11)는 워드 라인(WL1-WLn)중의 1개를 선택하며, I/O단자 I/O에 접속된 입력/출력회로(13)는 공지된 방식으로 데이타 라인 DB,
Figure kpo00008
에 접속된다.
제2도는 제1도의 메모리에 대한 동작을 설명한 것이다. t1시점 이전의 사전 충전 주기 Tp동안에, 사전 충전 신호 αP,
Figure kpo00009
는 각각 고 레벨, 저 레벨이다. 따라서 각 사전 충전 회로 BP1-BPn의 트랜지스터 Q10-Q12는 고레벨 αP에 응답해서 각 쌍의 비트 라인을 1/2Vcc 전위로 사전 충전되도록 모두 도통 상태가 되지만 사전 충전 회로(10)의 트랜지스터(Q21),(Q22)는 저레벨
Figure kpo00010
에 응답해서 도통되기 때문에 Vcc전위에서 한쌍의 데이타 라인 DB,
Figure kpo00011
를 사전 충전한다. 이때에 t1시점에서 액티브 주기 Ta는 초기화되고, 사전 충전 회로 BP1-BPn는 인에이블되지 않는다. t2시점에서는 워드 라인중에서 한개 라인, 예컨대 WL1이 고레벨로 선택된다. 이 경우, 메모리 셀(CL)은 선택 워드 라인 WL1에 접속되며, 비트 라인 BL1이 선택당한다. 메모리 셀(CL)에는 그것의 용량성(CM)이 셀 트랜지스터(QM)와 고정 전위(Vf)사이에 접속된 상태에서 ˝1˝레벨이 저장된 것으로 간주하면, 비트 라이(BL1)은 전위면에 약간 상승하지만, 비트 라인 BL1은 사전 충전 레벨 (1/2Vcc)상태로 유지된다.
신호 SAP가 시점 t3에서 낮게 세트되어진 신호 라인
Figure kpo00012
과 동시에 높게 될시에, 감지 증폭기 SA1-SAn이 각각의 비트 라인의 전위차를 증폭시킨다.
열 부분 신호 Y1가 시점 t4에서 높게 될시에, 비트 라인 BL1,BL1 및 데이타 라인 DB,
Figure kpo00013
가 YSW1을 통해 전기적으로 접속된다. 데이타 라인
Figure kpo00014
으로부터의 전하의 주입으로 인해 비트 라인의 전위가 일시적으로 증가할지라도, 데이타 라인 DB의 전위와 함께 전위가 접지 레벨(GND)로 서서히 세트된다. 데이타 라인 DB의 전위가 비트 라인 BL1에 전기적으로 연결될시에 Vcc보다 더 낮게 될지라도, 비트 라인 BL1과 데이타 라인 DB의 전기적 접속이 전위의 증가를 가속시킨다. 비트 라인 BL1의 전위 레벨이 N-채널 MOS 트랜지스터 Q8의 임계 전압 VT에 의해 Vcc보다 더 낮게 될시에 상기 트랜지스터 Q8이 턴 오프되고 데이타 라인 DB의 전위 레벨이 더 이상 감소되지 않는다. 앞서 언급된 일련의 연산을 통해 메모리 셀 CLs에 기억된 데이타(전하)가 감지 증폭기 SA1에 의해 증폭되고 데이타 라인 DB,
Figure kpo00015
에 인가된다.
그래서, 시점 t5에서, 작동주기가 끝난다.
전술한 종래의 반도체 메모리 소자에 있어서, 데이타 라인의 전위는 Vcc에서 사전 충전된다.
열 선택 신호 Y1의 전위는 비트 라인 BL1과
Figure kpo00016
간의 전위차가 작게 남아있는 동안 높게 세트한다. 트랜지스터 Q8및 Q9의 전류 경로에 저장 저항 R1및 R2이 필연적으로 제공된다. 만약, 저항 R1의 저항이 트랜지스터 Q8의 온 저항이 보다 거의 50% 만큼 비정삭적으로 높게 되면 그 이유는 생성 시프템의 편차 또는 기형으로 기인한다. R2의 저항이 정상 (R1〉R2)적으로 있는 동안, 데이타 라인 DB와 더불어 비트 BL1의 전기 접속은 R1과 R2를 비교한 바와 같이 분명히 약화되며, 비트 라인 BL1의 전위 상승은 감지 증폭기 SA1의 증폭률에만 의지한다.
비트 라인
Figure kpo00017
에 대해서는, 데이타 라인
Figure kpo00018
을 가진 전기 접속은 전위 상승으로 귀착한다.
만약, 열 선택 신호 Y1의 전위가 높게 세트한다면, 비트 라인 BL1 및
Figure kpo00019
간의 전위차가 부적당하게 크게 되는 사이, 상기 전위는 제3도에 도시된 바와 같이 시점 t4에서 반전되고 비트 라인
Figure kpo00020
은 높게 되는데 반해, 비트 라인 BL1은 낮게 된다. 상기 단점은 메모리 셀에 저장된 데이타가 파괴되는 것이다.
제4도를 참조하여, 양호한 실시예에 따른 반도체 메모리 소자가 설명될 것이다.
다음 도면에서, 제1도의 대응하는 소자 또는 부분은 유사한 것을 참조하여 표시되고, 이것에 대한 상세한 설명은 생략될 것이다.
이 실시예에 대한 메모리는 제1도 사전 충전 회로(10)에서 데이타 라인 사전 충전 회로(10')를 사용하여 기본적으로 얻어진다. 사전 충전 회로(10')는 αP의 고 레벨에 응답하는 라인 HVC에 공급된 1/2 Vcc 레벨에
Figure kpo00021
, 그리고 데이타 라인의 DB의 동작 전하쌍 및 N채널 트랜지스터 Q31-Q33를 포함한다.
제어회로(14)는 N-채벌 MOS트랜지스터 Q16-Q19와 P-채널 MOS트랜지트서 Q15를 포함한다. 제어 회로(14)는 시점 t3전에 트랜지스터 Q16-Q18을 통해 고 레벨 αP에 응답하는
Figure kpo00022
와 SAP의 1/2 Vcc레벨을 발생하고, 시점 t3후에 동작 주기에서 저 레벨
Figure kpo00023
와, 고 레벨 αS에 응답하는 저 레벨
Figure kpo00024
와 고 레벨 Vcc SAP를 발생한다. 즉 제어회로(14)는 동작 주기에서 감지 증폭기가 동작할 수 있는 것에 대해 SAP의 접지레벨과
Figure kpo00025
의 Vcc레벨 그리고 사전 충전 주기에서 SAP-SAN감지 증폭기의 각 노드 사전 충전에 대해
Figure kpo00026
와 SAP의 1/2 Vcc레벨을 발생한다.
제4 및 제5도에서 쉽게 알 수 있듯이, 데이타 라인의 전위는 높게 유지된
Figure kpo00027
의 전기에 의해 1/2 Vcc에 균형있게 충전되어 있음에 반해 비트 라인은 높게 유지된 신호 라인
Figure kpo00028
의 전위에 의해 1/2 Vcc에 사전 충전되어 있다. 신호
Figure kpo00029
의 전위는 워드 라인 WL1의 전위가 t2에서 높게 되기 전에 낮게 설정된다. t3후에, 제어 회로(14)는 SAP의 Vcc레벨과
Figure kpo00030
의 GND레벨을 발생시킨다. 결과적으로, 감지 증폭기 SA1-SAN에는 각각의 비트쌍에서 고 레벨을 갖는 한 비트 라인과 저 레벨을 갖는 다른 비트 라인이 Vcc레벨과 GND레벨까지 점차 증폭되도록 동작하는 전압으로서 SAN의 Vcc레벨과
Figure kpo00031
의 GND레벨이 공급된다. 종래의 예와 유사한 동작은 열 선택 신호 Y1의 전기가 t4에서 높게 될때까지 실행된다. 열 선택 신호 Y1의 전위가 높게 될때, 데이타 라인 DB,
Figure kpo00032
의 쌍은 t4에서 각각의 비트 라인 BL1 및
Figure kpo00033
에 전기적으로 접속된다. t4에서 비트 라인 BL1은 데이타 라인 DB의 전위로 일시적으로 떨어짐에 비해 비트 라인
Figure kpo00034
은 데이타 라인
Figure kpo00035
의 전위까지 일시적으로 상승한다.
감지 증폭기(SA1)의 증폭 능력 때문에 비트 라인(BL1,
Figure kpo00036
) 사이의 전위차가 성장하는 경향이 있게 되어 데이타 라인(DB,
Figure kpo00037
)의 쌍 사이에 전위차가 또한 생성된다.
비트 라인 사이의 전위차가 저항(R1)의 저항이 높게 되게 충분히 크지 않는 동안에 열 선택 신호(Y1)의 전위가 높게될때, 비트 라인(
Figure kpo00038
)의 전위는 제5도에 도시된 값을 감소시키지 않게 해준다. 이러한 것은 저항(R1)의 작용 때문이다. 비록 비트 라인(
Figure kpo00039
)의 전위가 일시적으로 제5도에 도시된 바와 같은 I/O라인의 전위를 상승시킨다 하더라도, 그 전위는 1/2Vcc이하가 된다.
결과적으로, 비트 라인(BL1)의 전위는 비트 라인(
Figure kpo00040
)의 전위보다 더 높게 되어, 메모리 셀(CLS)에 저장된 데이타는 결코 파괴되지 않는다.
상기 설명이 비록 비트 라인(BL1)에 관하여 행하여 졌다 하더라도, 같은 처리가 다른쌍의 비트 라인에 응용될 수 있다.
제6도와 제7도를 참조하여, 본 발명의 다른 실시예에 따른 반도체 메모리 소자가 설명될 것이다.
이러한 실시예는 제4도의 회로(10')의 위치에 N채널 트랜지스터(Q33)로 구성된 사전 충전 회로(10˝)에 의해 얻어지며, 또한 P채널 트랜지스터(Q41,Q42) 및 P채널 인에이블 트랜지스터(Q45)와 N채널 인에이블 트랜지스터(Q46)로 구성된 CMOS형 필립플롭을 가지고 있는 데이타 증폭기(BA)가 제공된다.
이 트랜지스터(Q33)는 사전 충전 주기에서
Figure kpo00041
의 고 레벨에 따라 한쌍의 데이타 라인(DB,
Figure kpo00042
)사이에서 단락회를 구성한다. 이 한쌍의 데이타 라인(DB 및 DB)이 거의 같은 용량을 기지며,
Figure kpo00043
B의 고 레벨에 따라 인에이블된 증폭기(BA)에 의한 Vcc레벨 및 접지 레벨고, 제2도의 작동 주기로 시점(t5)에서
Figure kpo00044
B의 저 레벨로 증폭되기 때문에, 이 한상의 데이타 라인(DB 및
Figure kpo00045
)은 회로(10)에 의해 그 데이타 라인을 간단히 단락시키므로 1/2 Vcc 레벨에서 세트된다. 또한, 각각의 비트 라인 사전 충전 회로(BP1-BP)에서, 트랜지스터(Q16및 Q11)가 같은 이유로 삭제될 수도 있다.
상기 기술한 것처럼, 메모리 셀에 기억된 데이타는, 데이타 라인과 비트 라인을 전기적으로 접속시키기 위한 전달 스위치의 유효 저항이 양적 변호, 공정 시스템의 결함, 또는 이 스위치가 부적당한 비트 라인의 상이한 전위에 있는 동안에 턴-온되는 경우로 인하여 비정상적으로 된다 하더라도, 비트 라인의 레벨과 마찬가지로 동일한 1/2Vcc레벨로 셀 데이타 라인을 사전 충전시켜 데이타 라인에 효과적으로 제공할 수 있다.

Claims (7)

  1. 다수의 워드 라인, 상기 워드 라인과 교차하는 다수의 쌍의 비트 라인, 상기 워드 라인 및 상기 비트 라인에 결합된 다수의 메모리 셀, 각 쌍의 비트 라인에 결합되어, 하나 및 다른 각 쌍의 비트 라인을 제각기 제1 및 제2전위로 효과적으로 증폭하는 각각의 다수의 감지 증폭기, 상기 다수의 쌍의 비트 라인을 포함하고, 상기 제1 및 제2전위 사이의 중간치를 가진 제3 전위로 각 쌍의 비트 라인을 효과적으로 사전 충전하는 각각의 다수의 비트 라인 사전 충전 회로, 한쌍의 공동 데이타 라인, 한쌍의 상기 비트 라인을 상기 쌍의 공동 데이타 라인에 선택적으로 접속하여, 그 사이에서 신호 경로를 설정하는 열 선택 회로와, 상기 제3전위로 상기 쌍의 데이타 라인을 효과적으로 사전 충전하는 데이타 라인 사전 충전 회로를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 각 메모리 셀은 저장 용량성 및 상기 저장 용량성 및 하나의 상기 비트 라인 사이에 결합된 전달 게이트 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 데이타 라인 사전 충전 회로는 상기 데이타 라인을 효과적으로 단락시키기 위한 수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 각 비트 라인 사전 충전 회로는 관련된 비트 라인을 효과적으로 단락시키기 위한 수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 각 감지 증폭기 CMOS-형 필립플롭을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서, 상기 데이타 라인의 전위를 상기 제1 및 제2전위로 효과적으로 증폭시키기 위한 데이타 증폭기를 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서, 상기 열 선택 회로는 다수의 쌍의 비트 라인 및 상기 쌍의 공동 데이타 라인 사이의 결합된 다수의 전송 게이트 및 한쌍의 상기 전송 게이트를 선택적으로 인에이블시키기 위한 수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
KR1019890017392A 1988-11-28 1989-11-28 반도체 메모리 소자 KR930000769B1 (ko)

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