JPS63188888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS63188888A JPS63188888A JP62020715A JP2071587A JPS63188888A JP S63188888 A JPS63188888 A JP S63188888A JP 62020715 A JP62020715 A JP 62020715A JP 2071587 A JP2071587 A JP 2071587A JP S63188888 A JPS63188888 A JP S63188888A
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 10
- 230000010354 integration Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 15
- 229920000742 Cotton Polymers 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、半導体記憶装置における高集積化のための
改良に関し、特に、ビット線のプリチャージのための構
成の改良に関する。
改良に関し、特に、ビット線のプリチャージのための構
成の改良に関する。
［従来の技術］
第４図は、従来の半導体記憶装置の一例としてのダイナ
ミック型ＭＯ８ＲＡＭのメモリアレイ周辺の回路図であ
って、ビット線対１つ分だけを取出して描いたものであ
る。第４図において、ＢＬ、ＢＬ：対をなすビット線 Ｓ、Ａ、：センスアンプ Ｉｌｏ、Ｉｌｏ：対をなすデータ入出力線Ｔ３．Ｔ４：
コラム選択用トランスファゲートＣ１，Ｃ２：メモリセ
ルキャパシタ ＴＧ１．ＴＧ２ ：メモリセル選択用のトランスファゲ
ート ＷＬＯ，ＷＬｌ ：ワード線 Ｔ１．Ｔ２ ：ビット線プリチャージ用のトランジスタ φｐ「：ピット線プリチャージ信号 ＶＩＩＬ：ビット線プリチャージ電源 φＳ：センス信号 φＳ：センス信号（φＳの反転信号） Ｎ１：コラムデコーダの出力ノード である。
ミック型ＭＯ８ＲＡＭのメモリアレイ周辺の回路図であ
って、ビット線対１つ分だけを取出して描いたものであ
る。第４図において、ＢＬ、ＢＬ：対をなすビット線 Ｓ、Ａ、：センスアンプ Ｉｌｏ、Ｉｌｏ：対をなすデータ入出力線Ｔ３．Ｔ４：
コラム選択用トランスファゲートＣ１，Ｃ２：メモリセ
ルキャパシタ ＴＧ１．ＴＧ２ ：メモリセル選択用のトランスファゲ
ート ＷＬＯ，ＷＬｌ ：ワード線 Ｔ１．Ｔ２ ：ビット線プリチャージ用のトランジスタ φｐ「：ピット線プリチャージ信号 ＶＩＩＬ：ビット線プリチャージ電源 φＳ：センス信号 φＳ：センス信号（φＳの反転信号） Ｎ１：コラムデコーダの出力ノード である。
第５図は、第４図に示したセンスアンプＳ、Ａ。
の具体的な回路例を示す図であり、また、第６図は、コ
ラムデコーダの回路例を示す図である。コラムデコーダ
は、第６図に示すように、入力アドレス信号ｙ１． ｙ
Ｊ、 ｙｋのすべてが゛′Ｈ″レベルになると、その出
力ノードＮ１が“Ｈ”レベルとなり、ビット線選択信号
を出力するように構成されている。
ラムデコーダの回路例を示す図である。コラムデコーダ
は、第６図に示すように、入力アドレス信号ｙ１． ｙ
Ｊ、 ｙｋのすべてが゛′Ｈ″レベルになると、その出
力ノードＮ１が“Ｈ”レベルとなり、ビット線選択信号
を出力するように構成されている。
第７図は、第４図ないし第６図に示す従来のダイナミッ
ク型ＭＯ８ＲＡＭの動作を説明するための動作タイミン
グ図である。第４図ないし第７図を参照して、従来回路
の動作について説明する。
ク型ＭＯ８ＲＡＭの動作を説明するための動作タイミン
グ図である。第４図ないし第７図を参照して、従来回路
の動作について説明する。
信号ＲＡＳが“Ｈ”レベルのスタンドバイ状態では、ビ
ット線プリチャージ信号φｐｒも゛Ｈ″レベルであり、
トランジスタＴ１．Ｔ２がオンして、ビット線対ＢＬ、
８ｍは、プリチャージ電位ＶａＬ （Ｖａ Ｌ−１／
２Ｖｃｃ＜ＶｃｃはｔｌｉＷ位）） にプリチャージさ
れる。
ット線プリチャージ信号φｐｒも゛Ｈ″レベルであり、
トランジスタＴ１．Ｔ２がオンして、ビット線対ＢＬ、
８ｍは、プリチャージ電位ＶａＬ （Ｖａ Ｌ−１／
２Ｖｃｃ＜ＶｃｃはｔｌｉＷ位）） にプリチャージさ
れる。
ＲＡＳが１ Ｌ Ｎレベルになり、ＲＡＭがアクティブ
サイクルに入ると、ＲＡＳの立ち下がりエツジでラッチ
されたロウアドレスに従って選択されるワード１１１Ｗ
ＬＯ，ＷＬＩが立ち上がる。よって、対応するメモリセ
ルＣ１，Ｃ２に蓄積されていた電荷がビット線対８１．
ＢＬ上に現われる。
サイクルに入ると、ＲＡＳの立ち下がりエツジでラッチ
されたロウアドレスに従って選択されるワード１１１Ｗ
ＬＯ，ＷＬＩが立ち上がる。よって、対応するメモリセ
ルＣ１，Ｃ２に蓄積されていた電荷がビット線対８１．
ＢＬ上に現われる。
この後、センス信号φＳが゛Ｈ″レベル、反転センス信
号φＳが゛Ｌ″レベルになり、センスアンプＳ、Ａ、が
活性されて、ビット線対ＢＬ、ＢＬの電位の検知および
増幅が行なわれる。
号φＳが゛Ｌ″レベルになり、センスアンプＳ、Ａ、が
活性されて、ビット線対ＢＬ、ＢＬの電位の検知および
増幅が行なわれる。
さらにその後、ＣＡＳが立ち下がると、その立ち下がり
エツジでラッチされたコラムアドレスに従って選択され
るコラムデコーダ出力が゛Ｈ°ルベルになり、対応する
ビット線対ＢＬ、ＢＬのデータが入出力線上に読出され
る。
エツジでラッチされたコラムアドレスに従って選択され
るコラムデコーダ出力が゛Ｈ°ルベルになり、対応する
ビット線対ＢＬ、ＢＬのデータが入出力線上に読出され
る。
そして、ＲＡＳが再び゛Ｈ″レベルになると、すべての
信号がリセットされ、ビット線対ＢＬ。
信号がリセットされ、ビット線対ＢＬ。
ＢＬはプリチャージ状態に戻る。
［発明が解決しようとする問題点コ
従来の半導体記憶装置は、以上のように構成されている
ので、第４図に示すように、各ビット線ごとに、ビット
線プリチャージ用のトランジスタを設けるとともに、プ
リチャージ電源用の配線を施す必要があって、これが半
導体記憶装置のチップ面積の縮小化の妨げになっている
という問題点があった。
ので、第４図に示すように、各ビット線ごとに、ビット
線プリチャージ用のトランジスタを設けるとともに、プ
リチャージ電源用の配線を施す必要があって、これが半
導体記憶装置のチップ面積の縮小化の妨げになっている
という問題点があった。
この発明は、そのような問題点を解消するためになされ
たもので、各ビット線ごとに、ビット線プリチャージ用
のトランジスタ等の素子やプリチャージ電源配線を設け
ずにビット線のプリチャージが行なえるようにして、半
導体記憶装置のチップ面積の縮小を可能にすることを目
的としている。
たもので、各ビット線ごとに、ビット線プリチャージ用
のトランジスタ等の素子やプリチャージ電源配線を設け
ずにビット線のプリチャージが行なえるようにして、半
導体記憶装置のチップ面積の縮小を可能にすることを目
的としている。
［問題点を解決するための手段］
この発明に係る半導体記憶装置は、データ入出力線から
コラム選択用のトランスファゲートを介してビット線の
プリチャージを行なうようにしたものである。
コラム選択用のトランスファゲートを介してビット線の
プリチャージを行なうようにしたものである。
［作用］
この発明では、ビット線プリチャージ期間に、コラム選
択用のトランスファゲートをすべて接続状態にし、デー
タ入出力線をビット線プリチャージ電圧にすることによ
って、ビット線のプリチャージを行なう。
択用のトランスファゲートをすべて接続状態にし、デー
タ入出力線をビット線プリチャージ電圧にすることによ
って、ビット線のプリチャージを行なう。
［発明の実施例］
以下、この発明の一実施例を図について説明する。
第１図は、この発明の一実施例に係るダイナミック型Ｍ
Ｏ８ＲＡＭのメモリアレイ周辺の回路図である。
Ｏ８ＲＡＭのメモリアレイ周辺の回路図である。
第１図の回路を第４図で説明した従来の回路と比較して
みた場合の特徴は、データ入出力線対Ｉ１０、Ｉ／σに
トランジスタＴ５．Ｔ６を介してビット線プリチャージ
用１１１１ Ｖ ａ Ｌが接続され、トランジスタＴ５
．Ｔ６のオン−オフの切換えがビット線プリチャージ信
号φｐｒで行なえるようにされていることである。また
、従来回路においては、各ビット線ＢＬ、ＳＬごとに設
けられていたビット線プリチャージ用トランジスタＴ１
．Ｔ２ならびにビット綿プリチャージ用電源配線ＶａＬ
が無くされていることである。
みた場合の特徴は、データ入出力線対Ｉ１０、Ｉ／σに
トランジスタＴ５．Ｔ６を介してビット線プリチャージ
用１１１１ Ｖ ａ Ｌが接続され、トランジスタＴ５
．Ｔ６のオン−オフの切換えがビット線プリチャージ信
号φｐｒで行なえるようにされていることである。また
、従来回路においては、各ビット線ＢＬ、ＳＬごとに設
けられていたビット線プリチャージ用トランジスタＴ１
．Ｔ２ならびにビット綿プリチャージ用電源配線ＶａＬ
が無くされていることである。
このようにした結果、全体として回路が簡略化でき、チ
ップ面積を小さくすることが可能である。
ップ面積を小さくすることが可能である。
なお、その他の構成は、第４図で説明した従来のものと
同じであり、対応部分には同一の参照記号を付して、こ
こでの説明は省略する。
同じであり、対応部分には同一の参照記号を付して、こ
こでの説明は省略する。
第２図は、第１図におけるコラムデコーダの回路構成例
を示す図である。入力アドレス信号ｙ１゜ｙＪ、 ｙｋ
のレベルの如何にかかわらず、プリチャージ信号φｐ「
が゛Ｈ″レベルであれば、インバータ１１の出力ノード
はＬ”レベルになり、ナントゲート１２の出力ノードＮ
１は″Ｈ”レベルとなる。
を示す図である。入力アドレス信号ｙ１゜ｙＪ、 ｙｋ
のレベルの如何にかかわらず、プリチャージ信号φｐ「
が゛Ｈ″レベルであれば、インバータ１１の出力ノード
はＬ”レベルになり、ナントゲート１２の出力ノードＮ
１は″Ｈ”レベルとなる。
他方、プリチャージ信号φｐｒが“′Ｌ”レベルのとき
は、インバータ１１の出力ノードは゛Ｈ″レベルであり
、ナントゲート１２の出力ノードＮ１は、ナントゲート
１３の出力ノードが“Ｌ ＩＩレベルのときにのみ“Ｈ
″レベル選択状態になる。
は、インバータ１１の出力ノードは゛Ｈ″レベルであり
、ナントゲート１２の出力ノードＮ１は、ナントゲート
１３の出力ノードが“Ｌ ＩＩレベルのときにのみ“Ｈ
″レベル選択状態になる。
ナントゲート１３の出力ノードが“Ｌ”レベルとなるの
は、入力アドレス信号ｙ１． ｙＪ、 ｙｋのすべてが
Ｈ”レベルのときである。よって、この回路で構成され
たコラムデコーダは、プリチャージ信号φｐｒがＬ”で
あれば、通常の動作を正常に行なうことが理解できる。
は、入力アドレス信号ｙ１． ｙＪ、 ｙｋのすべてが
Ｈ”レベルのときである。よって、この回路で構成され
たコラムデコーダは、プリチャージ信号φｐｒがＬ”で
あれば、通常の動作を正常に行なうことが理解できる。
第３図は、上記この発明の一実施例に係るダイナミック
型ＭＯ８ＲＡＭの動作を説明するためのタイミング図で
ある。
型ＭＯ８ＲＡＭの動作を説明するためのタイミング図で
ある。
次に、第１図ないし第３図を参照して、この発明の一実
施例の動作について説明をする。
施例の動作について説明をする。
信号ＲＡＳが“Ｈ”レベルのスタンドバイ状態では、プ
リチャージ信号φｐｒも“Ｈ１１レベルとなり、データ
入出力線対Ｉ１０．Ｉ１０は、トランジスタＴ５．Ｔ６
を介してピット線プリチャージ電位■ａＬになる。
リチャージ信号φｐｒも“Ｈ１１レベルとなり、データ
入出力線対Ｉ１０．Ｉ１０は、トランジスタＴ５．Ｔ６
を介してピット線プリチャージ電位■ａＬになる。
また、プリチャージ信号φｐｒがＨＩＩレベルであるこ
とから、第２図で説明したように、コラムデコーダの出
力ノードＮ１はすべて“ＨＩＩレベルとなり、すべての
ビット線対ＢＬ、ＢＬは、データ入出力線対Ｉ１０．Ｉ
１０からコラム選択ゲートＴ３．７４を介してプリチャ
ージ電位ＶＩＬＬにプリチャージされる。このように、
データ入出力線対Ｉ１０．Ｉ１０を用いてプリチャージ
できるのは、ダイナミック型ＲＡＭにおいては、スタン
ドバイ状態では、データ入出力線対Ｉ１０．Ｉ／σは、
データ入出力のためには使用されないからである。
とから、第２図で説明したように、コラムデコーダの出
力ノードＮ１はすべて“ＨＩＩレベルとなり、すべての
ビット線対ＢＬ、ＢＬは、データ入出力線対Ｉ１０．Ｉ
１０からコラム選択ゲートＴ３．７４を介してプリチャ
ージ電位ＶＩＬＬにプリチャージされる。このように、
データ入出力線対Ｉ１０．Ｉ１０を用いてプリチャージ
できるのは、ダイナミック型ＲＡＭにおいては、スタン
ドバイ状態では、データ入出力線対Ｉ１０．Ｉ／σは、
データ入出力のためには使用されないからである。
次いで、ＲＡＳが“Ｌ”レベルになると、プリチャージ
信号φｐｒが“Ｌ ＩＴレベルになってプリチャージ状
態が解除される。そしてその後の動作は、既に説明した
従来の装置と同様に通常の動作となる。
信号φｐｒが“Ｌ ＩＴレベルになってプリチャージ状
態が解除される。そしてその後の動作は、既に説明した
従来の装置と同様に通常の動作となる。
さらに、ＣＡＳが°゛Ｌ″Ｌ″レベルと、上記従来の回
路と同様に、コラムが選択され、ビット線対ＢＬ、ＢＬ
からデータ入出力線対Ｉ１０．１７万へのデータの入出
力動作が行なわれるが、このとき、コラムデコーダ回路
は、第２図において説明したように従来の回路と同様に
入力アドレス信号ｙｌ、 ｙＪ、 ｙｋに基づいて動作
をする。
路と同様に、コラムが選択され、ビット線対ＢＬ、ＢＬ
からデータ入出力線対Ｉ１０．１７万へのデータの入出
力動作が行なわれるが、このとき、コラムデコーダ回路
は、第２図において説明したように従来の回路と同様に
入力アドレス信号ｙｌ、 ｙＪ、 ｙｋに基づいて動作
をする。
なお、この実施例においては、すべてのビット線対が、
同一のデータ入出力線対Ｉ１０．Ｉ１０を共有する場合
について説明したが、ビット線対が、所定の群ごとに別
のデータ入出力線対を有する場合であっても、この発明
を適用できることを申し添えておく。
同一のデータ入出力線対Ｉ１０．Ｉ１０を共有する場合
について説明したが、ビット線対が、所定の群ごとに別
のデータ入出力線対を有する場合であっても、この発明
を適用できることを申し添えておく。
［発明の効果］
以上のように、この発明によれば、ビット線ごとに、ビ
ット線プリチャージ用の素子およびプリチャージ電源配
線を設ける必要がなくなり、半導体記憶装置の高集積化
が可能になる。
ット線プリチャージ用の素子およびプリチャージ電源配
線を設ける必要がなくなり、半導体記憶装置の高集積化
が可能になる。
第１図は、この発明の一実施例に係るダイナミック型Ｍ
Ｏ８ＲＡＭのメモリアレイ周辺の回路図である。第２図
は、コラムデコーダの回路構成例を示す図である。第３
図は、この発明の一実施例の動作を説明するためのタイ
ミング図である。 第４図は、従来のダイナミック型ＭＯ８ＲＡＭのメモリ
アレイ周辺の回路図である。第５図は、従来の装置にお
けるセンスアンプの回路構成例を示す図である。第６図
は、従来の装置におけるコラムデコーダの回路構成を示
す図である。第７図は、従来の装置の動作を説明するた
めのタイミング図である。 図に＃ いＴ、ＢＬ、Ｂｌｊ；Ｅｌ：’ットｉｔ、Ｓ、
Ａ。 はセンスアンプ、Ｉｌｏ、Ｉｌｏはデータ入出力線、Ｔ
３．Ｔ４はコラム選択用トランスファゲート、φｐｒは
ピット線プリチャージ信号、Ｔ５．Ｔ６はトランジスタ
、ＶＩＩＬはビット線プリチャージ電位または配線を示
す。
Ｏ８ＲＡＭのメモリアレイ周辺の回路図である。第２図
は、コラムデコーダの回路構成例を示す図である。第３
図は、この発明の一実施例の動作を説明するためのタイ
ミング図である。 第４図は、従来のダイナミック型ＭＯ８ＲＡＭのメモリ
アレイ周辺の回路図である。第５図は、従来の装置にお
けるセンスアンプの回路構成例を示す図である。第６図
は、従来の装置におけるコラムデコーダの回路構成を示
す図である。第７図は、従来の装置の動作を説明するた
めのタイミング図である。 図に＃ いＴ、ＢＬ、Ｂｌｊ；Ｅｌ：’ットｉｔ、Ｓ、
Ａ。 はセンスアンプ、Ｉｌｏ、Ｉｌｏはデータ入出力線、Ｔ
３．Ｔ４はコラム選択用トランスファゲート、φｐｒは
ピット線プリチャージ信号、Ｔ５．Ｔ６はトランジスタ
、ＶＩＩＬはビット線プリチャージ電位または配線を示
す。
Claims (1)
- （１）複数のメモリセルと、前記複数のメモリセルへデ
ータの入出力用に設けられた複数のビット線対と、デー
タ入出力線と、前記各ビット線対とデータ入出力線との
間に接続され、前記ビット線対とデータ入出力線との間
のデータの移動を制御する複数のスイッチング手段と、
前記複数のスイッチング手段を選択的に切換えて、該ス
イッチング手段によって選択されたビット線対をデータ
入出力線に接続させるコラムデコーダとを備えた半導体
記憶装置において、 前記スイッチング手段を接続状態にし、前記データ入出
力線を介して前記複数のビット線対のプリチャージを行
なうプリチャージ手段を設けたことを特徴とする、半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020715A JPS63188888A (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62020715A JPS63188888A (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63188888A true JPS63188888A (ja) | 1988-08-04 |
Family
ID=12034854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62020715A Pending JPS63188888A (ja) | 1987-01-30 | 1987-01-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63188888A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146180A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
-
1987
- 1987-01-30 JP JP62020715A patent/JPS63188888A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02146180A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体メモリ装置 |
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