JP2629767B2 - メモリ装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のメモリブロックと、複数のメモリブ
ロックのうち少なくとも２個のメモリブロックに同時に
カップリングするシリアルアクセスメモリを複数個有
し、また、複数のシリアルアクセスメモリのそれぞれ
は、シリアル入力或いはシリアル出力をするための独立
の外部端子を有し、シリアルアクセスメモリが同時にカ
ップリングしている複数のメモリブロックは、選択的に
読み出し或いは書き込み状態とされる一方で、シリアル
アクセスメモリのうち非選択的メモリブロックは、プリ
チャージ状態にされることによりビット線の充電・放電
に伴う弊害を防止し、メモリ装置の正常な動作を実現す
るものである。

〔従来の技術〕

最近、特に画像用メモリ装置として、従来の汎用DRAM
に、高速にシリアル入出力可能なシリアルアクセスメモ
リ（SAM）を付加したメモリ装置が開発されている。

第６図は、多ビット化（×４構成）を図ったメモリ装
置を示す図である。４つのRAM（例えばDRAM）101,102,1
03,104が設けられ、それぞれにシリアルアクセスするた
めのSAM（シリアルアクセスメモリ）111,112,113,114が
対応して接続している。これら各SAM111〜114には、そ
れぞれシリアル入出力するためのI/O線105〜108が接続
されている。そして、読み出し時には、各RAM101〜104
の例えば画像1H分に対応する任意の行のデータが、全部
のビット線にかかるセンスアンプを駆動しながら、対応
した各SAM111〜114にパラレルに送られる。そして、各I
/O線105〜108を介して上記データがシリアル出力される
ことになる。

〔発明が解決しようとする課題〕

ところが、第６図に示した多ビット構成のメモリ装置
では、汎用DRAMのようなブロック分割方式を行えず、セ
ンスアンプ動作時の大電流が問題となる。

すなわち、上記メモリ装置では、外部からのアクセス
を自由に行うために、各I/O線105〜108での共通した出
力（入力）を行う。このために、全部のSAM111〜114を
同時に動作させる必要があり、これらSAM111〜114は各R
AM101〜104に対応して設けられていることから、結局、
全てのRAM101〜104を動作させなければならない。この
ようにRAM101〜104を動作させた場合では、センスアン
プ動作時に、全部のビット線の充放電が伴うことにな
る。この充放電により大電流が生じ、パッケージのリー
ドフレームのインダクタンスによる電源ノイズが発生す
ると共に、チップ内のアルミ配線での電圧降下が生じ、
正常な動作が困難となる。

そこで、本発明は、上述の技術的な課題を解決するた
めに、ビット線の充電・放電に伴う弊害を防止するメモ
リ装置の提供を目的とする。

〔課題を解決するための手段〕

上述の課題を解決するために、本発明のメモリ装置
は、複数のメモリブロックと、複数のメモリブロックの
うち、少なくとも２個のメモリブロックに同時にカップ
リングするシリアルアクセスメモリを複数個有する。複
数のシリアルアクセスメモリのそれぞれは、シリアル入
力或いはシリアル出力をするための独立の外部端子を有
する。シリアルアクセスメモリが同時にカップリングし
ている複数のメモリブロックは、選択的に読み出し或い
は書き込み状態とされる一方で、シリアルアクセスメモ
リのうち非選択的メモリブロックは、プリチャージ状態
にされる。ここで、メモリ装置は、ランダムアクセス機
能を有するものであっても良く、シリアルアクセスメモ
リの数とメモリブロックの数は同じでなくても良い。ま
た、メモリ装置のメモリブロックは、DRAM,SRAMの構成
を問わない。シリアルアクセスメモリは、データレジス
タとシフトレジスタの組合せ若しくはこれにアドレスポ
インタを組み合わせたものなどその構成を問わない。

〔作用〕

シリアルアクセスメモリが同時にカップリングしてい
る複数のメモリブロックは、選択的に読み出し或いは書
き込み状態とされる一方で、上記シリアルアクセスメモ
リのうち非選択的メモリブロックは、プリチャージ状態
にされる。したがって、各メモリブロック毎に動作させ
ても複数のシリアルアクセスメモリに同時にデータを送
ることができる。よって、外部からの自由なアクセスを
確保したまま、同時に動作するビット線の数が減少し、
センスアンプ動作時の電流が小さくなる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明す
る。

第１の実施例 本実施例のメモリ装置は、最も基本的な構成例であ
り、第１図に示すように、２つのRAM（ランダムアクセ
スメモリ）1,2と、２つのSAM（シリアルアクセスメモ
リ）3,4を有して構成されている。上記SAM3,4には、そ
れぞれシリアルにデータを転送するためのI/O線5,6が接
続されている。

上記RAM1,2は同時に動作しないようにされる。すなわ
ち、RAM1が選択されている場合には、RAM2はプリチャー
ジ状態にされ、RAM2が選択されている場合には、RAM1は
プリチャージ状態にされる。上記RAM1はSAM3に接続する
と共にSAM4に接続し、RAM−SAM間でそれぞれデータをパ
ラレルに転送できる。また、上記RAM2はSAM4に接続する
と共にSAM3に接続し、RAM−SAM間で同様にデータをそれ
ぞれパラレルに転送できる。このとき、一方のRAMのデ
ータが２つのSAMに同時に入出力するため、各SAMのデー
タレジスタの数は、RAMのパラレル出力する列の本数の
半分となる。

上記SAM3,4は、それぞれRAM1,2からのデータをシリア
ル出力することができ、I/O線5,6からシリアル入力され
たデータをRAM1,2へ書き込むことができる。

この構成のメモリ装置の動作について説明すると、例
えばRAM1だけ動作させ、RAM2についてはプリチャージ状
態にして読み出し動作が可能である。すなわち、読み出
し時においては、RAM1のあるワード線を選択し、その選
択されたワード線にかかるアクセストランジスタをオン
にして、ビット線に差信号を現しセンスアンプを動作さ
せる。この時RAM2については、プリチャージ状態とされ
センスアンプが動作しない。RAM1でセンシングされた選
択された行のデータは、SAM3のみならずSAM4にも同時に
転送される。そして、上記I/O線5,6よりシリアルなデー
タとして出力される。

このように本実施例のメモリ装置では、RAM1若しくは
RAM2の一方のみを動作させて、２つのSAM3,4の双方にデ
ータを転送し、それをI/O線5,6を併用しながら取り出す
ことができる。このため、ビット線の充電・放電される
領域は、従来のようにRAM1,2の両方の全ビット線を動作
させる場合に比較して、半分程度になる。また、書き込
み動作についても同様の動作を行い、充放電にかかるビ
ット線の領域を半減させることができる。

第２の実施例 第２の実施例のメモリ装置は、第１の実施例の構成の
メモリ装置の変形例である。

まず、そのメモリ装置の構成は、第２図に示すよう
に、４つのRAM11,12,13,14と、４つのSAM15,16,17,18を
有して構成されている。それらSAM15,16,17,18には、シ
リアルにデータを転送するためのI/O線19,20,21,22がそ
れぞれ接続されている。上記RAM11はSAM15,17と接続
し、上記RAM12はSAM16,18と接続する。また、上記RAM13
はSAM15,17と接続し、上記RAM14はSAM16,18と接続す
る。これらRAM−SAM間の接続はパラレル接続とされ、特
にこれらSAM15,16,17,18の各データレジスタの数は、上
記各RAM11,12,13,14のパラレル出力する列の数の半分と
される。

次に、その動作について説明すると、例えば、RAM11,
12の組、若しくはRAM13,14の組の一方のみが選択され
る。例えばRAM11,12の組を選択する場合、他の組はプリ
チャージ状態とされ、ビット線の充放電を伴わない。読
み出しの場合では、RAM11のデータはSAM15,17に転送さ
れ、RAM12のデータはSAM16,18に転送される。そして、
四本のI/O線19〜22よりRAM11,12の選択された行に関す
るデータがシリアルに出力されることになる。

このように本実施例のメモリ装置では、RAM11,12の
組、若しくはRAM13,14の組の一方のみが選択され、選択
されない側の組ではビット線の充放電が行われないため
に、センスアンプ動作時の電流の問題が解決される。

なお、本実施例のメモリ装置は、×４構成で説明した
が、×8,×16,…等の構成であっても良い。

第３の実施例 第３の実施例は、３ポートのFIFOメモリに対する適用
例である。

その構成は、第３図に示すように、２つのRAM31,32を
有し、６つのSAM33,34,35,36,37,38を有している。SAM3
3,34及びSAM37,38は出力用のポートであり、出力用のポ
ートは２系統である。また、SAM35,36は入力用のポート
である。上記RAM31は、SAM33,34にそれぞれパラレル出
力し、さらにSAM37,38にそれぞれパラレル出力する。上
記RAM32も同様に、SAM37,38にそれぞれパラレル出力
し、さらにSAM33,34にそれぞれパラレル出力する。ここ
で、SAM33とSAM38が対応し、SAM34とSAM37が対応するメ
モリとすると、各RAM31,32のデータは、SAM33とSAM38の
２系統に分けられて送られ、それに並行してSAM34とSAM
37にも２系統に分けられて送られる。このため、RAM31
とRAM32の一方のみを選択して、そのデータをSAM33,34,
37,38に現すことができ、各データはSAM33とSAM38の間
（SAM34とSAM37の間も同様）のように分けられることか
ら、各SAMのデータレジスタの数は、RAM31,32のパラレ
ル出力する列の本数の半分で良い。上記入力用ポートで
あるSAM35,36には入力線40,41が対応して接続し、上記
出力用ポートであるSAM33,34,37,38には出力線42,43,4
4,45が対応して接続する。

次に、本実施例のメモリ装置の動作について説明する
と、例えばRAM31を選択する場合、RAM32はプリチャージ
状態とされ、RAM32ではビット線の充放電は行われな
い。読み出しの場合では、RAM31のデータはSAM33,34に
転送されると共にSAM37,38にも転送される。ここで、SA
M33,34にそれぞれ送られるデータは２系統のデータとし
て重複したものすることができ、SAM37,38の間でも同様
である。そして、四本の出力線42〜45よりRAM31の選択
された行に関するデータがシリアルに出力されることに
なる。また、書き込みの場合には、２つの入力線40,41
より２つのSAM35,36にデータが入力し、RAM31,32の何方
か一方のデータが書き込まれる。

このように本実施例のメモリ装置では、上述の実施例
と同様に、RAM31,32の一方のみが選択され、選択されな
い側の組ではビット線の充放電が行われない。このため
センスアンプ動作時の電流の問題が解決される。

なお、本実施例のメモリ装置は、さらに複数の入力用
或いは出力用のポートを備えるものであっても適用でき
る。

第４の実施例 上述の第１〜第３の実施例では、RAMのパラレル出力
する列の本数の半分とSAMのデータレジスタの数を対応
させるものとしたが、本実施例は、RAMのパラレル出力
する列の本数の1/4を各SAMのデータレジスタの数と等し
くしたものである。

その構成は、第４図に示すように、２つのRAM51,52を
有し、これらRAM51,52に接続する４つのSAM53,54,55,56
を有している。これら各SAM53,54,55,56には、シリアル
入出力用のI/O線57,58,59,60が接続する。

ここで、RAM51,52とSAM53〜56の接続関係は、それぞ
れRAM51,52の各パラレル出力する列の数の1/4がSAM53〜
56のデータレジスタの数に対応してパラレル接続するも
のとされる。すなわち、各RAM51,52のメモリセルアレイ
の1/4ずつの領域が各SAM53〜56の対応したアドレスを有
することになる。

本実施例のメモリ装置の動作について簡単に説明する
と、例えばRAM51を選択する場合、RAM52はプリチャージ
状態とされ、RAM32ではビット数の充放電は行われな
い。従って、ビット線の充放電に伴う電流は半減され
る。読み出しの場合では、RAM51の一行分のデータは1/4
ずつSAM53〜56に同時に転送される。そして、四本の出
力線57〜60よりデータがシリアルに出力されることにな
る。

第５の実施例 本実施例のメモリ装置は、第１の実施例のメモリ装置
のより具体的な構成を有する装置である。

第５図に示すように、RAMを構成するメモリセルアレ
イ61,62が設けられ、これらメモリセルアレイ61,62の間
には、複数のデータレジスタ65からなる２つのSAM63,64
が設けられている。上記メモリセルアレイ61,62の各列
には、それぞれビット線対と接続する複数のセンスアン
プ66,67が設けられ、これらセンスアンプとSAM63,64の
間の電気的な接続を制御するためのトランスファーゲー
ト68,69が各列毎に設けられている。

これらの各素子の接続関係について説明すると、メモ
リセルアレイ61の斜線領域のビット列はセンスアンプ6
6,トランスファーゲート68を介してSAM64の各データレ
ジスタ65に接続される。メモリセルアレイ61の斜線領域
の間の空白領域のビット列は、センスアンプ66,トラン
スファーゲート68を介してSAM63の各データレジスタ65
に接続される。メモリセルアレイ62の斜線領域のビット
列はセンスアンプ67,トランスファーゲート69を介してS
AM64の各データレジスタ65に接続される。メモリセルア
レイ62の斜線領域の間の空白領域のビット列は、センス
アンプ67,トランスファーゲート69を介してSAM63の各デ
ータレジスタ65に接続される。すなわち、各メモリセル
アレイ61,62の各ビット列は、交互に異なるSAMの各デー
タレジスタに接続され、１つのビット列からみれば対応
するデータレジスタは１つとなっている。各SAM63,64で
は、データレジスタ65が直列に接続され、各データレジ
スタ65におけるデータをシリアルに入出力することがで
きる。そして、それら各データレジスタ65には、メモリ
セルアレイ61のビット列とメモリセルアレイのビット列
の双方と択一的なデータの転送が行われるような接続が
なされており、各SAMのデータレジスタの段数はメモリ
セルアレイ61,62のビット線対の数の半分となる。

このような構成からなる本実施例のメモリ装置の動作
について、例えばメモリセルアレイ61のある一行のデー
タを読み出す場合には、メモリセルアレイ61側のワード
線が選択され、選択された行のアクセストランジスタが
オンになり、ビット線に信号電位差が現れる。そして、
その電位差が各センスアンプ66によって増幅され、トラ
ンスファーゲート68を介して、SAM63及びSAM64の双方の
データレジスタ65にデータがパラレルに転送される。こ
のときメモリセルアレイ61,62は同時に動作しないメモ
リブロックを構成し、メモリセルアレイ62側では、プリ
チャージ状態とされ、センスアンプ67が動作することも
ない。従って、ビット線の充放電が行われるのは、メモ
リセルアレイ61側のみである。各データレジスタ65にパ
ラレルに転送された各データは、各SAM内でデータレジ
スタ65内で順次転送され、I/O線70,71を介してシリアル
出力することになる。

このように、本実施例のメモリ装置は、SAM63,64の各
データレジスタ65が複数のメモリセルアレイのビット列
に接続し、メモリセルアレイ61,62のどちらか一方を動
作させた場合には、全データレジスタとパラレルにデー
タの転送が行われる。このため他方のメモリセルアレイ
ではビット線の充放電がなく、外部との自由なアクセス
を保ったまま、センスアンプ動作時の電流の問題を解決
できることになる。

なお、本実施例は、第１の実施例に限定されず、第２
〜第４の実施例のメモリ装置のより具体的な例とするこ
ともできる。

〔発明の効果〕

本発明のメモリ装置は、複数のメモリブロックは、選
択的に読み出し或いは書き込み状態とされる一方で、上
記シリアルアクセスメモリのうち非選択的メモリブロッ
クは、プリチャージ状態にされる。したがって、１つの
メモリブロックが選択されても複数のシリアルアクセス
メモリを活用してデータの転送が可能となる。このた
め、同時に動作させるメモリブロックの数を減らすこと
ができ、ビット線の充放電に伴った種々の問題を解決で
きる。

【図面の簡単な説明】

第１図は本発明のメモリ装置の第１の実施例にかかるブ
ロック図、第２図は本発明のメモリ装置の第２の実施例
にかかるブロック図、第３図は本発明のメモリ装置の第
３の実施例にかかるブロック図、第４図は本発明のメモ
リ装置の第４の実施例にかかるブロック図、第５図は本
発明のメモリ装置の第５の実施例にかかるブロック図、
第６図は従来のメモリ装置にかかるブロック図である。 1,2,11,12,13,14,31,32,51,52……RAM 3,4,15〜18,33〜38,57〜60,63,64……SAM

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数のメモリブロック 上記複数のメモリブロックのうち、少なくとも２個のメ
   モリブロックに同時にカップリングするシリアルアクセ
   スメモリを複数個有し、 上記複数のシリアルアクセスメモリのそれぞれは、シリ
   アル入力或いはシリアル出力をするための独立の外部端
   子を有し、 上記シリアルアクセスメモリが同時にカップリングして
   いる複数のメモリブロックは、選択的に読み出し或いは
   書き込み状態とされる一方で、上記シリアルアクセスメ
   モリのうち非選択的メモリブロックは、プリチャージ状
   態にされることを特徴とするメモリ装置。 と、