JPH0393089A - マルチポートメモリ - Google Patents
マルチポートメモリInfo
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- JPH0393089A JPH0393089A JP1229799A JP22979989A JPH0393089A JP H0393089 A JPH0393089 A JP H0393089A JP 1229799 A JP1229799 A JP 1229799A JP 22979989 A JP22979989 A JP 22979989A JP H0393089 A JPH0393089 A JP H0393089A
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- port
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- memory
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- 230000015654 memory Effects 0.000 title claims description 41
- 230000004888 barrier function Effects 0.000 claims abstract description 13
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 3
- 101100243108 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) PDI1 gene Proteins 0.000 abstract description 5
- 101710190981 50S ribosomal protein L6 Proteins 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 5
- 101000575029 Bacillus subtilis (strain 168) 50S ribosomal protein L11 Proteins 0.000 description 1
- 102100035793 CD83 antigen Human genes 0.000 description 1
- 102100035272 E3 ubiquitin-protein ligase CBLL2 Human genes 0.000 description 1
- 101000946856 Homo sapiens CD83 antigen Proteins 0.000 description 1
- 101000737263 Homo sapiens E3 ubiquitin-protein ligase CBLL2 Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明はマルチポートメモリに関するものである。
（従来の技術）
一般にマルチポートメモリは画像処理用のメモリとして
用いられている。その中でもエンジニアリングワークス
テーションやグラフィックワークステーションなどに代
表される高性能ワークステーションに使用されるマルチ
ポートメモリとしては、画面の高速処理や画面の高速書
換実現のためにディスプレイへの高速データ出力と並行
してほぼ１００％の期間ＣＰＵがアクセス可能なものが
要求されている。このようなマルチポートメモリは一般
にメモリセルアレイ及びその周辺回路から構成されるラ
ンダムアクセスメモリポート（以下、ＲＡＭポートとも
いう）と、データレジスタ及びシリアルデータセレクタ
並びにその周辺回路から構成されるシリアルアクセスメ
モリポート（以下、ＳＡＭポートともいう）とから成っ
ており、ＲＡＭポートのメモリセルとＳＡＭポートのデ
ータレジスタとの間のデータ転送が可能な回路構成とな
っている。
用いられている。その中でもエンジニアリングワークス
テーションやグラフィックワークステーションなどに代
表される高性能ワークステーションに使用されるマルチ
ポートメモリとしては、画面の高速処理や画面の高速書
換実現のためにディスプレイへの高速データ出力と並行
してほぼ１００％の期間ＣＰＵがアクセス可能なものが
要求されている。このようなマルチポートメモリは一般
にメモリセルアレイ及びその周辺回路から構成されるラ
ンダムアクセスメモリポート（以下、ＲＡＭポートとも
いう）と、データレジスタ及びシリアルデータセレクタ
並びにその周辺回路から構成されるシリアルアクセスメ
モリポート（以下、ＳＡＭポートともいう）とから成っ
ており、ＲＡＭポートのメモリセルとＳＡＭポートのデ
ータレジスタとの間のデータ転送が可能な回路構成とな
っている。
このデータ転送を第２図を用いて説明する。
ＲＡＭポートのメモリセル（図示せず）に記憶されたデ
ータが読み出されると、上記メモリセルが接続されてい
るビット線ＢＬＩＯ又はＢＬＩＯの電位が変化する。こ
の電位の変化はＮチャネルＭＯＳトランジスタＴＮ２１
．ＴＮ２２，ＴＮ２３からなるセンスアンプに検出され
た後、ＰチャネルＭＯＳトランジスタＴＰＩＩ，ＴＰ１
２からなるリストア回路１０によってビット線ＢＬ１０
，ＢＬＩＯのうちの一方の電位が“Ｈ″に他方の電位が
“Ｌ“となるように駆動される。そして、ビット線ＢＬ
ＩＯ，ＢＬＩＯの電位（メモリセルのデータ）は、デー
タ転送モード時に転送ゲートＴＲＧＩ，ＴＲＧ２を介し
てＰチャネルＭＯＳ｝ランジスタＴＰ３１，ＴＰ３２及
びＮチャネルＭＯＳ｝ランジスタＴＮ３１，ＴＮ３２か
らなるデータレジスタ３０に送られ、その後シリアルデ
ータセレクタ（図示せず）を介して外部のディスプレイ
に送られる。なお、第２図中のＳＡＰはビット線のりス
トア制御信号であり、φ１はセンスアンプ制御信号であ
る。
ータが読み出されると、上記メモリセルが接続されてい
るビット線ＢＬＩＯ又はＢＬＩＯの電位が変化する。こ
の電位の変化はＮチャネルＭＯＳトランジスタＴＮ２１
．ＴＮ２２，ＴＮ２３からなるセンスアンプに検出され
た後、ＰチャネルＭＯＳトランジスタＴＰＩＩ，ＴＰ１
２からなるリストア回路１０によってビット線ＢＬ１０
，ＢＬＩＯのうちの一方の電位が“Ｈ″に他方の電位が
“Ｌ“となるように駆動される。そして、ビット線ＢＬ
ＩＯ，ＢＬＩＯの電位（メモリセルのデータ）は、デー
タ転送モード時に転送ゲートＴＲＧＩ，ＴＲＧ２を介し
てＰチャネルＭＯＳ｝ランジスタＴＰ３１，ＴＰ３２及
びＮチャネルＭＯＳ｝ランジスタＴＮ３１，ＴＮ３２か
らなるデータレジスタ３０に送られ、その後シリアルデ
ータセレクタ（図示せず）を介して外部のディスプレイ
に送られる。なお、第２図中のＳＡＰはビット線のりス
トア制御信号であり、φ１はセンスアンプ制御信号であ
る。
一般に汎用のＤＲＡＭでは例えば第３図に示すようにリ
ストア回路１０とセンスアンプ２０との間にＭＯＳ型の
バリアトランジスタＴＩ，Ｔ２を挿入することによって
高速にセンスすることが知られている（特開昭６２−１
６５７８７号参照）。
ストア回路１０とセンスアンプ２０との間にＭＯＳ型の
バリアトランジスタＴＩ，Ｔ２を挿入することによって
高速にセンスすることが知られている（特開昭６２−１
６５７８７号参照）。
このため、従来のマルチポートメモリにおいても、ＲＡ
Ｍポートのセンス動作は汎用のＤＲＡＭと全く同じであ
るので、第４図に示すようにリストア回路１０どセンス
アンブ２０との間にバリアトランジスタＴＩ，Ｔ２を設
けることで、ビット線の高速化が可能となる。
Ｍポートのセンス動作は汎用のＤＲＡＭと全く同じであ
るので、第４図に示すようにリストア回路１０どセンス
アンブ２０との間にバリアトランジスタＴＩ，Ｔ２を設
けることで、ビット線の高速化が可能となる。
（発明が解決しようとする課題）
このようにリストア回路１０とセンスアンプ２０との間
にバリアトランジスタＴｌ，Ｔ２が設けられている場合
は、メモリセルが直接接続されているビット線ＢＬＩＯ
又はＢＬＩＯのうちの一方、例えばビット線ＢＬＩＯは
、リストア回路１０によって′Ｈ′の状態、すなわちそ
の電位が■ となるよう駆動される。しかし、バリアト
ラＣＣ ンジスタＴ１に関してセンスアンプ２０の側のノ一ドＢ
ＬＩＩの電位は、バリアトランジスタＴ１のしきい値Ｖ
のために■。ｃ ’Ｔまでしか上昇Ｔ しない。このような状態でＲＡＭポートからＳＡＭポー
トへ逆データを転送する場合、例えばＳＡＭポートのノ
ードＢＬ１２の電位が“Ｌ″で、ノードＢＬ１２の電位
が“Ｈ”の時に、ＲＡＭポートのビット線ＢＬＩＯの電
位が“Ｈ゜で、ビット線ＢＬＩＯの電位が“Ｌ”である
データを転送する場合に誤転送のおそれがある。これは
、例えばノードＢＬＩＩの竜侃が−Ｌ でノート１５ｋ
，１２の電位が“Ｈ゜のときにセンスアンプ２０のＯＮ
状態となっているトランジスタＴＮ２２によってノード
ＢＬ１２の電位を“Ｌ”にしようとして転送ゲートＴＲ
Ｇ２をＯＮにすると、データレジスタ３０のトランジス
タＴＰ３２を介してノードＢＬＩＩ及びＢＬ１２に電荷
が転送される。そして高速センスを実現するためにバリ
アトランジスタＴＩ，Ｔ２が設けられたことにより、ノ
ードＣＢＬＬ２に比べて小さく、このためトランジスタ
容量分割によるノードＢＬＩＩの電位が上昇し、ＯＦＦ
状態であったトランジスタＴＮ２１がＯＮすることにな
る。このため″Ｈ“の状態であったノードＢＬ１１の電
位が″Ｌ”になってしまい、ノードＢＬ１２の電位を“
Ｈ”にすることができない。すなわちＳＡＭポート側の
電位を反転させることができず、データの転送が不能と
なってしまう。
にバリアトランジスタＴｌ，Ｔ２が設けられている場合
は、メモリセルが直接接続されているビット線ＢＬＩＯ
又はＢＬＩＯのうちの一方、例えばビット線ＢＬＩＯは
、リストア回路１０によって′Ｈ′の状態、すなわちそ
の電位が■ となるよう駆動される。しかし、バリアト
ラＣＣ ンジスタＴ１に関してセンスアンプ２０の側のノ一ドＢ
ＬＩＩの電位は、バリアトランジスタＴ１のしきい値Ｖ
のために■。ｃ ’Ｔまでしか上昇Ｔ しない。このような状態でＲＡＭポートからＳＡＭポー
トへ逆データを転送する場合、例えばＳＡＭポートのノ
ードＢＬ１２の電位が“Ｌ″で、ノードＢＬ１２の電位
が“Ｈ”の時に、ＲＡＭポートのビット線ＢＬＩＯの電
位が“Ｈ゜で、ビット線ＢＬＩＯの電位が“Ｌ”である
データを転送する場合に誤転送のおそれがある。これは
、例えばノードＢＬＩＩの竜侃が−Ｌ でノート１５ｋ
，１２の電位が“Ｈ゜のときにセンスアンプ２０のＯＮ
状態となっているトランジスタＴＮ２２によってノード
ＢＬ１２の電位を“Ｌ”にしようとして転送ゲートＴＲ
Ｇ２をＯＮにすると、データレジスタ３０のトランジス
タＴＰ３２を介してノードＢＬＩＩ及びＢＬ１２に電荷
が転送される。そして高速センスを実現するためにバリ
アトランジスタＴＩ，Ｔ２が設けられたことにより、ノ
ードＣＢＬＬ２に比べて小さく、このためトランジスタ
容量分割によるノードＢＬＩＩの電位が上昇し、ＯＦＦ
状態であったトランジスタＴＮ２１がＯＮすることにな
る。このため″Ｈ“の状態であったノードＢＬ１１の電
位が″Ｌ”になってしまい、ノードＢＬ１２の電位を“
Ｈ”にすることができない。すなわちＳＡＭポート側の
電位を反転させることができず、データの転送が不能と
なってしまう。
本発明は、上記問題点を考慮してなされたものであって
、ＲＡＭポートのビット線センスの高速化を維持すると
同時に、ＲＡＭポートからＳＡＭポートへのデータの転
送を確実に行うことのできるマルチポートメモリを提供
することを目的とする。
、ＲＡＭポートのビット線センスの高速化を維持すると
同時に、ＲＡＭポートからＳＡＭポートへのデータの転
送を確実に行うことのできるマルチポートメモリを提供
することを目的とする。
（課題を解決するための手段）
本発明は、複数のメモリセルが行列状に配列されたメモ
リセルアレイと、このメモリセルアレイのメモリセル列
の各メモリセルが接続されているビット線の電位変化を
検知して増幅・ラッチするセンスアンプと、ビット線の
電位変化をセンスアンプに高速に検知させるバリアトラ
ンジスタとを有しているＲＡＭポートと、データレジス
タと周辺回路からなり、カラム方向のシリアルアクセス
機能を有するＳＡＭポートと、を備え、ＲＡＭポートの
メモリセルアレイとＳＡＭポートのデータレジスタとの
間のデータ転送を転送ゲートを介して行うマルチポート
メモリにおいて、センスアンプによって増輻●ラッチさ
れたビット線の電位が転送ゲートを介してデータレジス
タに直接に転送されるように接続したことを特徴とする
。
リセルアレイと、このメモリセルアレイのメモリセル列
の各メモリセルが接続されているビット線の電位変化を
検知して増幅・ラッチするセンスアンプと、ビット線の
電位変化をセンスアンプに高速に検知させるバリアトラ
ンジスタとを有しているＲＡＭポートと、データレジス
タと周辺回路からなり、カラム方向のシリアルアクセス
機能を有するＳＡＭポートと、を備え、ＲＡＭポートの
メモリセルアレイとＳＡＭポートのデータレジスタとの
間のデータ転送を転送ゲートを介して行うマルチポート
メモリにおいて、センスアンプによって増輻●ラッチさ
れたビット線の電位が転送ゲートを介してデータレジス
タに直接に転送されるように接続したことを特徴とする
。
（作 用）
このように構成された本発明のマルチポートメモリによ
れば、センスアンプによって増幅・ラッチされたビット
線の電位が転送ゲートを介してデータレジスタに直接に
転送されるように接続される。これにより転送ゲートに
接続されているＲＡＭポート側のビット線容量が十分大
きくなり、ＲＡＭポートからＳＡＭポートへのデータの
転送を確実に行うことができる。
れば、センスアンプによって増幅・ラッチされたビット
線の電位が転送ゲートを介してデータレジスタに直接に
転送されるように接続される。これにより転送ゲートに
接続されているＲＡＭポート側のビット線容量が十分大
きくなり、ＲＡＭポートからＳＡＭポートへのデータの
転送を確実に行うことができる。
（実施例）
第１図に本発明によるマルチポートメモリの−実施例を
示す。この実施例のマルチポートメモリはＲＡＭポート
と、ＳＡＭポートとを備えている。
示す。この実施例のマルチポートメモリはＲＡＭポート
と、ＳＡＭポートとを備えている。
ＲＡＭポートは、複数のメモリセルを行列状に配列した
メモリセルアレイ（図示せず）と、ＰチャネルＭＯＳト
ランジスタ（以下、トランジスタともいう）ＴＰＩＩ．
ＴＰ１２からなるリストア回路１０と、バリアトランジ
スタＴｌ．Ｔ２と、ＮチャネルＭＯＳ｝ランジスタ（以
下、トランジスタともいう）ＴＮ２１，ＴＮ２２，ＴＮ
２Ｂからなるセンスアンプ２０とを有している。ＳＡＭ
ポートは、ＭＯＳトランジスタからなる転送ゲートＴＲ
Ｇ１，ＴＲＧ２と、ＰチャネルＭＯＳトランジスタ（以
下、トランジスタともいう）ＴＰ３１，ＴＰ３２および
ＮチャネルＭＯＳトランジスタ（以下、トランジスタと
もいう）ＴＮ３１，ＴＮ３１からなるデータレジスタ３
０とを有している。
メモリセルアレイ（図示せず）と、ＰチャネルＭＯＳト
ランジスタ（以下、トランジスタともいう）ＴＰＩＩ．
ＴＰ１２からなるリストア回路１０と、バリアトランジ
スタＴｌ．Ｔ２と、ＮチャネルＭＯＳ｝ランジスタ（以
下、トランジスタともいう）ＴＮ２１，ＴＮ２２，ＴＮ
２Ｂからなるセンスアンプ２０とを有している。ＳＡＭ
ポートは、ＭＯＳトランジスタからなる転送ゲートＴＲ
Ｇ１，ＴＲＧ２と、ＰチャネルＭＯＳトランジスタ（以
下、トランジスタともいう）ＴＰ３１，ＴＰ３２および
ＮチャネルＭＯＳトランジスタ（以下、トランジスタと
もいう）ＴＮ３１，ＴＮ３１からなるデータレジスタ３
０とを有している。
この実施例のマルチポートメモリは従来のものと異なり
、センスアンブ２０によって増幅・ラッチされたビット
線ＢＬＩＯ，ＢＬＩＯの電位が転送ゲートＴＲＧＩ，Ｔ
ＲＧ２を介してデータレジスタ３０に直接に転送される
ように、センスアンプ２０をバリアトランジスタＴＩ，
Ｔ２を介してビット線ＢＬＩＯ，ＢＬ１０に接続したも
のである。したがってメモリセルアレイのメモリセル列
が接続されているビット線、例えばビット線ＢＬ１０又
は１ｒｒ１０を転送ゲートＴＲＧ１又はＴＲＧ２のドレ
イン・ソースのうちの一方の端子に接続し、他方の端子
にＳＡＭポートのデータレジスタ３０が接続されている
ノードＢＬ１２又はＢＬ１２を接続した構成となってい
る。すなわち転送ゲートＴＲＧＩ，ＴＲＧ２の一端に直
接ビット線ＢＬＩＯ，ＢＬＩＯが接続されていることに
より、転送ゲートＴＲＧＩ，ＴＲＧ２のＲＡＭポート側
の端子にはビット線ＢＬＩＯ，ＢＬＩＯの容量ＢＢＬ１
ｏ，ＣＴｉｌｌ−ｌｏが付加される。これによりＲＡＭ
ポートからＳＡＭポートへ逆データを転送する場合に、
転送ゲートＴＲＧ １，又はＴＲＧ ２の、電位レベル
が“Ｌ“であるＲＡＭポート側の端子の電位上昇を抑え
ることが可能となり、確尖にデータ転送を行うことがで
きる。
、センスアンブ２０によって増幅・ラッチされたビット
線ＢＬＩＯ，ＢＬＩＯの電位が転送ゲートＴＲＧＩ，Ｔ
ＲＧ２を介してデータレジスタ３０に直接に転送される
ように、センスアンプ２０をバリアトランジスタＴＩ，
Ｔ２を介してビット線ＢＬＩＯ，ＢＬ１０に接続したも
のである。したがってメモリセルアレイのメモリセル列
が接続されているビット線、例えばビット線ＢＬ１０又
は１ｒｒ１０を転送ゲートＴＲＧ１又はＴＲＧ２のドレ
イン・ソースのうちの一方の端子に接続し、他方の端子
にＳＡＭポートのデータレジスタ３０が接続されている
ノードＢＬ１２又はＢＬ１２を接続した構成となってい
る。すなわち転送ゲートＴＲＧＩ，ＴＲＧ２の一端に直
接ビット線ＢＬＩＯ，ＢＬＩＯが接続されていることに
より、転送ゲートＴＲＧＩ，ＴＲＧ２のＲＡＭポート側
の端子にはビット線ＢＬＩＯ，ＢＬＩＯの容量ＢＢＬ１
ｏ，ＣＴｉｌｌ−ｌｏが付加される。これによりＲＡＭ
ポートからＳＡＭポートへ逆データを転送する場合に、
転送ゲートＴＲＧ １，又はＴＲＧ ２の、電位レベル
が“Ｌ“であるＲＡＭポート側の端子の電位上昇を抑え
ることが可能となり、確尖にデータ転送を行うことがで
きる。
本発明によれば高速センスを維持しながらＲＡＭポート
からＳＡＭポートへのデータの転送を確実に行うことが
できる。
からＳＡＭポートへのデータの転送を確実に行うことが
できる。
第１図は本発明のマルチポートメモリの一実施例を示す
回路図、第２図は従来のマルチポートメモリを示す回路
図、第３図は汎用ＤＲＡＭのセンスアンプまわりの回路
図、第４図は従来のマルチポートメモリにバリアトラン
ジスタを挿入した回路図である。 ２０・・・センスアンプ、３０・・・データレジスタ、
ＴＩ，Ｔ２・・・バリアトランジスタ、ＴＲＧ１，ＴＲ
Ｇ２・・・転送ゲート、ＢＬＩＯ，ＢＬＩＯ・・・ビッ
ト線。
回路図、第２図は従来のマルチポートメモリを示す回路
図、第３図は汎用ＤＲＡＭのセンスアンプまわりの回路
図、第４図は従来のマルチポートメモリにバリアトラン
ジスタを挿入した回路図である。 ２０・・・センスアンプ、３０・・・データレジスタ、
ＴＩ，Ｔ２・・・バリアトランジスタ、ＴＲＧ１，ＴＲ
Ｇ２・・・転送ゲート、ＢＬＩＯ，ＢＬＩＯ・・・ビッ
ト線。
Claims (1)
- 【特許請求の範囲】 複数のメモリセルが行列状に配列されたメモリセルアレ
イと、このメモリセルアレイのメモリセル列の各メモリ
セルが接続されているビット線の電位変化を検知して増
幅・ラッチするセンスアンプと、前記ビット線の電位変
化を前記センスアンプに高速に検知させるバリアトラン
ジスタとを有しているＲＡＭポートと、 データレジスタと周辺回路からなり、カラム方向のシリ
アルアクセス機能を有するＳＡＭポートと、 を備え、前記ＲＡＭポートのメモリセルアレイと前記Ｓ
ＡＭポートのデータレジスタとの間のデータ転送を転送
ゲートを介して行うマルチポートメモリにおいて、 前記センスアンプによって増幅・ラッチされたビット線
の電位が前記転送ゲートを介して前記データレジスタに
直接に転送されるように接続したことを特徴とするマル
チポートメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229799A JP3061060B2 (ja) | 1989-09-05 | 1989-09-05 | マルチポートメモリ |
| KR1019900013984A KR940006995B1 (ko) | 1989-09-05 | 1990-09-05 | 멀티포트 메모리 |
| US07/577,361 US5138581A (en) | 1989-09-05 | 1990-09-05 | Multiport memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1229799A JP3061060B2 (ja) | 1989-09-05 | 1989-09-05 | マルチポートメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0393089A true JPH0393089A (ja) | 1991-04-18 |
| JP3061060B2 JP3061060B2 (ja) | 2000-07-10 |
Family
ID=16897853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1229799A Expired - Fee Related JP3061060B2 (ja) | 1989-09-05 | 1989-09-05 | マルチポートメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5138581A (ja) |
| JP (1) | JP3061060B2 (ja) |
| KR (1) | KR940006995B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664843B2 (ja) * | 1992-09-22 | 1997-10-22 | 株式会社東芝 | マルチポートメモリ |
| KR960006274B1 (ko) * | 1993-11-17 | 1996-05-13 | 삼성전자주식회사 | 듀얼포트 메모리 장치 |
| US5963485A (en) * | 1998-08-19 | 1999-10-05 | Stmicroelectronics, Inc. | Method and apparatus for bit line recovery in dynamic random access memory |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS62165787A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 半導体記憶装置 |
| JPS63261598A (ja) * | 1987-04-20 | 1988-10-28 | Hitachi Ltd | 半導体メモリ |
| JPH01138689A (ja) * | 1987-11-25 | 1989-05-31 | Toshiba Corp | 半導体記憶装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072020A (ja) * | 1983-09-29 | 1985-04-24 | Nec Corp | デュアルポ−トメモリ回路 |
| US4931992B1 (en) * | 1986-01-17 | 1998-03-03 | Toshiba Kk | Semiconductor memory having barrier transistors connected between sense and restore circuits |
| JPH01224993A (ja) * | 1988-03-04 | 1989-09-07 | Nec Corp | マルチポートメモリ |
-
1989
- 1989-09-05 JP JP1229799A patent/JP3061060B2/ja not_active Expired - Fee Related
-
1990
- 1990-09-05 KR KR1019900013984A patent/KR940006995B1/ko not_active IP Right Cessation
- 1990-09-05 US US07/577,361 patent/US5138581A/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5755592A (en) * | 1980-09-18 | 1982-04-02 | Nec Corp | Memory device |
| JPS62165787A (ja) * | 1986-01-17 | 1987-07-22 | Toshiba Corp | 半導体記憶装置 |
| JPS63261598A (ja) * | 1987-04-20 | 1988-10-28 | Hitachi Ltd | 半導体メモリ |
| JPH01138689A (ja) * | 1987-11-25 | 1989-05-31 | Toshiba Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5138581A (en) | 1992-08-11 |
| JP3061060B2 (ja) | 2000-07-10 |
| KR940006995B1 (ko) | 1994-08-03 |
| KR910006980A (ko) | 1991-04-30 |
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