JPH043595B2 - - Google Patents
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- JPH043595B2 JPH043595B2 JP60211539A JP21153985A JPH043595B2 JP H043595 B2 JPH043595 B2 JP H043595B2 JP 60211539 A JP60211539 A JP 60211539A JP 21153985 A JP21153985 A JP 21153985A JP H043595 B2 JPH043595 B2 JP H043595B2
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- Japan
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- bit line
- control signal
- bit
- sense amplifier
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- 230000015654 memory Effects 0.000 claims description 14
- 239000004065 semiconductor Substances 0.000 description 12
- 230000000694 effects Effects 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
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- Dram (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体メモリに関し、特に２組のビツ
ト線対をスイツチ回路を介して１個のセンス増幅
器に接続する半導体メモリに関する。
ト線対をスイツチ回路を介して１個のセンス増幅
器に接続する半導体メモリに関する。
（従来の技術）
半導体メモリは、これまで幾何学的寸法の縮小
によつて大容量化、高性能化が達成されてきた。
幾何学的寸法の縮小を水平方向・垂直方向共同一
の割合で施すと、配線抵抗が幾何学的寸法の縮小
率の逆数に比例して増大し、性能の劣化を招く。
さらに、エレクトロマイグレーシヨンに関しても
状況は厳しくなり、素子の信頼性上問題になる。
によつて大容量化、高性能化が達成されてきた。
幾何学的寸法の縮小を水平方向・垂直方向共同一
の割合で施すと、配線抵抗が幾何学的寸法の縮小
率の逆数に比例して増大し、性能の劣化を招く。
さらに、エレクトロマイグレーシヨンに関しても
状況は厳しくなり、素子の信頼性上問題になる。
又、層間絶縁膜を薄くすると、ピンホール等に
よる配線間短絡の危険性が増大する。そのため、
一般には垂直方向に殆んど縮小せずに、水平方向
のみを縮小するという方法が採用されている。こ
の方法でさらに縮小を続けていき、配線断面の
縦・横の寸法が同程度の大きさになつてくると、
隣接配線間の相互容量の総配線容量に占める割合
が急激に大きくなつてくる。このため、ある配線
の電位変動が隣接する配線の電位に大きな影響を
与えることになる。
よる配線間短絡の危険性が増大する。そのため、
一般には垂直方向に殆んど縮小せずに、水平方向
のみを縮小するという方法が採用されている。こ
の方法でさらに縮小を続けていき、配線断面の
縦・横の寸法が同程度の大きさになつてくると、
隣接配線間の相互容量の総配線容量に占める割合
が急激に大きくなつてくる。このため、ある配線
の電位変動が隣接する配線の電位に大きな影響を
与えることになる。
半導体メモリの場合、この問題は特にビツト線
において顕著になる。すなわち、あるワード線が
選択され、ビツト線にメモリセルの情報が続出さ
れた時に、隣接するビツト線の電位変動を受けて
ビツト線の信号量が減少し、動作マージンの低下
となるからである。
において顕著になる。すなわち、あるワード線が
選択され、ビツト線にメモリセルの情報が続出さ
れた時に、隣接するビツト線の電位変動を受けて
ビツト線の信号量が減少し、動作マージンの低下
となるからである。
これを防ぐためには、あるビツト線にメモリセ
ルからの情報が読出された時に、隣接するビツト
線の電位が変化しなければよい。つまり、１本置
きにビツト線が活性化されるようにすればよい。
従来、この様な観点からではなくCB／CSを小さ
くするという観点から、ビツト線を分割した第２
図に示す半導体メモリが知られている。（電子材
料、第23巻第３号、1981年、157頁） 第２図に示すように、２組のビツト線対BL１
とBL４及びBL２とBL３をトランスフアーゲー
トＴ１，Ｔ２，Ｔ３，Ｔ４を介して同一のセンス
増幅器２に接続する。
ルからの情報が読出された時に、隣接するビツト
線の電位が変化しなければよい。つまり、１本置
きにビツト線が活性化されるようにすればよい。
従来、この様な観点からではなくCB／CSを小さ
くするという観点から、ビツト線を分割した第２
図に示す半導体メモリが知られている。（電子材
料、第23巻第３号、1981年、157頁） 第２図に示すように、２組のビツト線対BL１
とBL４及びBL２とBL３をトランスフアーゲー
トＴ１，Ｔ２，Ｔ３，Ｔ４を介して同一のセンス
増幅器２に接続する。
ワード線WL１が選択された時には、トランス
フアーゲートＴ１，Ｔ４が導通し、ビツト線対
BL１，BL４がセンス増幅器２に接続され、ビツ
ト線対BL１，BL４の情報がセンス増幅器２によ
り増幅される。このとき、ビツト線対BL２，BL
３はセンス増幅器２から切り離されている。ワー
ド線WL２が選択された時には、トランスフアー
ゲートＴ２，Ｔ３が導通し、ビツト線対BL２，
BL３がセンス増幅器２に接続され、ビツト線対
BL２，BL３の情報が増幅される。従つて、本従
来例では、ビツト線が１本置きに活性化されるこ
とになる。
フアーゲートＴ１，Ｔ４が導通し、ビツト線対
BL１，BL４がセンス増幅器２に接続され、ビツ
ト線対BL１，BL４の情報がセンス増幅器２によ
り増幅される。このとき、ビツト線対BL２，BL
３はセンス増幅器２から切り離されている。ワー
ド線WL２が選択された時には、トランスフアー
ゲートＴ２，Ｔ３が導通し、ビツト線対BL２，
BL３がセンス増幅器２に接続され、ビツト線対
BL２，BL３の情報が増幅される。従つて、本従
来例では、ビツト線が１本置きに活性化されるこ
とになる。
（発明が解決しようとする問題点）
上述した従来の半導体メモリは、ワード線が立
上る前にビツト線プリチヤージ信号φPがオフに
なるので、選択されなかつたビツト線対は定電圧
電源VCCから切り離され浮動状態になる。従つ
て、ビツト線を１本置きに活性化していても、活
性化されなかつたビツト線が浮動状態のため、シ
ールド効果が少く、１本隔てたビツト線の電位変
化の影響を受けて、信号電圧が減少するという欠
点がある。
上る前にビツト線プリチヤージ信号φPがオフに
なるので、選択されなかつたビツト線対は定電圧
電源VCCから切り離され浮動状態になる。従つ
て、ビツト線を１本置きに活性化していても、活
性化されなかつたビツト線が浮動状態のため、シ
ールド効果が少く、１本隔てたビツト線の電位変
化の影響を受けて、信号電圧が減少するという欠
点がある。
本発明の目的は、隣接ビツト線間の相互容量が
ビツト線の総配線容量に占める割合が大きくなつ
た場合にも、動作マージンの減少、情報の反転の
生じない半導体メモリを提供することにある。
ビツト線の総配線容量に占める割合が大きくなつ
た場合にも、動作マージンの減少、情報の反転の
生じない半導体メモリを提供することにある。
（問題点を解決するための手段）
本発明の半導体メモリは、行をなすビツト線
と、列をなすワード線と、該ワード線により選択
されて前記ビツト線との間で情報の出し入れを行
う行および列状に配置されたメモリセルと、前記
ビツト線のうちそれぞれ対をなす第１のビツト線
対および第２のビツト線対が対ごとにとれぞれ入
出力信号線となるセンス増幅器と、前記第１のビ
ツト線対のそれぞれに接続された前記メモリセル
が選択されたとき前記第１のビツト対を前記セン
ス増幅器に接続する第１のスイツチ回路と、前記
第２のビツト線対のそれぞれに接続された前記メ
モリセルが選択されたとき前記第２のビツト線対
を前記センス増幅器に接続する第２のスイツチ回
路と、該第２のスイツチ回路に対する第２の制御
信号を前記第１のビツト線対に対するプリチヤー
ジの制御信号とする第１のプリチヤージ回路と、
前記第１のスイツチ回路に対する第１の制御信号
を前記第２のビツト線対に対するプリチヤージの
制御信号とする第２のプリチヤージ回路とを含ん
で構成される。
と、列をなすワード線と、該ワード線により選択
されて前記ビツト線との間で情報の出し入れを行
う行および列状に配置されたメモリセルと、前記
ビツト線のうちそれぞれ対をなす第１のビツト線
対および第２のビツト線対が対ごとにとれぞれ入
出力信号線となるセンス増幅器と、前記第１のビ
ツト線対のそれぞれに接続された前記メモリセル
が選択されたとき前記第１のビツト対を前記セン
ス増幅器に接続する第１のスイツチ回路と、前記
第２のビツト線対のそれぞれに接続された前記メ
モリセルが選択されたとき前記第２のビツト線対
を前記センス増幅器に接続する第２のスイツチ回
路と、該第２のスイツチ回路に対する第２の制御
信号を前記第１のビツト線対に対するプリチヤー
ジの制御信号とする第１のプリチヤージ回路と、
前記第１のスイツチ回路に対する第１の制御信号
を前記第２のビツト線対に対するプリチヤージの
制御信号とする第２のプリチヤージ回路とを含ん
で構成される。
（作用）
本発明は、隣接するビツト線の電位を一定電位
に固定して、隣接ビツト線間相互容量の影響をな
くすという技術思想に基づいている。
に固定して、隣接ビツト線間相互容量の影響をな
くすという技術思想に基づいている。
すなわち、１本おきのビツト線を活性化する分
割ビツト線方式の半導体メモリで、隣接するビツ
ト線を別別にプリチヤージ出来るようにし、非選
択のビツト線の電位を読出し期間中プリチヤージ
レベルに保持し、非選択のビツト線にシールド線
の機能を持たせている。
割ビツト線方式の半導体メモリで、隣接するビツ
ト線を別別にプリチヤージ出来るようにし、非選
択のビツト線の電位を読出し期間中プリチヤージ
レベルに保持し、非選択のビツト線にシールド線
の機能を持たせている。
（実施例）
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の回路図である。
第１図に示す半導体メモリは、センス増幅器２
と、第１のビツト線対を形成するビツト線BL１
およびBL３と第２のビツト線対を形成するビツ
ト線BL２およびBL４と、それぞれのビツト線に
接続されるメモリセル１−１〜１−４と、ワード
線WL１〜WL４と、トランスフアーゲートＴ１
およびＴ３からなる第１のスイツチ回路３と、ト
ランスフアーゲートＴ２およびＴ４からなる第２
のスイツチ回路４と、トランジスタＴ９およびＴ
１１からなる第１のプリチヤージ回路５と、トラ
ンジスタＴ１０およびＴ１２からなる第２のプリ
チヤージ回路６とを含む。
と、第１のビツト線対を形成するビツト線BL１
およびBL３と第２のビツト線対を形成するビツ
ト線BL２およびBL４と、それぞれのビツト線に
接続されるメモリセル１−１〜１−４と、ワード
線WL１〜WL４と、トランスフアーゲートＴ１
およびＴ３からなる第１のスイツチ回路３と、ト
ランスフアーゲートＴ２およびＴ４からなる第２
のスイツチ回路４と、トランジスタＴ９およびＴ
１１からなる第１のプリチヤージ回路５と、トラ
ンジスタＴ１０およびＴ１２からなる第２のプリ
チヤージ回路６とを含む。
第１図において、ワード線WL１が選択された
場合を例に説明する。まず、ワード線WL１が高
電位になる前に、制御信号φT2を高電位から低電
位に下げる。制御信号φT2はビツト線BL２とビツ
ト線BL４とをセンス増幅器２に接続する第２の
スイツチ回路４のトランスフアーゲートＴ２およ
びＴ４をオン・オフ制御する第２の制御信号であ
ると共に、第１のプリチヤージ回路５のビツト線
BL１のプリチヤージ用のトランジスタＴ９およ
びビツト線BL３のプリチヤージ用のトランジス
タＴ１１をオン・オフ制御する制御信号でもあ
る。従つて、制御信号φT2を低電位にすることに
より、ビツト線BL１およびビツト線BL３は定電
圧電源VCCから切離され、ビツト線BL２および
ビツト線BL４はセンス増幅器２から切離される。
場合を例に説明する。まず、ワード線WL１が高
電位になる前に、制御信号φT2を高電位から低電
位に下げる。制御信号φT2はビツト線BL２とビツ
ト線BL４とをセンス増幅器２に接続する第２の
スイツチ回路４のトランスフアーゲートＴ２およ
びＴ４をオン・オフ制御する第２の制御信号であ
ると共に、第１のプリチヤージ回路５のビツト線
BL１のプリチヤージ用のトランジスタＴ９およ
びビツト線BL３のプリチヤージ用のトランジス
タＴ１１をオン・オフ制御する制御信号でもあ
る。従つて、制御信号φT2を低電位にすることに
より、ビツト線BL１およびビツト線BL３は定電
圧電源VCCから切離され、ビツト線BL２および
ビツト線BL４はセンス増幅器２から切離される。
一方、第１の制御信号である制御信号φT1は高
電位のまま保持される。制御信号φT1はビツト線
BL１とビツト線BL３とをセンス増幅器２に接続
する第１のスイツチ回路３のトランスフアーゲー
トＴ１およびＴ３をオン・オフ制御する信号であ
ると共に、第２のプリチヤージ回路６のビツト線
BL２のプリチヤージ用のトランジスタＴ１０お
よびビツト線BL４のプリチヤージ用のトランジ
スタＴ１２をオン・オフ制御する制御信号でもあ
る。
電位のまま保持される。制御信号φT1はビツト線
BL１とビツト線BL３とをセンス増幅器２に接続
する第１のスイツチ回路３のトランスフアーゲー
トＴ１およびＴ３をオン・オフ制御する信号であ
ると共に、第２のプリチヤージ回路６のビツト線
BL２のプリチヤージ用のトランジスタＴ１０お
よびビツト線BL４のプリチヤージ用のトランジ
スタＴ１２をオン・オフ制御する制御信号でもあ
る。
従つて、制御信号φT2を低電位にし、制御信号
φT1を高電位に保つておくことにより、ビツト線
BL１とビツト線BL３とはセンス増幅器２に接続
された状態になり、ビツト線BL２とビツト線BL
４とはプリチヤージ状態、つまり定電圧電源VCC
に接続されな状態になる。
φT1を高電位に保つておくことにより、ビツト線
BL１とビツト線BL３とはセンス増幅器２に接続
された状態になり、ビツト線BL２とビツト線BL
４とはプリチヤージ状態、つまり定電圧電源VCC
に接続されな状態になる。
この状態で、ワード線WL１が高電位となり、
メモリセル１−１の情報がビツト線BL１に読出
される。この時、上記したように、隣接するビツ
ト線BL２は定電位に固定されているので、隣接
ビツト線間の相互容量が大きくても電位変化はな
く、シールド線とみなせる。
メモリセル１−１の情報がビツト線BL１に読出
される。この時、上記したように、隣接するビツ
ト線BL２は定電位に固定されているので、隣接
ビツト線間の相互容量が大きくても電位変化はな
く、シールド線とみなせる。
第１図ではセンス増幅器１個分を示している
が、実際には多数のセンス増幅器が並んでおり、
第１図と同様にビツト線を配置することにより、
活性化されたビツト線の両隣りには必ず定電位に
固定されたビツト線が存在する。この定電位のビ
ツト線がシールド線の役目を果し、活性化された
ビツト線同志の容量カツプリングは無視し得る。
すなわち、メモリセルからの情報読出し時におけ
る隣接配線間の相互容量によるビツト線信号電圧
の損失は大幅に軽減される。
が、実際には多数のセンス増幅器が並んでおり、
第１図と同様にビツト線を配置することにより、
活性化されたビツト線の両隣りには必ず定電位に
固定されたビツト線が存在する。この定電位のビ
ツト線がシールド線の役目を果し、活性化された
ビツト線同志の容量カツプリングは無視し得る。
すなわち、メモリセルからの情報読出し時におけ
る隣接配線間の相互容量によるビツト線信号電圧
の損失は大幅に軽減される。
ワード線WL２が選択された時には、全く同様
にビツト線BL２及びビツト線BL４が活性化さ
れ、ビツト線BL１とビツト線BL３はプリチヤー
ジ状態に保持され、上記と同様の動作になる。な
お、本実施例においては、プリチヤージ制御信号
とビツト線スイツチ回路制御信号とを兼用してい
るため、従来例に較べ制御信号用配線数も２本減
少するという利点を備えている。
にビツト線BL２及びビツト線BL４が活性化さ
れ、ビツト線BL１とビツト線BL３はプリチヤー
ジ状態に保持され、上記と同様の動作になる。な
お、本実施例においては、プリチヤージ制御信号
とビツト線スイツチ回路制御信号とを兼用してい
るため、従来例に較べ制御信号用配線数も２本減
少するという利点を備えている。
（発明の効果）
以上説明したように本発明の半導体メモリは、
２組の対をなすビツト線を対ごとに入出力信号線
として１個のセンス増幅器に接続し、一方のビツ
ト線対に情報を読出すとき他方のビツト線対を高
電位に保つことにより、従来より少い配線数で隣
接ビツト線間の相互容量が大きい場合でもビツト
線の信号電圧の損失を減少できるという効果があ
る。
２組の対をなすビツト線を対ごとに入出力信号線
として１個のセンス増幅器に接続し、一方のビツ
ト線対に情報を読出すとき他方のビツト線対を高
電位に保つことにより、従来より少い配線数で隣
接ビツト線間の相互容量が大きい場合でもビツト
線の信号電圧の損失を減少できるという効果があ
る。
第１図は本発明の一実施例の回路図、第２図は
従来の半導体メモリの一例の回路図である。 １−１，〜，１−４……メモリセル、２……セ
ンス増幅器、３，４……スイツチ回路、５，６…
…プリチヤージ回路、BL１，〜BL４……ビツト
線、Ｔ１，〜，Ｔ８……トランスフアーゲート、
Ｔ９，〜，Ｔ１２……トランジスタ、VCC……定
電圧電源、WL１，〜，WL４……ワード線、φI，
φI1，φI2……制御信号、φP……プリチヤージ信
号、φSE……活性化信号、φT1，φT2……制御信号。
従来の半導体メモリの一例の回路図である。 １−１，〜，１−４……メモリセル、２……セ
ンス増幅器、３，４……スイツチ回路、５，６…
…プリチヤージ回路、BL１，〜BL４……ビツト
線、Ｔ１，〜，Ｔ８……トランスフアーゲート、
Ｔ９，〜，Ｔ１２……トランジスタ、VCC……定
電圧電源、WL１，〜，WL４……ワード線、φI，
φI1，φI2……制御信号、φP……プリチヤージ信
号、φSE……活性化信号、φT1，φT2……制御信号。
Claims (1)
- １ 行をなすビツト線と、列をなすワード線と、
該ワード線により選択されて前記ビツト線との間
で情報の出し入れを行う行および列状に配置され
たメモリセルと、前記ビツト線のうちそれぞれ対
をなす第１のビツト線対および第２のビツト線対
が対ごとにそれぞれ入出力信号線となるセンス増
幅器と、前記第１のビツト線対のそれぞれに接続
された前記メモリセルが選択されたとき前記第１
のビツト対を前記センス増幅器に接続する第１の
スイツチ回路と、前記第２のビツト線対のそれぞ
れに接続された前記メモリセルが選択されたとき
前記第２のビツト線対を前記センス増幅器に接続
する第２のスイツチ回路と、該第２のスイツチ回
路に対する第２の制御信号を前記第１のビツト線
対に対するプリチヤージの制御信号とする第１の
プリチヤージ回路と、前記第１のスイツチ回路に
対する第１の制御信号を前記第２のビツト線対に
対するプリチヤージの制御信号とする第２のプリ
チヤージ回路とを含むことを特徴とする半導体メ
モリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211539A JPS6271094A (ja) | 1985-09-24 | 1985-09-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60211539A JPS6271094A (ja) | 1985-09-24 | 1985-09-24 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6271094A JPS6271094A (ja) | 1987-04-01 |
| JPH043595B2 true JPH043595B2 (ja) | 1992-01-23 |
Family
ID=16607522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60211539A Granted JPS6271094A (ja) | 1985-09-24 | 1985-09-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6271094A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291884A (ja) * | 1988-09-28 | 1990-03-30 | Toshiba Corp | 半導体記憶装置 |
| US5010524A (en) * | 1989-04-20 | 1991-04-23 | International Business Machines Corporation | Crosstalk-shielded-bit-line dram |
| JPH04109492A (ja) * | 1990-08-29 | 1992-04-10 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JPH05101660A (ja) * | 1991-10-07 | 1993-04-23 | Nec Corp | ダイナミツク型半導体記憶装置 |
-
1985
- 1985-09-24 JP JP60211539A patent/JPS6271094A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6271094A (ja) | 1987-04-01 |
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