JP2626160B2 - 半導体メモリ - Google Patents

半導体メモリ

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特にメモリセルのリフ
レッシュに関する。
［従来の技術］ 半導体メモリは、微細加工技術の進歩と共に集積度の
向上がなされてきた。特にダイナミツクメモリでは、メ
モリセルの構造が簡単であるため高集積化が可能であ
り、低価格であることより市場要求も高い。また、年々
高速化への要求も高まっている。これらの要求に答える
ため、高速化を目的とした差動増幅器（以下、センスア
ンプと称す）が半導体メモリには備えられている。
第５図は従来の半導体メモリを示す回路図である。図
に示すように、このダイナミックメモリは、センスアン
プ部Ａ、センスアンプの制御を行うセンスアンプ活性化
部Ｂ、トランスファゲート部Ｃ、メモリセル部Ｄより構
成されている。センスアンプ部ＡはＰチャネル型MOSト
ランジスタ（以下、MOSPTと記す）4,5およびＮチャネル
型MOSトランジスタ（以下、MOSNTと記す）6,7から構成
され、センスアンプ活性化部ＢはMOSPT1,インバータ2,M
OSNT3から構成され、トラスファゲート部ＣはMOSNT8,9
から構成され、メモリセル部ＤはMOSNT10,容量11から構
成されている。以下、第７図のタイミングチャートに従
ってリフレッシュ動作の説明を行う。
外部制御信号▲▼（ロウアドレスストローブ）
の活性化時に取り込まれた行アドレスにより、ワード線
φＣが選択される。いま、MOSNT10と容量11で構成され
たメモリセル部Ｄが“0"レベル（MOSNT10のソース電位
がビット線BL1よりも低い状態）を保持しているとする
と、ワード線φＣの活性化によりMOSNT10が導通状態と
なり、メモリセル容量ＣSとビット線容量ＣBの容量分割
により決定される電位 だけ、ビット線BLおよびBL1のレベルか下降する。ここ
で、Vxはメモリセルの初期電位、ＶCCは電源電位であ
る。その後、センスアンプ活性化信号φａが活性化し、
同時にトランスファゲート制御信号φｂがリセットされ
る。φｂのリセットによりMOSNT8,9が非導通状態となる
ため、ビット線BLとBL1は電気的に切り離され、センス
アンプ部Ａにより充放電されるビット線容量が減少す
る。これにより、センスアンプ部Ａによる差動増幅の高
速化が可能となる。この差動増幅の結果、ビット線BLと
▲▼はそれぞれ電源レベルと接地レベルへ達し、ビ
ット線BL1と▲▼はそれぞれ1/2VCC−△Ｖレベル
と1/2VCCレベルを保つ。その後、▲▼リセットに
より、φｂが活性化し、ビット線BLとBL1,▲▼と▲
▼がトランスファゲート部Ｃを介して再び接線さ
れる。これにより、ビット線BLと▲▼が持つリフレ
ッシュデータをワード線φＣがリセットするまでのある
一定時間内（ｔ）にメモリセル部Ｄに書き込んでいる。
第６図は従来のダイナミックメモリのレイアウト図で
ある。電源配線と接地配線は行系制御信号と、列系制御
信号の相互干渉を避けるため、ボンディングパッドから
分離している。そして、センスアンプ活性化部Ｂは行系
制御回路に含まれるので、基準電位ＶC1,VS１を用いて
いる。
［発明が解決しようとする課題］ 上述した従来のセンスアンプは、メモリセル部Ｄへの
データ書き込み▲▼セット後、φｂ活性化からφ
Ｃリセットまでの内部タイミングで、決定された一定時
間（ｔ）内に終了させなければならない。ビット線への
充電経路は、第５図および第６図に示すように、ＶCCパ
ッドからＶCC配線抵抗rc1、MOSPT1、配線抵抗rp1、MOSP
T4,5及びトランスファゲート部Ｃとなっており、この経
路を介してビット線BL1,▲▼は充電される。同様
に、放電経路は、ビット線BL1,▲▼からトラスフ
ァゲート部Ｃ、MOSNT6,7、配線抵抗rn1、MOSNT3及び接
地配線抵抗rs1となっており、この経路を介してビット
線BL1,▲▼はＶSSパッドへ放電される。これらビ
ット線への充放電速度は配線抵抗rc1,rp1,rs1,rn1によ
り制限されており、トランジスタサイズをある程度以上
増加させても改善効果はない。このため、従来例におい
ては、▲▼リセット後の一定時間（ｔ）内にビッ
ト線を電源あるいは接地レベルまで充放電するとが不可
能であり、メモリセル部Ｄへの書き込レベルを悪化させ
るという欠点がある。
［課題を解決するための手段］ 本願発明の要旨は、ビット線とワード線との交点にメ
モリセルを配置し、前記メモリセルの読み出しと書き込
みの制御を行うための行系制御回路と列系制御回路とを
異なる電源配線および接地配線上に分離配置した半導体
メモリにおいて、センスアンプ列の一端に配され前記行
系制御回路の電源配線および接地配線に接続された第１
のセンスアンプ制御回路と、前記センスアンプ列の他端
に配され前記列系制御回路の電源配線および接地配線に
接続された第２のセンスアンプ制御回路とを設け、前記
第２のセンスアンプ制御回路の活性化を第１のセンスア
ンプ制御回路の制御下で前記センスアンプ列が差動を完
了した後に行うことを特徴とする半導体メモリすなわ
ち、第１のセンスアンプ制御回路の他に第２のセンスア
ンプ制御回路を設けることにより、ビット線の充放電経
路を増やし、経路抵抗を低減している。
［実施例］ 第１図は本発明に係るダイナミックメモリの一実施例
の回路図、第２図はそのレイアウト図である。尚、従来
例と同一部分には同一符号を付して重複する説明は省略
する。従来例との相違点は制御信号φｄにより活性化制
御を受けるセンスアンプ活性化部Ｂ′が付け加えられて
いることである。このセンスアンプ活性化部Ｂ′はMOSP
T12,インバータ13,MOSNT14から構成され、MOSNT14のゲ
ートにφｄが入力される。また、センスアンプ活性化部
Ｂ′は列系制御回路に含まれており、基準電圧としてＶ
C2,VS２を用いている。
第３図は本実施例の動作を説明するためのタイミング
チャートである。▲▼活性化から差動増幅終了ま
での動作は前述した従来例と全く同様なので、ここでの
説明は省略する。
▲▼リセット後、トランスファゲート制御信号
φｂの活性化と同時に制御信号φｄが活性化され、ビッ
ト線BL1,▲▼への充放電がセンスアンプ活性化部
Ｂに加えてセンスアンプ活性化部Ｂ′を介して行われ
る。いま、rc1＝rc2、rs1＝rs2、rp1＝rp2、rn1＝rn2が
成り立つならば、充放電経路の時定数は従来例に比べ半
分となるので、メモリセル部Ｄへの書き込み速度を向上
させることができる。また、▲▼リセット後、列
系制御回路はすべてリセット状態であるため、ビット線
充放電ノイズにより列系制御回路を誤動作に至らしめる
ことはない。
第４図は本発明の他の一実施例の動作を説明するため
のタイミングチャートである。この実施例では制御信号
φｄを▲▼活性化後、リセット前に活性化してい
る。このようなタイミングでφｄを用いて、すでにセン
スアンプ活性化信号φａは活性化されているので、φｄ
の活性化時にはすでにビット線のセンスアンプ部による
差動増幅は完了しており、この場合もφｄの活性化によ
りビット線充放電ノイズによる列系制御回路の誤動作は
問題とならない。この実施例の場合、RASリセット以前
にセンスアンプ改正化部Ｂ′が既に活性化状態にあるの
で、▲▼リセット後のメモリセル部への書き込み
速度が更に向上するという利点がある。
［発明の効果］ 以上説明したように本発明は、センスアンプ活性化部
を行系制御回路の他に列系制御回路に追加配置し、これ
らセンスアンプ活性化部の配線，電源を有効利用するこ
とにより、ビット線充放電時の時定数を半減し、メモリ
セルへの書込みレベルを改善できる効果がある。
【図面の簡単な説明】
第１図は本発明は一実施例に係るダイナミックメモリの
回路図、第２図はそのレイアウト図、第３図はその動作
を説明するタイミングチャート、第４図は本発明の他の
一実施例の動作を説明するタイミングチャート、第５図
は従来例に係るダイナミックメモリの回路図、第６図は
そのレイアウト図、第７図はその動作を説明するタイミ
ングチャートである。 Ａ……センスアンプ部、 B,B′……センスアンプ制御回路、 Ｃ……トランスファゲート部、 Ｄ……メモリセル部。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】ビット線とワード線との交点にメモリセル
    を配置し、前記メモリセルの読み出しと書き込みの制御
    を行うための行系制御回路と列系制御回路とを異なる電
    源配線および接地配線上に分離配置した半導体メモリに
    おいて、 センスアンプ列の一端に配され前記行系制御回路の電源
    配線および接地配線に接続された第１のセンスアンプ制
    御回路と、 前記センスアンプ列の他端に配され前記列系制御回路の
    電源配線および接地配線に接続された第２のセンスアン
    プ制御回路とを設け、 前記第２のセンスアンプ制御回路の活性化を第１のセン
    スアンプ制御回路の制御下で前記センスアンプ列が差動
    を完了した後に行うことを特徴とする半導体メモリ。
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