JP2573272B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2573272B2 JP2573272B2 JP62329785A JP32978587A JP2573272B2 JP 2573272 B2 JP2573272 B2 JP 2573272B2 JP 62329785 A JP62329785 A JP 62329785A JP 32978587 A JP32978587 A JP 32978587A JP 2573272 B2 JP2573272 B2 JP 2573272B2
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- mos transistor
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、MOSトランジスタとバイポーラトランジス
タを組合わせたビット線センスアンプを用いて高速化と
高集積化を図った半導体記憶装置に関する。
タを組合わせたビット線センスアンプを用いて高速化と
高集積化を図った半導体記憶装置に関する。
（従来の技術） ダイナミック型ランダム・アクセス・メモリ（dRAM）
の集積度は、微細加工技術の進歩と共に高まり、微細化
による素子の性能向上によってdRAMのアクセスタイムは
ますます短くなっている。今後MOSトランジスタのゲー
ト長が0.5μｍ程度あるいはそれ以下になってくると、
素子の信頼性を確保するために電源電圧を下げなければ
ならず、これまでのような高速化は難しくなる。そこで
MOSトランジスタより電流駆動能力の大きいバイポーラ
トランジスタを一部に導入することにより高速化を図る
ことが提案されている。例えば、ビット線センスアンプ
にバイポーラトランジスタをドライバとしてMOSトラン
ジスタと組合わせた差動増幅器を用いることが提案され
ている。この様な、バイポーラトランジスタとMOSトラ
ンジスタを複合した回路構成はBIMOS回路等と呼ばれ、
特にCMOS回路とバイポーラトランジスタの組合わせ回路
はBICMOS回路等と称される。この場合、BICMOSセンスア
ンプがMOSトランジスタのみのセンスアンプに比べて面
積が大きくなることから、複数のビット線対に１組のBI
CMOSセンスアンプを設けることが提案されている（特開
昭61−142594号公報，特開昭61−170992号公報等）。
の集積度は、微細加工技術の進歩と共に高まり、微細化
による素子の性能向上によってdRAMのアクセスタイムは
ますます短くなっている。今後MOSトランジスタのゲー
ト長が0.5μｍ程度あるいはそれ以下になってくると、
素子の信頼性を確保するために電源電圧を下げなければ
ならず、これまでのような高速化は難しくなる。そこで
MOSトランジスタより電流駆動能力の大きいバイポーラ
トランジスタを一部に導入することにより高速化を図る
ことが提案されている。例えば、ビット線センスアンプ
にバイポーラトランジスタをドライバとしてMOSトラン
ジスタと組合わせた差動増幅器を用いることが提案され
ている。この様な、バイポーラトランジスタとMOSトラ
ンジスタを複合した回路構成はBIMOS回路等と呼ばれ、
特にCMOS回路とバイポーラトランジスタの組合わせ回路
はBICMOS回路等と称される。この場合、BICMOSセンスア
ンプがMOSトランジスタのみのセンスアンプに比べて面
積が大きくなることから、複数のビット線対に１組のBI
CMOSセンスアンプを設けることが提案されている（特開
昭61−142594号公報，特開昭61−170992号公報等）。
ところでdRAMのメモリセルは、１トランジスタ/1キャ
パシタにより構成される破壊読出し型であるため、読出
した後再書込みが必要である。このため従来は、ビット
線センスアンプとしてCMOSフリップフロップを用い、こ
れによりメモリセルの情報センスと同時に再書込みを行
っていた。メモリセルの情報を高速に読み出すために
は、このCMOSフリップフロップを動作させる前にBICMOS
差動増幅器を動作させることが望ましい。しかし、ビッ
ト線をBICMOS差動増幅器のドライバであるトランジスタ
のベースに直接接続すると、ビット線に転送されたメモ
リセルの信号電荷がベース電流として流れてしまい、メ
モリセルの情報が破壊される。そこで、BICMOS差動増幅
器とビット線との間に入力インピーダンスの高いバッフ
ァ回路を設けることが提案されている。
パシタにより構成される破壊読出し型であるため、読出
した後再書込みが必要である。このため従来は、ビット
線センスアンプとしてCMOSフリップフロップを用い、こ
れによりメモリセルの情報センスと同時に再書込みを行
っていた。メモリセルの情報を高速に読み出すために
は、このCMOSフリップフロップを動作させる前にBICMOS
差動増幅器を動作させることが望ましい。しかし、ビッ
ト線をBICMOS差動増幅器のドライバであるトランジスタ
のベースに直接接続すると、ビット線に転送されたメモ
リセルの信号電荷がベース電流として流れてしまい、メ
モリセルの情報が破壊される。そこで、BICMOS差動増幅
器とビット線との間に入力インピーダンスの高いバッフ
ァ回路を設けることが提案されている。
第11図は、従来のBICMOSセンスアンプの一例である。
このセンスアンプは、ビット線対毎に設けられたバッフ
ァ増幅器としてのCMOS差動増幅器41,42と、バイポーラ
トランジスタを用いたBICMOS差動増幅器５から構成され
る。CMOS増幅器41,42は、負荷としてのｐチャネルMOSト
ランジスタ用いたカレントミラー型CMOS増幅器である。
CMOS増幅器41のドライバMOSトランジスタQ1,Q2のゲート
がビット線対BL0,▲▼０に接続され、CMOS増幅器42
のドライバMOSトランジスタQ3,Q4のゲートが別のビット
線対BL1,▲▼１に接続されている。これらCMOS増幅
器41,42の出力ノードB1,B2は共通にBICMOS差動増幅器の
入力端子であるバイポーラトランジスタT1,T2のベース
に接続されている。CMOS増幅器41,42は、活性化用MOSト
ランジスタQ9,Q10のゲートをカラム選択用クロックCS
L1,CSL2で選択的に駆動することにより、いずれか一方
が選ばれる。
このセンスアンプは、ビット線対毎に設けられたバッフ
ァ増幅器としてのCMOS差動増幅器41,42と、バイポーラ
トランジスタを用いたBICMOS差動増幅器５から構成され
る。CMOS増幅器41,42は、負荷としてのｐチャネルMOSト
ランジスタ用いたカレントミラー型CMOS増幅器である。
CMOS増幅器41のドライバMOSトランジスタQ1,Q2のゲート
がビット線対BL0,▲▼０に接続され、CMOS増幅器42
のドライバMOSトランジスタQ3,Q4のゲートが別のビット
線対BL1,▲▼１に接続されている。これらCMOS増幅
器41,42の出力ノードB1,B2は共通にBICMOS差動増幅器の
入力端子であるバイポーラトランジスタT1,T2のベース
に接続されている。CMOS増幅器41,42は、活性化用MOSト
ランジスタQ9,Q10のゲートをカラム選択用クロックCS
L1,CSL2で選択的に駆動することにより、いずれか一方
が選ばれる。
このようなBICMOSセンスアンプ用いた場合、２個のバ
ッファ用CMOS増幅器を１個のBICOS差動増幅器で共用し
ているために、データの干渉が生じるという問題があ
る。例えばいま、カラム選択用クロックがCSL1＝“H"、
CSL2＝“L"であり、２組のビット線対の内BL0,▲▼
０が選択された場合を考える。このき非選択のビット線
対BL1,▲▼１側のCMOS増幅器42では、ドライバMOS
トランジスタQ3,Q4はその共通ソースがフローティング
であり、ビット線BL1,▲▼１の“H",“L"がはっき
り決着がつくまでは、いずれもオンの状態である。そう
すると、出力ノードB1,B2間には、これらMOSトランジス
タQ3,Q4を介して高抵抗ながら直流パスが形成される。
これがデータの干渉の原因となり、十分なセンス感度が
得られなくなる。また、出力ノードB1,B2は、非選択の
ビット線BL1,▲▼１側のCMOS増幅器42のドライバMO
SトランジスタQ3,Q4を介してビット線BL1,▲▼１と
容量結合するため、出力データに雑音が入る。これも、
センス感度の低下の原因となる。
ッファ用CMOS増幅器を１個のBICOS差動増幅器で共用し
ているために、データの干渉が生じるという問題があ
る。例えばいま、カラム選択用クロックがCSL1＝“H"、
CSL2＝“L"であり、２組のビット線対の内BL0,▲▼
０が選択された場合を考える。このき非選択のビット線
対BL1,▲▼１側のCMOS増幅器42では、ドライバMOS
トランジスタQ3,Q4はその共通ソースがフローティング
であり、ビット線BL1,▲▼１の“H",“L"がはっき
り決着がつくまでは、いずれもオンの状態である。そう
すると、出力ノードB1,B2間には、これらMOSトランジス
タQ3,Q4を介して高抵抗ながら直流パスが形成される。
これがデータの干渉の原因となり、十分なセンス感度が
得られなくなる。また、出力ノードB1,B2は、非選択の
ビット線BL1,▲▼１側のCMOS増幅器42のドライバMO
SトランジスタQ3,Q4を介してビット線BL1,▲▼１と
容量結合するため、出力データに雑音が入る。これも、
センス感度の低下の原因となる。
（発明が解決しようとする問題点） 以上のように、BICMOS差動増幅器を複数のビット線対
で共用する構成のBICOSセンスアンプでは、バッファ回
路としてのCMOS増幅器部分でデータの干渉やノイズの混
入があり、入力電位差が非常に大きくないと正しいセン
スができなくなり、dRAMの性能が損われる、という問題
があった。
で共用する構成のBICOSセンスアンプでは、バッファ回
路としてのCMOS増幅器部分でデータの干渉やノイズの混
入があり、入力電位差が非常に大きくないと正しいセン
スができなくなり、dRAMの性能が損われる、という問題
があった。
本発明は、この様な問題を解決したdRAMを提供するこ
とを目的とする。
とを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明は、バッファ回路としてのCMOS差動増幅器（第
１の差動増幅器）と、その出力ノードに接続されるBICM
OS差動増幅器（第２の差動増幅器）とを基本とし、BICO
S差動増幅器が複数個のCMOS増幅器毎に設けられる構成
のビット線センスアンプを有するdRAMにおいて、CMOS増
幅器のドライバMOSトランジスタと出力ノードの間に、
クロックにより制御されるスイッチング用MOSトランジ
スタを介在させたことを特徴とする。
１の差動増幅器）と、その出力ノードに接続されるBICM
OS差動増幅器（第２の差動増幅器）とを基本とし、BICO
S差動増幅器が複数個のCMOS増幅器毎に設けられる構成
のビット線センスアンプを有するdRAMにおいて、CMOS増
幅器のドライバMOSトランジスタと出力ノードの間に、
クロックにより制御されるスイッチング用MOSトランジ
スタを介在させたことを特徴とする。
（作 用） この様な構成とすれば、CMOS増幅器のスイッチングMO
Sトランジスタを非選択のビット線対に関してはオフと
しておくことにより、CMOS増幅器の出力ノード間のデー
タの干渉がなくなる。また、スイッチングMOSトランジ
スタの存在により、CMOS増幅器の出力ノードとビット線
間の容量結合が小さくなり、雑音の混入も抑制される。
Sトランジスタを非選択のビット線対に関してはオフと
しておくことにより、CMOS増幅器の出力ノード間のデー
タの干渉がなくなる。また、スイッチングMOSトランジ
スタの存在により、CMOS増幅器の出力ノードとビット線
間の容量結合が小さくなり、雑音の混入も抑制される。
（実施例） 以下、本発明の実施例を説明する。
第２図は、一実施例のdRAMの要部構成を示す。図にお
いて、１はdRAMセル（またはダミーセル）である。dRAM
セルは第３図に示されるように、一個のMOSトランジス
タQMといっこのキャパシタCMにより構成される。この様
なdRAMセルが半導体基板上にマトリクス配列されてメモ
リアレイが構成されている。メモリセルアレイに対し
て、各メモリセル１と情報電荷の授受を行う複数対ビッ
ト線BL,▲▼（BL0,▲▼0,BL1,▲▼1,…）
およびメモリセル１を選択駆動するための複数本のワー
ド線WL（WL0,WL1,…）が配設されている。各ビット線対
BL,▲▼には、情報読出しおよび書込みの際にアク
ティブ・リストアを行うためのCMOSフリップフロップ２
が設けられている。このCMOSフリップフロップ２は、第
４図に示すように二個のｐチャネルMOSトランジスタ
Q21,Q22と二個のｎチャネルMOSトランジスタQ23,Q24か
らなる周知のものである。各ビット線対▲▼,BLと
入力データ線IL,▲▼との間には、書込み用の入力
回路３が設けられている。この入力回路３は例えば第５
図に示すように、カラム選択クロックφＡが入るトラン
スファ・ゲート用ｎチャネルMOSトランジスタQ31,Q
32と、書込みクロックφＷが入るトランスファ・ゲート
用ｎチャネルMOSトランジスタQ33,Q34とから構成されて
いる。
いて、１はdRAMセル（またはダミーセル）である。dRAM
セルは第３図に示されるように、一個のMOSトランジス
タQMといっこのキャパシタCMにより構成される。この様
なdRAMセルが半導体基板上にマトリクス配列されてメモ
リアレイが構成されている。メモリセルアレイに対し
て、各メモリセル１と情報電荷の授受を行う複数対ビッ
ト線BL,▲▼（BL0,▲▼0,BL1,▲▼1,…）
およびメモリセル１を選択駆動するための複数本のワー
ド線WL（WL0,WL1,…）が配設されている。各ビット線対
BL,▲▼には、情報読出しおよび書込みの際にアク
ティブ・リストアを行うためのCMOSフリップフロップ２
が設けられている。このCMOSフリップフロップ２は、第
４図に示すように二個のｐチャネルMOSトランジスタ
Q21,Q22と二個のｎチャネルMOSトランジスタQ23,Q24か
らなる周知のものである。各ビット線対▲▼,BLと
入力データ線IL,▲▼との間には、書込み用の入力
回路３が設けられている。この入力回路３は例えば第５
図に示すように、カラム選択クロックφＡが入るトラン
スファ・ゲート用ｎチャネルMOSトランジスタQ31,Q
32と、書込みクロックφＷが入るトランスファ・ゲート
用ｎチャネルMOSトランジスタQ33,Q34とから構成されて
いる。
ビット線センスアンプは、各ビット線対BL,▲▼
に直接接続された第１の差動増幅器であるCMOS増幅器４
（41,42）と、このCMOS増幅器４の出力ノードに接続さ
れた第２の差動増幅器であるBICMOS増幅器５とから構成
されている。その具体的な構成例は、第１図に示されて
いる。CMOS増幅器41,42は、ドライバとしてのｎチャネ
ルMOSトランジスタQ1,Q2,Q3,Q4、電流源用ｎチャネルMO
SトランジスタQ9,Q10、およびカレントミラー型負荷を
構成するｐチャネルMOSトランジスタQ5,Q6,Q7,Q8を基本
として構成されている。ドライバMOSトランジスタQ1,Q2
と負荷用MOSトランジスタQ5,Q6の間にはスイッチング用
ｎチャネルMOSトランジスタQ11,Q12が設けられ、同様に
ドライバMOSトランジスタQ3,Q4と負荷用MOSトランジス
タQ7,Q8の間にはスイッチング用ｎチャネルMOSトランジ
スタQ13,Q14が設けられている。電流源用MOSトランジス
タQ9,Q10のゲートには好ましくは（1/2）VCC以下の中間
電位VMが与えられる。図から明らかなようにこれらのCM
OS増幅器４は、二対のビット線に対して一対の出力ノー
ドB1,B2が設けられる。BICMOS差動増幅器５は、コレク
タがそれぞれ出力データ線OL,▲▼に接続されエミ
ッタが共通接続されたドライバとしてのnpnトランジス
タT1,T2と、活性化用ｎチャネルMOSトランジスタQ15に
より構成されている。CMOS増幅器の二つの出力ノード
B1,B2がそれぞれトランジスタT1,T2のベースに接続され
る。このようにCMOS増幅器４の負荷を二対のビット線で
共有し、BICMOS差動増幅器５を二対のビット線で共用す
ることにより、MOSトランジスタに比べて占有面積が大
きくなるトランジスタを用いたことによるパターン面積
の増大を抑制している。活性化用MOSトランジスタQ15は
クロックφによりの制御される。
に直接接続された第１の差動増幅器であるCMOS増幅器４
（41,42）と、このCMOS増幅器４の出力ノードに接続さ
れた第２の差動増幅器であるBICMOS増幅器５とから構成
されている。その具体的な構成例は、第１図に示されて
いる。CMOS増幅器41,42は、ドライバとしてのｎチャネ
ルMOSトランジスタQ1,Q2,Q3,Q4、電流源用ｎチャネルMO
SトランジスタQ9,Q10、およびカレントミラー型負荷を
構成するｐチャネルMOSトランジスタQ5,Q6,Q7,Q8を基本
として構成されている。ドライバMOSトランジスタQ1,Q2
と負荷用MOSトランジスタQ5,Q6の間にはスイッチング用
ｎチャネルMOSトランジスタQ11,Q12が設けられ、同様に
ドライバMOSトランジスタQ3,Q4と負荷用MOSトランジス
タQ7,Q8の間にはスイッチング用ｎチャネルMOSトランジ
スタQ13,Q14が設けられている。電流源用MOSトランジス
タQ9,Q10のゲートには好ましくは（1/2）VCC以下の中間
電位VMが与えられる。図から明らかなようにこれらのCM
OS増幅器４は、二対のビット線に対して一対の出力ノー
ドB1,B2が設けられる。BICMOS差動増幅器５は、コレク
タがそれぞれ出力データ線OL,▲▼に接続されエミ
ッタが共通接続されたドライバとしてのnpnトランジス
タT1,T2と、活性化用ｎチャネルMOSトランジスタQ15に
より構成されている。CMOS増幅器の二つの出力ノード
B1,B2がそれぞれトランジスタT1,T2のベースに接続され
る。このようにCMOS増幅器４の負荷を二対のビット線で
共有し、BICMOS差動増幅器５を二対のビット線で共用す
ることにより、MOSトランジスタに比べて占有面積が大
きくなるトランジスタを用いたことによるパターン面積
の増大を抑制している。活性化用MOSトランジスタQ15は
クロックφによりの制御される。
出力データ線、OL,▲▼には、複数のBICMOS差動
増幅器５に共通の負荷回路６が設けられている。この負
荷回路６は例えば第６図に示すように、ダイオード接続
したnpnトランジスタT3,T4と、これらと並列接続された
ｐチャネルMOSトランジスタQ41,Q42を基本とする。npn
トランジスタT3,T4は、出力データ線OL,OLに対して高速
充電するための負荷である。これらと並列接続されたｐ
チャネルMOSトランジスタQ41,Q42は、npnトランジスタT
3,T4によるVBEの電圧降下によらず、出力データ線OL,▲
▼の“H"レベルがVCCまで出るようにするためのも
のである。この負荷回路はこれらの他、出力データ線O
L,▲▼をVCC電位に設定するためのプリチャージ用
ｐチャネルMOSトランジスタQ43,Q44およびイコライザと
してｐチャネルMOSトランジスタQ45を有する。これらの
MOSトランジスタはクロックφEQLにより制御される。
増幅器５に共通の負荷回路６が設けられている。この負
荷回路６は例えば第６図に示すように、ダイオード接続
したnpnトランジスタT3,T4と、これらと並列接続された
ｐチャネルMOSトランジスタQ41,Q42を基本とする。npn
トランジスタT3,T4は、出力データ線OL,OLに対して高速
充電するための負荷である。これらと並列接続されたｐ
チャネルMOSトランジスタQ41,Q42は、npnトランジスタT
3,T4によるVBEの電圧降下によらず、出力データ線OL,▲
▼の“H"レベルがVCCまで出るようにするためのも
のである。この負荷回路はこれらの他、出力データ線O
L,▲▼をVCC電位に設定するためのプリチャージ用
ｐチャネルMOSトランジスタQ43,Q44およびイコライザと
してｐチャネルMOSトランジスタQ45を有する。これらの
MOSトランジスタはクロックφEQLにより制御される。
このように構成されたdRAMの動作第７図を用いて説明
する。
する。
まず情報書込み動作は次の通りである。ロウ・アドレ
スにより選択さたワード線WLが駆動されると、これによ
り選択されたメモリセル１の情報が例えば（1/2）VCCに
プリチャージされたビット線BL,▲▼に現われる。
この後、カラム・アドレスにより選択された入力回路３
が開き、入力データ線IL,▲▼から書込むべき情報
が入力される。その後、CMOSフリップフロップ２の電源
クロックφSAN,φSAPが入り、CMOSフリップフロップ２
が動作してメモリセル１への情報書込みが行われる。
スにより選択さたワード線WLが駆動されると、これによ
り選択されたメモリセル１の情報が例えば（1/2）VCCに
プリチャージされたビット線BL,▲▼に現われる。
この後、カラム・アドレスにより選択された入力回路３
が開き、入力データ線IL,▲▼から書込むべき情報
が入力される。その後、CMOSフリップフロップ２の電源
クロックφSAN,φSAPが入り、CMOSフリップフロップ２
が動作してメモリセル１への情報書込みが行われる。
次に読出し動作を説明すると、選択されたワード線WL
が立上がり、メモリセルの情報がビット線BL,▲▼
に現われる。いま、カラム選択信号線がCSL1＝“H"、CL
S2＝“L"である場合を考えると、ビット線BL0,▲▼
０側のCMOS増幅器41は増幅器として働き、ビット線BL1,
▲▼１側のCMOS増幅器42はスイッチング用MOSトラ
ンジスタQ13,Q14がオフであるため働かず、従ってBL0,
▲▼０の情報が出力ノードB1,B2に読み出される。
そしてクロックφにより活性化されたBICMOS差動増幅器
５により、この出力ノードB1,B2の情報が出力線OL,OLに
読み出されることになる。このとき、非選択のCMOS増幅
器42は、ドライバMOSトランジスタQ3,Q4が同時にオンに
なる時間があっても、スイッチング用MOSトランジスタQ
13,Q14によりその二つの出力ノード間は完全に切離され
ている。即ち出力ノードB1,B2間のデータの干渉は生じ
ない。またこのスイッチング用MOSトランジスタQ13,Q14
の存在によりドライバMOSトランジスタQ3,Q4のゲートと
出力ノードB1,B2間の寄生容量は非常に小さいものとな
り、ノイズの混入もない。
が立上がり、メモリセルの情報がビット線BL,▲▼
に現われる。いま、カラム選択信号線がCSL1＝“H"、CL
S2＝“L"である場合を考えると、ビット線BL0,▲▼
０側のCMOS増幅器41は増幅器として働き、ビット線BL1,
▲▼１側のCMOS増幅器42はスイッチング用MOSトラ
ンジスタQ13,Q14がオフであるため働かず、従ってBL0,
▲▼０の情報が出力ノードB1,B2に読み出される。
そしてクロックφにより活性化されたBICMOS差動増幅器
５により、この出力ノードB1,B2の情報が出力線OL,OLに
読み出されることになる。このとき、非選択のCMOS増幅
器42は、ドライバMOSトランジスタQ3,Q4が同時にオンに
なる時間があっても、スイッチング用MOSトランジスタQ
13,Q14によりその二つの出力ノード間は完全に切離され
ている。即ち出力ノードB1,B2間のデータの干渉は生じ
ない。またこのスイッチング用MOSトランジスタQ13,Q14
の存在によりドライバMOSトランジスタQ3,Q4のゲートと
出力ノードB1,B2間の寄生容量は非常に小さいものとな
り、ノイズの混入もない。
次にCMOSフリップフロップ２を活性化する信号φSAN,
φSAPが順次入り、アクティブリストアが行われる。
φSAPが順次入り、アクティブリストアが行われる。
以上のようにこの実施例によれば、BIMOSセンスアン
プのバッファ用CMOS増幅器の改良により、読み出しデー
タの相互干渉が防止され、また非選択ビット線のデータ
による誤読み出しが確実に防止される。
プのバッファ用CMOS増幅器の改良により、読み出しデー
タの相互干渉が防止され、また非選択ビット線のデータ
による誤読み出しが確実に防止される。
第７図は本発明の他の実施例のビット線センスアンプ
部の構成である。第１図と対応する部分には第１図と同
一符号を付して詳細な説明は省略する。この実施例で
は、CMOS増幅器41,42の負荷として、抵抗R1〜R4を用い
ている。BICMOS差動増幅器５の負荷としても同様に抵抗
R5,R6を用いている。この実施例によっても先の実施例
と同様の効果が得られる。
部の構成である。第１図と対応する部分には第１図と同
一符号を付して詳細な説明は省略する。この実施例で
は、CMOS増幅器41,42の負荷として、抵抗R1〜R4を用い
ている。BICMOS差動増幅器５の負荷としても同様に抵抗
R5,R6を用いている。この実施例によっても先の実施例
と同様の効果が得られる。
第９図は他の実施例の回路図である。
この実施例ではCMOS増幅器41,42の負荷は共通に設け
られている。
られている。
負荷回路17はＰチャネルMOSトランジスタQ71,Q72で構
成される。ＰチャネルMOSトランジスタQ71,Q72の代わり
に第８図で説明した抵抗も使用できる。
成される。ＰチャネルMOSトランジスタQ71,Q72の代わり
に第８図で説明した抵抗も使用できる。
第10図は他の実施例の回路図である。
この実施例では、ｎチャネルスイッチMOSトランジス
タQ61,Q62が挿入されている。同様に、ｎチャネルスイ
ッチMOSトランジスタQ63,Q64が挿入して設けられてい
る。
タQ61,Q62が挿入されている。同様に、ｎチャネルスイ
ッチMOSトランジスタQ63,Q64が挿入して設けられてい
る。
本発明は上記実施例に限られるものではなく、その趣
旨を逸脱しない範囲で種々変形して実施することが可能
である。
旨を逸脱しない範囲で種々変形して実施することが可能
である。
［発明の効果］ 以上述べたように本発明によれば、BICMOSセンスアン
プのバッファ用としての第１の差動増幅器のドライバMO
Sトランジスタと負荷の間にクロックで制御されるスイ
ッチング用MOSトランジスタを設け、非選択ビット線に
ついてこのスイッチングMOSトランジスタをオフとする
ことにより、データの干渉やノイズの混入を防止して信
頼性向上を図ったdRAMを実現することができる。
プのバッファ用としての第１の差動増幅器のドライバMO
Sトランジスタと負荷の間にクロックで制御されるスイ
ッチング用MOSトランジスタを設け、非選択ビット線に
ついてこのスイッチングMOSトランジスタをオフとする
ことにより、データの干渉やノイズの混入を防止して信
頼性向上を図ったdRAMを実現することができる。
第１図は本発明の一実施例のdRAMのビット線センスアン
プ部の構成を示す図、第２図はそのdRAMの全体構成を示
す図、第３図はそのメモリセルの構成を示す図、第４図
は同じくCMOSフリップフロップの構成示す図、第５図は
同じく書込み用入力回路の構成を示す図、第６図は同じ
くBICMOS差動増幅器の負荷回路の構成を示す図、第７図
は動作のタイミングを示す図、第８図，第９図，第10図
は他の実施例のビット線センスアンプ部の構成を示す
図、第11図は従来のビット線センスアンプ部の構成を示
す図である。 BL,▲▼……ビット線、WL……ワード線、IL,▲
▼……入力データ線、OL,▲▼……出力データ線、
１……dRAMセル、２……CMOSフリップフロップ、３……
入力回路、４……CMOS増幅器（第１の差動増幅器）、５
……BICMOS差動増幅器（第２の差動増幅器）、６……負
荷回路、B1,B2……出力ノード、Q11,Q12,Q13,Q14……ス
イッチング用ｎチャネルMOSトランジスタ。
プ部の構成を示す図、第２図はそのdRAMの全体構成を示
す図、第３図はそのメモリセルの構成を示す図、第４図
は同じくCMOSフリップフロップの構成示す図、第５図は
同じく書込み用入力回路の構成を示す図、第６図は同じ
くBICMOS差動増幅器の負荷回路の構成を示す図、第７図
は動作のタイミングを示す図、第８図，第９図，第10図
は他の実施例のビット線センスアンプ部の構成を示す
図、第11図は従来のビット線センスアンプ部の構成を示
す図である。 BL,▲▼……ビット線、WL……ワード線、IL,▲
▼……入力データ線、OL,▲▼……出力データ線、
１……dRAMセル、２……CMOSフリップフロップ、３……
入力回路、４……CMOS増幅器（第１の差動増幅器）、５
……BICMOS差動増幅器（第２の差動増幅器）、６……負
荷回路、B1,B2……出力ノード、Q11,Q12,Q13,Q14……ス
イッチング用ｎチャネルMOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渡辺 重佳 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 布施 常明 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 特開 昭63−222386（ＪＰ，Ａ) 特開 昭61−142594（ＪＰ，Ａ) 特開 昭61−170992（ＪＰ，Ａ)
Claims (5)
- 【請求項１】半導体基板に、マトリクス状に配列形成さ
れたメモリセル、各メモリセルと信号電荷授受を行う複
数対のビット線、これらビット線対と交差して配設され
てメモリセル選択を行う複数本のワード線、および前記
ビット線対に接続されたセンスアンプが集積形成され、
前記センスアンプは、対をなすビット線にそれぞれ入力
ノードが接続されたMOSトランジスタを用いて構成され
た第１の差動増幅器と、この差動増幅器の対をなす出力
ノードにそれぞれベースが接続されたバイポーラトラン
ジスタをドライバとする第２の差動増幅器とから構成さ
れ、前記第２の差動増幅器は、前記第１の差動増幅器の
複数個に対して一個設けられ、且つ前記第１の差動増幅
器のドライバ用のMOSトランジスタと第２の差動増幅器
の間に、クロックにより制御されるスイッチ手段を介在
させたことを特徴とする半導体記憶装置。 - 【請求項２】前記第１の差動増幅器と出力ノードの間に
スイッチング用MOSトランジスタを介在させたことを特
徴とする特許請求の範囲第１項記載の半導体記憶装置。 - 【請求項３】前記第１の差動増幅器は、対をなすｎチャ
ンネルのドライバ用のMOSトランジスタに対し、対をな
すｐチャンネルMOSトランジスタからなるカレントミラ
ー型負荷を有し、ドライバ用MOSトランジスタと負荷用M
OSトランジスタの間にスイッチング用ｎチャネルMOSト
ランジスタを介在させている特許請求の範囲第１項記載
の半導体記憶装置。 - 【請求項４】前記メモリセルは一個のMOSトランジスタ
と一個のキャパシタにより構成され、前記ビット線対に
はアクティブ・リストア用のCMOSフリップフロップが接
続されている特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項５】第１の差動増幅器の出力ノードと第２の差
動増幅器の間にスイッチング用MOSトランジスタを介在
させたことを特徴とする特許請求の範囲第１項記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62329785A JP2573272B2 (ja) | 1987-06-15 | 1987-12-28 | 半導体記憶装置 |
| KR1019880007159A KR920001331B1 (ko) | 1987-06-15 | 1988-06-15 | 반도체기억장치 |
| US08/251,649 US6295241B1 (en) | 1987-03-30 | 1994-05-31 | Dynamic random access memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62-148192 | 1987-06-15 | ||
| JP14819287 | 1987-06-15 | ||
| JP62329785A JP2573272B2 (ja) | 1987-06-15 | 1987-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0198188A JPH0198188A (ja) | 1989-04-17 |
| JP2573272B2 true JP2573272B2 (ja) | 1997-01-22 |
Family
ID=15447312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62329785A Expired - Lifetime JP2573272B2 (ja) | 1987-03-30 | 1987-12-28 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2573272B2 (ja) |
| KR (1) | KR920001331B1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3067060B2 (ja) * | 1992-10-20 | 2000-07-17 | 三洋電機株式会社 | 半導体記憶装置 |
| KR950014255B1 (ko) * | 1992-12-31 | 1995-11-23 | 현대전자산업주식회사 | 고속동작을 위한 데이타 패스 구조를 갖는 반도체 메모리소자 |
| KR102204984B1 (ko) * | 2020-02-20 | 2021-01-19 | 우석대학교 산학협력단 | 친환경 쌀을 이용한 가루식혜 및 그 제조방법 |
| KR102425948B1 (ko) * | 2020-03-12 | 2022-07-26 | 우석대학교 산학협력단 | 가루식혜 및 그 제조방법 |
| KR102427839B1 (ko) * | 2020-03-12 | 2022-07-29 | 우석대학교 산학협력단 | 가루식혜 및 그 제조방법 |
-
1987
- 1987-12-28 JP JP62329785A patent/JP2573272B2/ja not_active Expired - Lifetime
-
1988
- 1988-06-15 KR KR1019880007159A patent/KR920001331B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR920001331B1 (ko) | 1992-02-10 |
| JPH0198188A (ja) | 1989-04-17 |
| KR890001096A (ko) | 1989-03-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081024 Year of fee payment: 12 |
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