KR890001096A - 반도체기억장치 - Google Patents

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KR890001096A
KR890001096A KR1019880007159A KR880007159A KR890001096A KR 890001096 A KR890001096 A KR 890001096A KR 1019880007159 A KR1019880007159 A KR 1019880007159A KR 880007159 A KR880007159 A KR 880007159A KR 890001096 A KR890001096 A KR 890001096A
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differential amplifiers
memory device
semiconductor memory
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마사코 오타
유키히토 오와키
겐지 누마타
시게요시 와타나베
츠네아키 후세
후지오 마스오카
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아오지 죠이치
가부시키가이샤 도시바
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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  • Dram (AREA)

Abstract

내용 없음

Description

반도체기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예에 따른 DRAM의 비트선센스 증폭기부의 구성을 도시해 놓은 회로도,
제2도는 제1도에 도시된 DRAM의 전체구성을 도시해 놓은 회로도,
제3도는 제2도에 도시된 DRAM의 메모리셀구성을 도시해 놓은 회로도.

Claims (6)

  1. 반도체기판에 매트릭스모양으로 배열형성된 복수의 메모리셀(1)과, 이들 각 메모리셀(1)과 신호전하의 송수신을 하는 복수쌍의 비트선[BL, BL; (BLO,BLO ), (BL1,BL1 ), …], 이들 비트선쌍(BL, BL과 교차되게 배열되어 메모리셀을 선택하는 복수개의 워드선(WL; WOL,WL1,…) 및, 상기 각 비트선쌍(BL, )BL에 접속되는 센스증폭기등이 집적되어 형성되면서, 상기 센스증폭기는 쌍을 이루는 비트선(BL, BL)에 각각 입력노드가 접속되는 MOS트랜지스터로 구성된 제1차동증폭기(41,42)와, 이 제1차동증폭기(41,42)의 쌍을 이루는 출력노드(B1,B2)에 그 베이스가 각각 접속되는 바이폴러트랜지스터(T1,T2)를 구동용으로 사용하는 제2차동증폭기(5)로 구성되고, 상기 제2차동증폭기(5)는 상기 제1차동증폭기(41,42)의 복수개에 대해서 1개 설치되고, 또 상기 제1차동증폭기(41,42)의 구동용 MOS트랜지스터(Q1~Q4)와 상기 제2차동증폭기(5)의 사이에 클록(CSL1,CSL2)에 의해 제어되는 스위칭수단이 개재되어 구성된 것을 특징으로 하는 반도체기억장치.
  2. 제1항에 있어서, 상기 각 제1차동증폭기(41,42)는 1쌍의 구동용 MOS트랜지스터(Q1~Q4)와 부하(Q5~Q8)를 갖추고 있으며, 상기 제1차동증폭기(41,42)의 상기 구동용 MOS트랜지스터(Q1~Q4)와 상기 부하(Q5~Q8)사이에 스위칭용 MOS트랜지스터(Q11~Q14)가 스위칭수단으로서 개재된 것을 특징으로 하는 반도체기억장치.
  3. 제1항에 있어서, 상기 제1차동증폭기(41,42)의 부하가 저항부하(R1~R4)로 구성된 것을 특징으로 하는 반도체기억장치.
  4. 제1항에 있어서, 복수개의 제1차동증폭기(41,42)에 공통의 부하(17)가 설치되어 구성된 것을 특징으로 하는 반도체기억장치.
  5. 제1항에 있어서, 상기 메모리셀(1)은 1개의 MOS트랜지스터(QM)와 1개의 캐패시터(CM)로 구성되고, 상기 비트선쌍(BL, BL)에는 액티브 리스토용어의 CMOS플립플롭(2)이 접속되어 있는 것을 특징으로 하는 반도체기억장치.
  6. 제1항에 있어서, 상기 제1차동증폭기(41,42)와 제2차동증폭기(5)사이에 스위칭수단으로서 스위칭용 MOS트랜지스터(Q81~Q84)가 개재되어 있는 것을 특징으로 하는 반도체기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880007159A 1987-06-15 1988-06-15 반도체기억장치 KR920001331B1 (ko)

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