JPS6386188A - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
- Publication number
- JPS6386188A JPS6386188A JP61231739A JP23173986A JPS6386188A JP S6386188 A JPS6386188 A JP S6386188A JP 61231739 A JP61231739 A JP 61231739A JP 23173986 A JP23173986 A JP 23173986A JP S6386188 A JPS6386188 A JP S6386188A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- bit line
- mos
- dram
- amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000012546 transfer Methods 0.000 claims abstract description 7
- 239000003990 capacitor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims 1
- 230000010354 integration Effects 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000001066 destructive effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ダイナミック型半導体記憶装置に係り、特に
そのビット線センスアンプ部の改良に関する。
そのビット線センスアンプ部の改良に関する。
（従来の技術）
近年ＭＯＳ型半導体記憶装置は、高集積化。
微細化が著しい。大型コンピュータのキャッシュ・メモ
リのように特に高速動作が要求される分野では、現在、
４にあるいは１６にのスタティックＲＡＭ（ｓＲＡＭ）
が多く使用されている。しかしＭＯＳトランジスタのゲ
ート長が０．５μｍ程度まで微細化が進むと、素子の信
頼性を確保するために外部電源電圧を下げなければなら
ず、これまでのような微細化による高速化は最早不可能
になる。そこで、ｓＲＡＭではＭＯＳトランジスタより
電流駆動能力の大きいバイポーラトランジスタを導入す
ることにより高速化を図ることが行われている。例えば
、メモリセル等主要部をＣＭＯＳにより構成し、ビット
線センスアンプ部に、バイポーラトランジスタをドライ
バとして用いた差動増幅器を用いることが知られている
。バイポーラトランジスタは微小信号入力時のコンダク
タンスをＭＯＳに比べて大きくできるがらである。この
様な構成は、バイポーラ（Ｂ １ｐｏｌａｒ）とＣＭＯ
Ｓの組合わせという意味でＢ１ＣＭＯＳと呼ばれる。
リのように特に高速動作が要求される分野では、現在、
４にあるいは１６にのスタティックＲＡＭ（ｓＲＡＭ）
が多く使用されている。しかしＭＯＳトランジスタのゲ
ート長が０．５μｍ程度まで微細化が進むと、素子の信
頼性を確保するために外部電源電圧を下げなければなら
ず、これまでのような微細化による高速化は最早不可能
になる。そこで、ｓＲＡＭではＭＯＳトランジスタより
電流駆動能力の大きいバイポーラトランジスタを導入す
ることにより高速化を図ることが行われている。例えば
、メモリセル等主要部をＣＭＯＳにより構成し、ビット
線センスアンプ部に、バイポーラトランジスタをドライ
バとして用いた差動増幅器を用いることが知られている
。バイポーラトランジスタは微小信号入力時のコンダク
タンスをＭＯＳに比べて大きくできるがらである。この
様な構成は、バイポーラ（Ｂ １ｐｏｌａｒ）とＣＭＯ
Ｓの組合わせという意味でＢ１ＣＭＯＳと呼ばれる。
ところで、ｓＲＡＭはメモリセルを６素子で構成するた
め、通常４素子以下でメモリセルが構成されるダイナミ
ツＲＡＭ （ｄＲＡＭ）と比べて高集積化が難しい。ｓ
ＲＡＭでｄ ＲＡ Ｍと同程度の集積度を実現するため
には、Ｍｏｓトランジスタのゲート長をｄＲＡＭのそれ
の６〜７割にしなければならない。っまりｓ ＲＡＭは
、高速化に向いているが、ｄＲＡＭ程には高集積化する
ことができないという本質的な欠点があり、例えばキャ
ッシュ・メモリを６４に、２５６に更にＩＭと高集積化
する場合、ｓ ＲＡＭではビット当りのコストを十分安
くすることが難しい。
め、通常４素子以下でメモリセルが構成されるダイナミ
ツＲＡＭ （ｄＲＡＭ）と比べて高集積化が難しい。ｓ
ＲＡＭでｄ ＲＡ Ｍと同程度の集積度を実現するため
には、Ｍｏｓトランジスタのゲート長をｄＲＡＭのそれ
の６〜７割にしなければならない。っまりｓ ＲＡＭは
、高速化に向いているが、ｄＲＡＭ程には高集積化する
ことができないという本質的な欠点があり、例えばキャ
ッシュ・メモリを６４に、２５６に更にＩＭと高集積化
する場合、ｓ ＲＡＭではビット当りのコストを十分安
くすることが難しい。
そこでＭＯＳメモリの高集積化と高速化を同時に満たす
手法として、ｄＲＡＭにＢｉＣＭＯ３構成を導入するこ
とが考えられる。しかしながら、１トランジスタ／１キ
ヤパシタのメモリセルを用いるｄＲＡＭは破壊読み出し
型であって、センス動作は電圧増幅動作である。このた
め、ｓＲＡＭにおけると同じようにビット線センスアン
プにＢ１ＣＭＯＳ差動増幅器を用いることができない。
手法として、ｄＲＡＭにＢｉＣＭＯ３構成を導入するこ
とが考えられる。しかしながら、１トランジスタ／１キ
ヤパシタのメモリセルを用いるｄＲＡＭは破壊読み出し
型であって、センス動作は電圧増幅動作である。このた
め、ｓＲＡＭにおけると同じようにビット線センスアン
プにＢ１ＣＭＯＳ差動増幅器を用いることができない。
何故なら、Ｂ ｉ ＣＭＯＳ差動増幅器に用いるバイポ
ーラトランジスタは入力インピーダンスが数１００Ωと
小さいため、これを用いてセルデータを再書込みするこ
とは困難であり、またＢ１ＣＭＯＳ差動増幅器での消費
電流が大きいため、メモリ全体として消費電流が大幅に
増加してしまうからである。従って従来ｄＲＡＭにＢ１
ＣＭＯＳを用いることは行われていない。
ーラトランジスタは入力インピーダンスが数１００Ωと
小さいため、これを用いてセルデータを再書込みするこ
とは困難であり、またＢ１ＣＭＯＳ差動増幅器での消費
電流が大きいため、メモリ全体として消費電流が大幅に
増加してしまうからである。従って従来ｄＲＡＭにＢ１
ＣＭＯＳを用いることは行われていない。
（発明が解決しようとする問題点）
以上のようにｓ ＲＡＭとｄＲＡＭは一長一短があり、
ＭＯＳメモリの高集積化と高速化を同時に達成すること
は難しかった。
ＭＯＳメモリの高集積化と高速化を同時に達成すること
は難しかった。
本発明はこの様な問題を解決したｄＲＡＭを提供するこ
とを目的とする。
とを目的とする。
〔発明の構成］
（問題点を解決するための手段）
本発明は、ｄＲＡＭのビット線センスアンプとして、通
常のＣＭＯＳ型フリップフロップとＢ１ＣＭＯＳ差動増
幅器とを併用したことを特徴とする。
常のＣＭＯＳ型フリップフロップとＢ１ＣＭＯＳ差動増
幅器とを併用したことを特徴とする。
（作用）
本発明によれば、セルデータの読み出しはＢ１ＣＭＯＳ
差動増幅器を用いることにより、ＣＭＯＳフリップフロ
ップを用いた場合に比べて高速化が図られる。セルデー
タの再書込みについてはＣＭ ＯＳ型フリップフロップ
を用いることにより従来と同様に行なうことができる。
差動増幅器を用いることにより、ＣＭＯＳフリップフロ
ップを用いた場合に比べて高速化が図られる。セルデー
タの再書込みについてはＣＭ ＯＳ型フリップフロップ
を用いることにより従来と同様に行なうことができる。
即ち本発明によれば、高集積化が可能なｄＲＡＭでｓＲ
ＡＭ並みの高速動作を実現することができる。
ＡＭ並みの高速動作を実現することができる。
（実施例）
以下、本発明の実施例を図面を参照して説明する。
第１図は一実施例のｄＲＡＭの要部構成を示す等価回路
である。ＢＬ、ＢＬは対をなすビット線であり、これら
に多数のメモリセルと一個のダミーセルが接続されてい
る。図では一方のビット線ＢＬ側の一個のメモリセルＭ
Ｃと、ビット線ＢＬ側のダミーセルＤＣとを示してい
る。メモリセルＭＣ及びダミーセルＤＣはそれぞれ、一
個のＭＯＳトランジスタＱ＋、Ｑｚと、一個のキャパシ
タＣ１，Ｃ２とから構成されている。これらメモリセル
ＭＣ及びダミーセルＤＣは、ワード線ＷＬ及びダミーワ
ード線ＤＷＬにより選択される。
である。ＢＬ、ＢＬは対をなすビット線であり、これら
に多数のメモリセルと一個のダミーセルが接続されてい
る。図では一方のビット線ＢＬ側の一個のメモリセルＭ
Ｃと、ビット線ＢＬ側のダミーセルＤＣとを示してい
る。メモリセルＭＣ及びダミーセルＤＣはそれぞれ、一
個のＭＯＳトランジスタＱ＋、Ｑｚと、一個のキャパシ
タＣ１，Ｃ２とから構成されている。これらメモリセル
ＭＣ及びダミーセルＤＣは、ワード線ＷＬ及びダミーワ
ード線ＤＷＬにより選択される。
ビット線対ＢＬ、ＢＬは、ＣＭＯＳフリップフロップ１
のノードＮ１．Ｎ２にそれぞれ接続されている。ＣＭＯ
Ｓフリップフロップ１は、ｐチャネルＭＯＳトランジス
タＱａ、Ｑｓと、ｎチャネルＭＯＳトランジスタＱｅ、
Ｑｚとからなる二つのＣＭ ＯＳインバータと、活性化
用のｎチャネルＭＯＳトランジスタＱ８とｐチャネルＭ
ＯＳトランジスタＱ３とから構成されている。
のノードＮ１．Ｎ２にそれぞれ接続されている。ＣＭＯ
Ｓフリップフロップ１は、ｐチャネルＭＯＳトランジス
タＱａ、Ｑｓと、ｎチャネルＭＯＳトランジスタＱｅ、
Ｑｚとからなる二つのＣＭ ＯＳインバータと、活性化
用のｎチャネルＭＯＳトランジスタＱ８とｐチャネルＭ
ＯＳトランジスタＱ３とから構成されている。
ビット線対ＢＬ、ＢＬはまた、トランスファゲートＭＯ
ＳトランジスタＱｓ、Ｑｔｏを介してそれぞれ、ＢｉＣ
ＭＯ３差動増幅器２の入力ノードＮ３．Ｎ４に接続され
ている。Ｂ１ＣＭＯＳ差動増幅器２は、ドライバとして
バイポーラトランジスタ” １ ＋ ” ２を用い、負
荷としてｐチャネルＭＯＳトランジスタＱ１１１Ｑ１２
を用いて構成されている。バイポーラトランジスタＴＩ
ｒ ” ２の共通エミッタは、電流源用ＭＯＳトラン
ジスタＱ１３及び活性化用ＭＯＳトランジスタＱ１４を
介して接地されている。このＢ１ＣＭＯＳ差動増幅器２
の各出力ノードがそれぞれ、入出力線Ｉ１０．Ｉ１０に
接続される。ＭＯＳトランジスタＱＣｓ〜ＱＩ８は、バ
イポーラトランジスタ’ｒ１．”ｒ２のバイアス回路を
構成している。このバイアス回路により、セルデータが
読み出される前に出力ノード即ち入出力９１１０．Ｉｌ
ｏを所定電位に保つようにベース電流が設定される。
ＳトランジスタＱｓ、Ｑｔｏを介してそれぞれ、ＢｉＣ
ＭＯ３差動増幅器２の入力ノードＮ３．Ｎ４に接続され
ている。Ｂ１ＣＭＯＳ差動増幅器２は、ドライバとして
バイポーラトランジスタ” １ ＋ ” ２を用い、負
荷としてｐチャネルＭＯＳトランジスタＱ１１１Ｑ１２
を用いて構成されている。バイポーラトランジスタＴＩ
ｒ ” ２の共通エミッタは、電流源用ＭＯＳトラン
ジスタＱ１３及び活性化用ＭＯＳトランジスタＱ１４を
介して接地されている。このＢ１ＣＭＯＳ差動増幅器２
の各出力ノードがそれぞれ、入出力線Ｉ１０．Ｉ１０に
接続される。ＭＯＳトランジスタＱＣｓ〜ＱＩ８は、バ
イポーラトランジスタ’ｒ１．”ｒ２のバイアス回路を
構成している。このバイアス回路により、セルデータが
読み出される前に出力ノード即ち入出力９１１０．Ｉｌ
ｏを所定電位に保つようにベース電流が設定される。
この様に構成されたｄＲＡＭの動作を次に第２図を参照
しながら説明する。第２図はメモリセルＭＣのデータが
ａＯ”の場合の、アクティブサイクルでの信号波形を示
している。即ち、アクティブサイクルに入って少したっ
てから、カラム選択信号であるクロックΦ１が立上り、
これによりＭＯＳトランジスタＱ１４がオンして Ｂ ｉ ＣＭＯＳ差動増幅器２が活性化される。このと
き未だセルデータはビット線に転送されていず、トラン
スファゲートＭＯＳトランジスタＱｅ。
しながら説明する。第２図はメモリセルＭＣのデータが
ａＯ”の場合の、アクティブサイクルでの信号波形を示
している。即ち、アクティブサイクルに入って少したっ
てから、カラム選択信号であるクロックΦ１が立上り、
これによりＭＯＳトランジスタＱ１４がオンして Ｂ ｉ ＣＭＯＳ差動増幅器２が活性化される。このと
き未だセルデータはビット線に転送されていず、トラン
スファゲートＭＯＳトランジスタＱｅ。
Ｑｌｏもオフであるため、Ｂ ｉ ＣＭＯＳ差動増幅器
２の出力ノードにはＭＯＳトランジスタＱＣｓ〜Ｑ１ｅ
により流されるベース電流に対応したほぼ一定電位が現
われている。なお、セルデータによるトランジスタ”
１ ｒ Ｔ２のベース電流は最大１００μＡ程度の微小
なものであるから、ＭＯＳトランジスタＱ１ｓ〜Ｑｔｓ
により設定されるバイアス・ベース電流がその一割程度
以下となるように、これらＭＯＳトランジスタのディメ
ンジョンを設定しておく。ワード線ＷＬ及びダミーワー
ド線ＤＷＬが立上ると、メモリセルＭＣ及びダミーセル
ＤＣのデータがそれぞれビット線ＢＬ。
２の出力ノードにはＭＯＳトランジスタＱＣｓ〜Ｑ１ｅ
により流されるベース電流に対応したほぼ一定電位が現
われている。なお、セルデータによるトランジスタ”
１ ｒ Ｔ２のベース電流は最大１００μＡ程度の微小
なものであるから、ＭＯＳトランジスタＱ１ｓ〜Ｑｔｓ
により設定されるバイアス・ベース電流がその一割程度
以下となるように、これらＭＯＳトランジスタのディメ
ンジョンを設定しておく。ワード線ＷＬ及びダミーワー
ド線ＤＷＬが立上ると、メモリセルＭＣ及びダミーセル
ＤＣのデータがそれぞれビット線ＢＬ。
ＢＬに転送される。そしてメモリセルＭＣのデータとダ
ミーセルＤＣのデータの電位差が数１０ｍＶ程度になる
頃にクロックΦ２が立上り、ＣＭＯＳフリップフロップ
１が活性化される。これと同時にクロックΦ３が立上り
、トランスファゲートＭｏＳトランジスタＱ９及びＱｌ
ｏがオンする。これによりビット線ＢＬ、ＢＬのデータ
はＢ ｉ ＣＭＯＳ差動増幅器２の各人力ノードＮ３゜
Ｎ４に転送され、この差動増幅器２で増幅されて入出力
線Ｉ１０．Ｉ１０に転送される。トランスファゲートＭ
ＯＳトランジスタＱｅ、Ｑｔｏを長い時間オンのままに
しておくと、ビット線データは破壊される。そのためビ
ット線データが入出力線に転送された直後、クロックΦ
３を“Ｌルベルに戻すことにより、ビット線とＢ１ＣＭ
ＯＳ差動増幅器２との間は分離される。そしてビット線
に接続されたＣＭＯＳフリップフロップ１により、メモ
リセルにデータの再書込みが行なわれる。
ミーセルＤＣのデータの電位差が数１０ｍＶ程度になる
頃にクロックΦ２が立上り、ＣＭＯＳフリップフロップ
１が活性化される。これと同時にクロックΦ３が立上り
、トランスファゲートＭｏＳトランジスタＱ９及びＱｌ
ｏがオンする。これによりビット線ＢＬ、ＢＬのデータ
はＢ ｉ ＣＭＯＳ差動増幅器２の各人力ノードＮ３゜
Ｎ４に転送され、この差動増幅器２で増幅されて入出力
線Ｉ１０．Ｉ１０に転送される。トランスファゲートＭ
ＯＳトランジスタＱｅ、Ｑｔｏを長い時間オンのままに
しておくと、ビット線データは破壊される。そのためビ
ット線データが入出力線に転送された直後、クロックΦ
３を“Ｌルベルに戻すことにより、ビット線とＢ１ＣＭ
ＯＳ差動増幅器２との間は分離される。そしてビット線
に接続されたＣＭＯＳフリップフロップ１により、メモ
リセルにデータの再書込みが行なわれる。
こうしてこの実施例によれば、ｄＲＡＭの高集積性を生
かしながら、Ｂ ｉ ＣＭＯＳを用いたｓ ＲＡＭの高
速性を実現することができる。
かしながら、Ｂ ｉ ＣＭＯＳを用いたｓ ＲＡＭの高
速性を実現することができる。
第３図は、従来のＣＭＯＳのみで構成されたｄＲＡＭと
、ビット線センスアンプ以外の部分にＢ Ｌ ＣＭＯＳ
を用いたｄＲＡＭと、更にビット線センスアンプ部もＢ
ｉＣＭＯ８化した実施例のｄＲＡＭのアクセスタイムを
比較して示したものである。ｄＲＡＭのアクセスタイム
ｔＲＡＣのうちビット線センスアンプ部分の占める割合
いがかなり大きいため、ビット線センスアンプ以外をＢ
１ＣＭＯＳ化しただけではＣＭ ＯＳのみの場合に比べ
て約７割にしか高速化されない。ビット線センスアンプ
部も前述のようにＢｉＣＭＯ８化すると、第３図に示す
ようにＣＭＯＳのみの場合に比べて約１／２までアクセ
スタイムを短縮することができる。
、ビット線センスアンプ以外の部分にＢ Ｌ ＣＭＯＳ
を用いたｄＲＡＭと、更にビット線センスアンプ部もＢ
ｉＣＭＯ８化した実施例のｄＲＡＭのアクセスタイムを
比較して示したものである。ｄＲＡＭのアクセスタイム
ｔＲＡＣのうちビット線センスアンプ部分の占める割合
いがかなり大きいため、ビット線センスアンプ以外をＢ
１ＣＭＯＳ化しただけではＣＭ ＯＳのみの場合に比べ
て約７割にしか高速化されない。ビット線センスアンプ
部も前述のようにＢｉＣＭＯ８化すると、第３図に示す
ようにＣＭＯＳのみの場合に比べて約１／２までアクセ
スタイムを短縮することができる。
またこれまでのｄＲＡＭのセンスアンプでは、その感度
はビット線審Ｑ ＣＢとセル容量 Ｃｓの比ＣＢ／Ｃ５
で決まり、従ってセル容量 Ｃｓは４０ｆＦ以下にする
ことは動作マージンの関係でできなかった。これに対し
て本発明では、センスアンプが電流増幅で動作するため
、セル容量 Ｃｓは４０ｆＦも必要でなく、２０ｆＦ程
度以下で十分動作する。現在４Ｍ以上の高密度ｄＲＡＭ
では、４０ｆＦ以上のセル容量を確保するためにメモリ
セル工程が複雑になり、これが歩留り低下やコストアッ
プにつながっている。これに対して本発明によれば、セ
ル容量をそれ程大きく確保する必要がないため、メモリ
セル工程を複雑にする必要がなく、ビット当りのコスト
低下を図ることができる。
はビット線審Ｑ ＣＢとセル容量 Ｃｓの比ＣＢ／Ｃ５
で決まり、従ってセル容量 Ｃｓは４０ｆＦ以下にする
ことは動作マージンの関係でできなかった。これに対し
て本発明では、センスアンプが電流増幅で動作するため
、セル容量 Ｃｓは４０ｆＦも必要でなく、２０ｆＦ程
度以下で十分動作する。現在４Ｍ以上の高密度ｄＲＡＭ
では、４０ｆＦ以上のセル容量を確保するためにメモリ
セル工程が複雑になり、これが歩留り低下やコストアッ
プにつながっている。これに対して本発明によれば、セ
ル容量をそれ程大きく確保する必要がないため、メモリ
セル工程を複雑にする必要がなく、ビット当りのコスト
低下を図ることができる。
なお本発明は上記実施例に限られるものではなく、その
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
趣旨を逸脱しない範囲で種々変形して実施することがで
きる。
［発明の効果〕
以上述べたように本発明によれば、ｄＲＡＭのビット線
センスアンプにＣＭＯＳフリップフロップとＢｔＣＭＯ
８差動増幅器を併用することにより、高集積化と高速化
を図ったｄＲＡＭを提供することができる。
センスアンプにＣＭＯＳフリップフロップとＢｔＣＭＯ
８差動増幅器を併用することにより、高集積化と高速化
を図ったｄＲＡＭを提供することができる。
第１図は本発明の一実施例のｄＲＡＭの要部構成を示す
図、第２図はその動作を説明するための信号波形図、第
３図はそのアクセスタイムを従来例と比較して示す図で
ある。 ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＷＬ・
・・ワード線、ＤＷＬ・・・ダミーワード線、ＢＬ、Ｂ
Ｌ・・・ビット線、Ｉｌｏ、Ｉｌｏ・・・入出力線、１
・・・ＣＭＯＳフリップフロップ、 ２−−−ＢｉＣＭＯＳ差動増幅器、Ｑａ 、 Ｑ＋ ｏ
−トランスファゲートＭＯＳトランジスタ。
図、第２図はその動作を説明するための信号波形図、第
３図はそのアクセスタイムを従来例と比較して示す図で
ある。 ＭＣ・・・メモリセル、ＤＣ・・・ダミーセル、ＷＬ・
・・ワード線、ＤＷＬ・・・ダミーワード線、ＢＬ、Ｂ
Ｌ・・・ビット線、Ｉｌｏ、Ｉｌｏ・・・入出力線、１
・・・ＣＭＯＳフリップフロップ、 ２−−−ＢｉＣＭＯＳ差動増幅器、Ｑａ 、 Ｑ＋ ｏ
−トランスファゲートＭＯＳトランジスタ。
Claims (4)
- （１）一個のＭＩＳトランジスタと一個のキャパシタに
より構成されるダイナミック型メモリセルを半導体基板
に配列形成してなる半導体記憶装置において、メモリセ
ルの出力データを読み取るビット線センスアンプを、Ｃ
ＭＯＳ型フリップフロップと、ドライバ部分にバイポー
ラトランジスタを用いた差動増幅器とから構成したこと
を特徴とするダイナミック型半導体記憶装置。 - （２）前記差動増幅器はトランスファゲートを介して前
記ＣＭＯＳフリップフロップと並列接続されている特許
請求の範囲第１項記載のダイナミック型半導体記憶装置
。 - （３）前記差動増幅器はカラム選択信号により制御され
、選択されたカラムに関するもののみ活性化される特許
請求の範囲第１項記載のダイナミック型半導体記憶装置
。 - （４）前記差動増幅器はアクティブ動作時に選択された
ワード線が立上がる前にカラム選択信号により活性化さ
れる特許請求の範囲第１項記載のダイナミック型半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231739A JPS6386188A (ja) | 1986-09-30 | 1986-09-30 | ダイナミツク型半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61231739A JPS6386188A (ja) | 1986-09-30 | 1986-09-30 | ダイナミツク型半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6386188A true JPS6386188A (ja) | 1988-04-16 |
Family
ID=16928279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61231739A Pending JPS6386188A (ja) | 1986-09-30 | 1986-09-30 | ダイナミツク型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6386188A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146292A (ja) * | 1986-12-10 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
| JPH01261918A (ja) * | 1988-04-13 | 1989-10-18 | Hitachi Ltd | 半導体回路 |
| EP0350860A2 (en) * | 1988-07-11 | 1990-01-17 | Kabushiki Kaisha Toshiba | Semiconductor memory having improved sense amplifiers |
| US5291452A (en) * | 1991-02-13 | 1994-03-01 | Sharp Kabushiki Kaisha | Sensing amplifier circuit for data readout from a semiconductor memory device |
| JPH08212787A (ja) * | 1995-02-09 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
-
1986
- 1986-09-30 JP JP61231739A patent/JPS6386188A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63146292A (ja) * | 1986-12-10 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
| JPH01261918A (ja) * | 1988-04-13 | 1989-10-18 | Hitachi Ltd | 半導体回路 |
| EP0350860A2 (en) * | 1988-07-11 | 1990-01-17 | Kabushiki Kaisha Toshiba | Semiconductor memory having improved sense amplifiers |
| US5291452A (en) * | 1991-02-13 | 1994-03-01 | Sharp Kabushiki Kaisha | Sensing amplifier circuit for data readout from a semiconductor memory device |
| JPH08212787A (ja) * | 1995-02-09 | 1996-08-20 | Nec Corp | 半導体記憶装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4716320A (en) | CMOS sense amplifier with isolated sensing nodes | |
| JPS6363197A (ja) | 半導体記憶装置 | |
| US4799197A (en) | Semiconductor memory device having a CMOS sense amplifier | |
| JPS62202397A (ja) | 半導体記憶装置 | |
| JPS63288497A (ja) | 半導体メモリ装置のレベルシフト回路 | |
| JPS6386188A (ja) | ダイナミツク型半導体記憶装置 | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| US5177708A (en) | Dynamic random access memory and method for equalizing sense amplifier drive signal lines | |
| JP2573272B2 (ja) | 半導体記憶装置 | |
| JPS5935114B2 (ja) | 増巾回路 | |
| JP2809676B2 (ja) | ダイナミック型半導体メモリ装置 | |
| JPS61165886A (ja) | ダイナミツク型ｒａｍ | |
| JPS60258793A (ja) | ダイナミック型半導体記憶装置 | |
| JPH0152835B2 (ja) | ||
| JPH0810552B2 (ja) | 半導体記憶装置 | |
| JPS6150282A (ja) | 電荷蓄積型半導体記憶装置 | |
| JPS62165787A (ja) | 半導体記憶装置 | |
| JPH0224026B2 (ja) | ||
| JPS6346691A (ja) | ダイナミツク型半導体記憶装置 | |
| JPH01173392A (ja) | 半導体記憶装置 | |
| JPH05174580A (ja) | スタティックランダムアクセスメモリ | |
| JPS6055918B2 (ja) | 半導体メモリ装置 | |
| JPS6337891A (ja) | Ｍｏｓメモリ装置 | |
| JPS6346694A (ja) | ダイナミツク型半導体記憶装置 | |
| JPS61170993A (ja) | 半導体記憶装置 |