JPH01261918A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPH01261918A JPH01261918A JP63089062A JP8906288A JPH01261918A JP H01261918 A JPH01261918 A JP H01261918A JP 63089062 A JP63089062 A JP 63089062A JP 8906288 A JP8906288 A JP 8906288A JP H01261918 A JPH01261918 A JP H01261918A
- Authority
- JP
- Japan
- Prior art keywords
- current
- gate
- mos transistor
- pulse
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000008859 change Effects 0.000 claims description 6
- 239000000872 buffer Substances 0.000 claims description 5
- 230000004913 activation Effects 0.000 claims 1
- 238000007493 shaping process Methods 0.000 claims 1
- 229920006395 saturated elastomer Polymers 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体回路に関し、特にバイポーラトランジ
スタを含む回路において、動作電流を回路動作に応じて
変化させることにより、低消費電力で高速動作を可能に
した半導体回路に関するものである。
スタを含む回路において、動作電流を回路動作に応じて
変化させることにより、低消費電力で高速動作を可能に
した半導体回路に関するものである。
従来、バイポーラトランジスタを含む論理回路として、
例えばカレントスイッチ回路（ＣＭＴ、、、回路）、す
なわちエミッタ電流を切換えてコレクタ電圧を変化させ
る回路があるが、この回路では飽和形スイッチ回路の欠
点である動作速度の低下を避けるために、バイポーラト
ランジスタを非飽和領域で動作させている。しかし、回
路に一定電流を常に流しておくため、動作速度は速いが
、消費電力が多いという問題がある。そこで、消費電力
を低減させるために、動作期間と待機期間で消費電流を
切り換える回路方式が提案されている（例えば、特公昭
５３−３２１９号公報参照）。
例えばカレントスイッチ回路（ＣＭＴ、、、回路）、す
なわちエミッタ電流を切換えてコレクタ電圧を変化させ
る回路があるが、この回路では飽和形スイッチ回路の欠
点である動作速度の低下を避けるために、バイポーラト
ランジスタを非飽和領域で動作させている。しかし、回
路に一定電流を常に流しておくため、動作速度は速いが
、消費電力が多いという問題がある。そこで、消費電力
を低減させるために、動作期間と待機期間で消費電流を
切り換える回路方式が提案されている（例えば、特公昭
５３−３２１９号公報参照）。
第１１図は、従来の上記公報に記載された回路を示す図
である。この回路では、電流制御信号φ工を用いて、カ
レントスイッチ回路Ｑ１．Ｑ２とエミッタフォロワ回路
Ｑ４．Ｑ［、の電流源Ｑ３．ＱＢ。
である。この回路では、電流制御信号φ工を用いて、カ
レントスイッチ回路Ｑ１．Ｑ２とエミッタフォロワ回路
Ｑ４．Ｑ［、の電流源Ｑ３．ＱＢ。
Ｑ７を制御する。Ｉｔ、Ｉ２は入力信号、ｏ、開は出力
信号である。電流制御信号φ工の電位が高レベルの時、
バイポーラトランジスタＱ３．ＱＢ。
信号である。電流制御信号φ工の電位が高レベルの時、
バイポーラトランジスタＱ３．ＱＢ。
Ｑ７と抵抗Ｒｓ、 Ｒ４，ＲＦ＋で形成された３個の電
流源に所定の電流を流し、一方、電流制御信号φ１が低
レベルの時には、３個の電流源をオフにする。
流源に所定の電流を流し、一方、電流制御信号φ１が低
レベルの時には、３個の電流源をオフにする。
このようにして、この回路は、動作期間（つまり、φが
高レベル）のみ電流を消費し、待機期間（つまり、φ１
が低レベル）には電流消費をゼロにすることができるの
で、消費電力を減少させることができる。このような電
流制御方法は、メモリＬＳＩあるいは理論ＬＳＩの低電
力化に有効である。ここで、電流制御信号φ工は、外部
からの直接入力信号か、あるいはこれを用いて内部回路
（ＢＩＮＶＩ）で発生した信号である。
高レベル）のみ電流を消費し、待機期間（つまり、φ１
が低レベル）には電流消費をゼロにすることができるの
で、消費電力を減少させることができる。このような電
流制御方法は、メモリＬＳＩあるいは理論ＬＳＩの低電
力化に有効である。ここで、電流制御信号φ工は、外部
からの直接入力信号か、あるいはこれを用いて内部回路
（ＢＩＮＶＩ）で発生した信号である。
上記従来技術はφ工の電位でオン電流を決め、また電流
オフを確実とするため、Ｖｃｃの変化に依らずφ工の高
低電位をＧ Ｎ Ｄを基準とした一定電位に設定しなけ
ればならないが、これをバイポーラ回路のみで実現する
ことは容易なことではない。
オフを確実とするため、Ｖｃｃの変化に依らずφ工の高
低電位をＧ Ｎ Ｄを基準とした一定電位に設定しなけ
ればならないが、これをバイポーラ回路のみで実現する
ことは容易なことではない。
また＆３．ｅ６，０７の飽和を避けるため、その高電位
を余り高くはできない。しかし通常φ１は多数の定電流
源を同時に駆動するため大きな負荷容量がつくので、φ
工のパルス波形にオーバーシュー１−やリンギングを生
じやすく、このことが負荷回路群の電流値や出力波形Ｏ
２了に影響を及ぼす。
を余り高くはできない。しかし通常φ１は多数の定電流
源を同時に駆動するため大きな負荷容量がつくので、φ
工のパルス波形にオーバーシュー１−やリンギングを生
じやすく、このことが負荷回路群の電流値や出力波形Ｏ
２了に影響を及ぼす。
以上の理由からこのパルス電流源方式では負荷回路の電
流安定性に問題があった。
流安定性に問題があった。
本発明の目的は、動作電流が安定で、構成の簡単な、電
流スイッチ機能付電流源を提供することにある。
流スイッチ機能付電流源を提供することにある。
上記目的は、共通エミッタ形バイポーラ差動増幅回路（
カレントスイッチ）の電流源を、スイッチ用ＭＯＳトラ
ンジスタと電流値設定用素子との直列接続で構成するこ
とにより達成される。この電流値設定用素子もＭ ＯＳ
＋−ランジスタで構成できるので、非常に簡略で動作
安定なパルス電流源を構成できる。
カレントスイッチ）の電流源を、スイッチ用ＭＯＳトラ
ンジスタと電流値設定用素子との直列接続で構成するこ
とにより達成される。この電流値設定用素子もＭ ＯＳ
＋−ランジスタで構成できるので、非常に簡略で動作
安定なパルス電流源を構成できる。
上記の電流源構成において、スイッチ用ＭＯＳトランジ
スタはバイポーラトランジスタと異なりゲートに高い振
幅を印加しても問題なく、むしろ高い振幅で制御するこ
とが、オン抵抗を小さく。
スタはバイポーラトランジスタと異なりゲートに高い振
幅を印加しても問題なく、むしろ高い振幅で制御するこ
とが、オン抵抗を小さく。
また電流を完全にオフする上で望ましい。
一方電流値設定用素子はオン時の電流を決めるためにあ
り、電源電圧や製造ばらつきにより抵抗値が変化しない
構成をとる必要がある。電流値設定用素子をＭＯＳトラ
ンジスタで構成する場合は、そのゲート長やゲート幅を
スイッチ用ＭＯＳトランジスタに比べ大きくとれば、オ
ン電流の高精度化に有効である。この様に機能を分離す
れば、各各の素子を機能に応じて最適化することができ
る。
り、電源電圧や製造ばらつきにより抵抗値が変化しない
構成をとる必要がある。電流値設定用素子をＭＯＳトラ
ンジスタで構成する場合は、そのゲート長やゲート幅を
スイッチ用ＭＯＳトランジスタに比べ大きくとれば、オ
ン電流の高精度化に有効である。この様に機能を分離す
れば、各各の素子を機能に応じて最適化することができ
る。
以下、本発明を実施例を用いて詳細に説明する。
第１図は本発明の第１の実施例であり、電流源をスイッ
チ用ＭＯ８Ｉ−ランジスタＭｌ、 Ｍ２． Ｍｌｌと電
流値設定用Ｍｏｓ＋−ランジスタＭ ｃ ｒ Ｍ ｓ
。
チ用ＭＯ８Ｉ−ランジスタＭｌ、 Ｍ２． Ｍｌｌと電
流値設定用Ｍｏｓ＋−ランジスタＭ ｃ ｒ Ｍ ｓ
。
Ｍｏで構成する。このＭ １１ Ｍ ２１ Ｍ ｓのゲ
ートをφ工で制御する。φ１が高電位の時Ｍ１． Ｍ２
． Ｍｓをオンさせ、φ工が低電位の時オフさせる。こ
れらのＭｏ３のオン抵抗ｒｏｎは非飽和状態なのでと表
わされる。φ１の高電位を高くし、Ｗ／Ｌを大きくすれ
ば、通常の動作条件（■ｃｃ二５ｖ、動作電流１ｍＡ程
度）ではｒｏｎが数１０〜数１００Ωにでき、Ｍｌｌ
Ｍｇ、ＭｓをＭ ａ ｒ Ｍ Ｂ Ｉ Ｍ ｅと対比す
ると、単なるスイッチ素子とみなすことができる。また
φ工の低電位をＶＴより低くとれば、電流を完全にゼロ
にすることができる。
ートをφ工で制御する。φ１が高電位の時Ｍ１． Ｍ２
． Ｍｓをオンさせ、φ工が低電位の時オフさせる。こ
れらのＭｏ３のオン抵抗ｒｏｎは非飽和状態なのでと表
わされる。φ１の高電位を高くし、Ｗ／Ｌを大きくすれ
ば、通常の動作条件（■ｃｃ二５ｖ、動作電流１ｍＡ程
度）ではｒｏｎが数１０〜数１００Ωにでき、Ｍｌｌ
Ｍｇ、ＭｓをＭ ａ ｒ Ｍ Ｂ Ｉ Ｍ ｅと対比す
ると、単なるスイッチ素子とみなすことができる。また
φ工の低電位をＶＴより低くとれば、電流を完全にゼロ
にすることができる。
一方Ｍａ、Ｍ＋１．Ｍｅは電流が安定となる様Ｍ、ＯＳ
を飽和状態（Ｖｏｓ＞ Ｖａｓ −ＶＴ）で動作させる
。
を飽和状態（Ｖｏｓ＞ Ｖａｓ −ＶＴ）で動作させる
。
の電流はＭ ａ、 、 Ｍ ５＋ Ｍ ６の−やＶＴに
も依存するが、ｗ、 Ｌ、Ｖａの絶対値をばらつきΔＷ
、ΔＬ。
も依存するが、ｗ、 Ｌ、Ｖａの絶対値をばらつきΔＷ
、ΔＬ。
ΔＶ ａ 、ΔＶＴに比べ大きくとることにより、電流
精度を高めることができる。この構成では動作電流はＯ
１１０２＋ ｅ＋、Ｒ６のエミッタ電位には依存しな
い。この構成の利点は、Ｍｔ、Ｍｚ＋ Ｍｌｌのスイッ
チとして動作するためこれらには加工技術で許される最
小のＬを用い、φ工から見た負荷容量を下げられる点で
ある。もしＭ４．ＭｓｒＭｅがなく、Ｍｌ、Ｍｇ、Ｍｓ
だけでスイッチと電流値設定を同時に行なおうとすると
、駆動パルスφ工の高電位をＧＮＡを基準として高精度
に設定すると共に、Ｍｓ； Ｍａｌ Ｍｓの■、やＷの
寸法は電流値や加工ばらつきの観点から大きくする必要
が生じる。このことはφ１から見たＭｌ、Ｍｘ、Ｍａの
グー１〜容量を増大させ、φ工の遅延時間やφ１発生回
路の消費電力を増大させる。以上述べた様に第１図の構
成ではφ１の高速化と、動作電流の高精度化を同時に達
成できる。
精度を高めることができる。この構成では動作電流はＯ
１１０２＋ ｅ＋、Ｒ６のエミッタ電位には依存しな
い。この構成の利点は、Ｍｔ、Ｍｚ＋ Ｍｌｌのスイッ
チとして動作するためこれらには加工技術で許される最
小のＬを用い、φ工から見た負荷容量を下げられる点で
ある。もしＭ４．ＭｓｒＭｅがなく、Ｍｌ、Ｍｇ、Ｍｓ
だけでスイッチと電流値設定を同時に行なおうとすると
、駆動パルスφ工の高電位をＧＮＡを基準として高精度
に設定すると共に、Ｍｓ； Ｍａｌ Ｍｓの■、やＷの
寸法は電流値や加工ばらつきの観点から大きくする必要
が生じる。このことはφ１から見たＭｌ、Ｍｘ、Ｍａの
グー１〜容量を増大させ、φ工の遅延時間やφ１発生回
路の消費電力を増大させる。以上述べた様に第１図の構
成ではφ１の高速化と、動作電流の高精度化を同時に達
成できる。
第２図に示す実施例の特徴は、第１図に比べ待機時にも
電流を完全にゼロにはせず微少電流を流すことである。
電流を完全にゼロにはせず微少電流を流すことである。
待機時はφ工が高電位となりＭ ？ 。
Ｍｇ、ＭｅがオンとなりＭ ｔ ｏ 、 Ｍ １ ｓの
Ｗ／ＬとＶａで決まる微小電流を流す。こうすると動作
時にφ１が高電位になった時、Ｏ２での電圧変化を速め
たり、あるいは待機時に０．正電位がフローティング状
態にならないので後段回路の設計が容易となる。待機時
の０．正電位は共に高電位で等しいので、Ｍｓ、Ｍｏの
ソース側は接続して１ケのＭ ＯＳ Ｍ ｘｓで引けば
良い。微小電流を流すためのＭ ｓ ｏ 、 Ｍ １１
のＷ／Ｌは動作時の電流を決めるＭ４゜Ｍ ５ 、 Ｍ
ｅのＷ／Ｌより小さく設定する。
Ｗ／ＬとＶａで決まる微小電流を流す。こうすると動作
時にφ１が高電位になった時、Ｏ２での電圧変化を速め
たり、あるいは待機時に０．正電位がフローティング状
態にならないので後段回路の設計が容易となる。待機時
の０．正電位は共に高電位で等しいので、Ｍｓ、Ｍｏの
ソース側は接続して１ケのＭ ＯＳ Ｍ ｘｓで引けば
良い。微小電流を流すためのＭ ｓ ｏ 、 Ｍ １１
のＷ／Ｌは動作時の電流を決めるＭ４゜Ｍ ５ 、 Ｍ
ｅのＷ／Ｌより小さく設定する。
第１図〜第２図で述べた電流制御パルスφ１あるいはφ
１の発生方法としては、単に外部からのチップイネーブ
ル信号百Ｗをレベル変換するだけでも良いが、次に述べ
る様にパルス幅を変える方法もある。
１の発生方法としては、単に外部からのチップイネーブ
ル信号百Ｗをレベル変換するだけでも良いが、次に述べ
る様にパルス幅を変える方法もある。
第３図は第１〜第２図に述べた電流制御パルスφ工ある
いはφ工の発生方法の１例である。（ａ）は回路構成、
（ｂ）はタイミング図である。εＹはチップの動作時、
待機時を切換える入力信号で、低電位では動作時、高電
位では待機時と仮定する。
いはφ工の発生方法の１例である。（ａ）は回路構成、
（ｂ）はタイミング図である。εＹはチップの動作時、
待機時を切換える入力信号で、低電位では動作時、高電
位では待機時と仮定する。
（ａ）の様な構成をとればφ１，７７のパルス幅ｔ２と
ＣＥのパルス幅ｔ１とは独立に遅延回路（Ｄｅｌａｙ）
により設定できる。この様にその回路にとって真に必要
な期間だけ、動作電流を流す様にすればさらに平均電流
を減らすことができる。
ＣＥのパルス幅ｔ１とは独立に遅延回路（Ｄｅｌａｙ）
により設定できる。この様にその回路にとって真に必要
な期間だけ、動作電流を流す様にすればさらに平均電流
を減らすことができる。
第４図は本発明をラッチ回路に適用した例である。第５
図は、その電圧、電流波形の概要である。
図は、その電圧、電流波形の概要である。
本回路では電流と負荷抵抗を連動して切換えている。負
荷抵抗ＰＭＯ８で形成し、Ｍ Ｐ １とＭＰ２は大抵抗
（Ｗ／Ｔ、が小）、ＭＰ８とＭＰ４は小抵抗（Ｗ／Ｌが
小）とする６またＭｓのＷ／ＬはＭ４のＷ／Ｌより大き
くとり、ＭｓとＭｔｏのＷ／ＬもＭｇ、Ｍｌ２のＷ／Ｌ
より大きくとる。φ１．φ１゜φ２が第５図の様に変化
するとφ工が高電位の期間ｔ２で、入力１１．Ｉ２の情
報を取込み、 ｏ 、 テに出力を出す。この時、Ｍｇ
はオフであり、Ｏ１゜Ｏ２のいずれか一方から大電流を
流し、小さな負荷抵抗との積で決まる出力振幅を発生す
る。またエミッタフォロワ電流もＭｅ、ＭｌＯで決まる
大きな電流が流れるので、この期間は回路全体が高速に
動作する。次にφ２が高電位の期間ｔ８では帰還回路が
働き、出力Ｏ２了に応じてＱδ、Ｏ４のいずれか一方が
オンする。この期間ではＨａで決まる電流は少なく、Ｍ
Ｐａ、ＭＰｌはオフであり、負荷抵抗はＭＰｌ、ＨＦ２
で決まるので負荷抵抗値が大きい。しかしこの期間では
出力を保持するだけで良いので、低電流にすることが望
ましい。ＰＭＯ３負荷に並列に付けたダイオードＤ１〜
Ｄ４はＱｚ〜Ｑ４の飽和防止と出力振幅−走化に有効で
ある。
荷抵抗ＰＭＯ８で形成し、Ｍ Ｐ １とＭＰ２は大抵抗
（Ｗ／Ｔ、が小）、ＭＰ８とＭＰ４は小抵抗（Ｗ／Ｌが
小）とする６またＭｓのＷ／ＬはＭ４のＷ／Ｌより大き
くとり、ＭｓとＭｔｏのＷ／ＬもＭｇ、Ｍｌ２のＷ／Ｌ
より大きくとる。φ１．φ１゜φ２が第５図の様に変化
するとφ工が高電位の期間ｔ２で、入力１１．Ｉ２の情
報を取込み、 ｏ 、 テに出力を出す。この時、Ｍｇ
はオフであり、Ｏ１゜Ｏ２のいずれか一方から大電流を
流し、小さな負荷抵抗との積で決まる出力振幅を発生す
る。またエミッタフォロワ電流もＭｅ、ＭｌＯで決まる
大きな電流が流れるので、この期間は回路全体が高速に
動作する。次にφ２が高電位の期間ｔ８では帰還回路が
働き、出力Ｏ２了に応じてＱδ、Ｏ４のいずれか一方が
オンする。この期間ではＨａで決まる電流は少なく、Ｍ
Ｐａ、ＭＰｌはオフであり、負荷抵抗はＭＰｌ、ＨＦ２
で決まるので負荷抵抗値が大きい。しかしこの期間では
出力を保持するだけで良いので、低電流にすることが望
ましい。ＰＭＯ３負荷に並列に付けたダイオードＤ１〜
Ｄ４はＱｚ〜Ｑ４の飽和防止と出力振幅−走化に有効で
ある。
第６図は、Ｂ１ＣＭＯＳメモリのアドレスバッファ回路
を規定したものでありバイポーラカレントスイッチの後
段にＢｉＣＭＯ３形レベル変換回路を付加したものであ
る。Ｄ１〜Ｄ８はクランプダイオードであるが、第４図
に比べ、ダイオードを１ケ削減している。ＭＰａ、Ｍ７
．ＭＡとＨＦ２．Ｈθ、Ｈ工０の部分でバイポーラレベ
ル信号（この図では振幅１．６■）をＭＯＳレベル信号
（振幅Ｖｃｃ）に変換する。
を規定したものでありバイポーラカレントスイッチの後
段にＢｉＣＭＯ３形レベル変換回路を付加したものであ
る。Ｄ１〜Ｄ８はクランプダイオードであるが、第４図
に比べ、ダイオードを１ケ削減している。ＭＰａ、Ｍ７
．ＭＡとＨＦ２．Ｈθ、Ｈ工０の部分でバイポーラレベ
ル信号（この図では振幅１．６■）をＭＯＳレベル信号
（振幅Ｖｃｃ）に変換する。
その後Ｂ１ＣＭＯＳドライバによりアドレスバッファ出
力Ｂ１．［を発生する。ＨＰＩ、ＨＰＺは待機時（φ１
：低電位）に後段回路に貫通電流が生じない様に、ａ
ｉ、 ａｔ−の電位をｖｃｃにつり上げるためにある。
力Ｂ１．［を発生する。ＨＰＩ、ＨＰＺは待機時（φ１
：低電位）に後段回路に貫通電流が生じない様に、ａ
ｉ、 ａｔ−の電位をｖｃｃにつり上げるためにある。
Ｍ ｓ 、 Ｍ １．）はこのレベル変換回路がＶｃｃ
の広い変化に対しても安定に動作する様に定電流化を図
るものである。φ工は前に述べた様にτ■入力信号を処
理した信号であり、このφ工により多数のアドレスバッ
ファの電流源を同時にオン、オフすることができる。こ
の様にバイポーラ差動アンプの出力ａｄ、ａｌでＣＭＯ
Ｓインバータ（ＭＰｇ。
の広い変化に対しても安定に動作する様に定電流化を図
るものである。φ工は前に述べた様にτ■入力信号を処
理した信号であり、このφ工により多数のアドレスバッ
ファの電流源を同時にオン、オフすることができる。こ
の様にバイポーラ差動アンプの出力ａｄ、ａｌでＣＭＯ
Ｓインバータ（ＭＰｇ。
Ｍ７．ＭＡとＭＰａ、 Ｍｅ、 Ｍｔｏ）を駆動する時
、ＣＭＯ８の貫通電流を少なくかつレベル変換を高速化
するために、ａｌ、ａτの振幅をできるだけ大きく設定
するので、バイポーラＱｌ、Ｑ２が飽和しない様にＤ
１ ” Ｄ ｓにダイオードクランプすることが有用で
ある。
、ＣＭＯ８の貫通電流を少なくかつレベル変換を高速化
するために、ａｌ、ａτの振幅をできるだけ大きく設定
するので、バイポーラＱｌ、Ｑ２が飽和しない様にＤ
１ ” Ｄ ｓにダイオードクランプすることが有用で
ある。
次に以上の実施例で述べたＭＯＳの電流制御電圧ＶＧを
発生するのに好適な実施例について述べる。第７図はそ
の実施例でありいわゆるＭＯＳカレントミラー回路を構
成している。本実施例によればＭ ｓ ｎ １のゲート
長、しきい電圧、ゲート酸化膜厚などの製造条件、ある
いは電源、温度などの使用条件が変動しても、Ｍ１〜Ｍ
ｎには１１のゲート幅比倍（絶対値はばらつくが比はば
らつかない）の電流を流すことができる。この場合、Ｖ
ａは変動するがＭ１〜ＭＩｌにはカレントミラーの原理
により一定電流が流れる。
発生するのに好適な実施例について述べる。第７図はそ
の実施例でありいわゆるＭＯＳカレントミラー回路を構
成している。本実施例によればＭ ｓ ｎ １のゲート
長、しきい電圧、ゲート酸化膜厚などの製造条件、ある
いは電源、温度などの使用条件が変動しても、Ｍ１〜Ｍ
ｎには１１のゲート幅比倍（絶対値はばらつくが比はば
らつかない）の電流を流すことができる。この場合、Ｖ
ａは変動するがＭ１〜ＭＩｌにはカレントミラーの原理
により一定電流が流れる。
第８図は、第７図における１１供給回路のさらに具体的
な構成である。Ｑｓｔ＋ Ｒｓｚ、 ＲｓｚとＤ ｓ
ｘ ｒＤｓｚで定電流ｉ ２ （＝ ＶＢＥ／ Ｒ８
りを流し、Ｍ ｓ Ｐ ２とＭｓｐｚはやはりカレント
ミラーを構成するので、ｉ工は１２のゲート幅比倍にで
きる。
な構成である。Ｑｓｔ＋ Ｒｓｚ、 ＲｓｚとＤ ｓ
ｘ ｒＤｓｚで定電流ｉ ２ （＝ ＶＢＥ／ Ｒ８
りを流し、Ｍ ｓ Ｐ ２とＭｓｐｚはやはりカレント
ミラーを構成するので、ｉ工は１２のゲート幅比倍にで
きる。
なお第１〜第６図の構成で電流値設定素子はＧＮＤ側に
配置してきたが、これらは第９図、第１０図に示す様に
順序を逆にしても、特性はほとんど変化しないので、第
９図の構成にしても良い。
配置してきたが、これらは第９図、第１０図に示す様に
順序を逆にしても、特性はほとんど変化しないので、第
９図の構成にしても良い。
第１０図はこれらの２ケのＭＯＳトランジスタＭ１．Ｍ
２の直列接続構成の平面図、断面図である。
２の直列接続構成の平面図、断面図である。
この場合両者のゲート幅ＷＨ１は等しくとり、ゲート長
ＬＭ２． ＬＨｌは異なるとしている。電流値設定用素
子Ｍ２．のゲート長ＬＭ２を大きくとり、製造ばらつき
が影響しにくい様にしている。φ１の負荷容量は主にゲ
ート容量であり、ゲート面積ＬＭＩＸＷＭＩに比例する
ので、ＬＭＩをできるだけ小さくとり、φ１から見た負
荷容量を小さくすべきである。
ＬＭ２． ＬＨｌは異なるとしている。電流値設定用素
子Ｍ２．のゲート長ＬＭ２を大きくとり、製造ばらつき
が影響しにくい様にしている。φ１の負荷容量は主にゲ
ート容量であり、ゲート面積ＬＭＩＸＷＭＩに比例する
ので、ＬＭＩをできるだけ小さくとり、φ１から見た負
荷容量を小さくすべきである。
以上述べてきた様に、本発明によればバイポーラ回路の
パワーオフ機能付電流源をスイッチ用ＭＯＳトランジス
タと電流値設定用素子との直列接続構成とするので、電
流値設定用素子には等価抵抗値がばらつきにくい素子を
用い、スイッチ用ＭＯＳトランジスタはできるだけオン
抵抗の小さい寸法やゲート電圧をとれば、制御パルスの
電圧変動にも安定な電流源を構成できる。したがって半
導体メモリの様に多数のアドレスバッファ回路やメイン
アンプの電流を動作時のみオンし、待機時にはオフとす
る構成には好適である。特にダイナミツクＲＡＭ （Ｄ
ＲＡＭ）の様に大きな電源雑音電圧が生じる時は、ｖＧ
を高くとることにより、電流値の変動を押さえることが
できる。なお実施例では、待機時、動作時を切換える入
力信号をτ百としたが、集積回路の種類によっては一１
１西−（ローアドレスストローブ）、あるいは百勢−（
チップセレクト）信号といった異なる名称をとることも
ある。
パワーオフ機能付電流源をスイッチ用ＭＯＳトランジス
タと電流値設定用素子との直列接続構成とするので、電
流値設定用素子には等価抵抗値がばらつきにくい素子を
用い、スイッチ用ＭＯＳトランジスタはできるだけオン
抵抗の小さい寸法やゲート電圧をとれば、制御パルスの
電圧変動にも安定な電流源を構成できる。したがって半
導体メモリの様に多数のアドレスバッファ回路やメイン
アンプの電流を動作時のみオンし、待機時にはオフとす
る構成には好適である。特にダイナミツクＲＡＭ （Ｄ
ＲＡＭ）の様に大きな電源雑音電圧が生じる時は、ｖＧ
を高くとることにより、電流値の変動を押さえることが
できる。なお実施例では、待機時、動作時を切換える入
力信号をτ百としたが、集積回路の種類によっては一１
１西−（ローアドレスストローブ）、あるいは百勢−（
チップセレクト）信号といった異なる名称をとることも
ある。
第１図〜第４図、第６図〜第９図は本発明の実施例の回
路図、第５図は第４図のパルスタイミング図、第１０図
はＭＯ８電流源のレイアウトを示す図、第１１図は従来
の技術を示す図である。 φ１．（６ｔ−駆動パルス、Ｉｌ、 Ｉ２・・・入力信
号、Ｏｏ ・＝出力信号、Ｖｃ・・・電流制御電圧。
路図、第５図は第４図のパルスタイミング図、第１０図
はＭＯ８電流源のレイアウトを示す図、第１１図は従来
の技術を示す図である。 φ１．（６ｔ−駆動パルス、Ｉｌ、 Ｉ２・・・入力信
号、Ｏｏ ・＝出力信号、Ｖｃ・・・電流制御電圧。
Claims (1)
- 【特許請求の範囲】 １、共通エミッタ形バイポーラ差動増幅回路の電流源を
スイッチ用ＭＯＳトランジスタと電流値設定用素子の直
列構成とし、該ＭＯＳトランジスタのゲートにパルスを
印加することにより、待機時と動作時とで電流の切換え
を行ない、動作時電流は電流値設定用素子で決定するこ
とを特徴とする半導体回路。 ２、上記電流値設定用素子をＭＯＳトランジスタで構成
し、そのゲートには待機時、動作時で変化しない定電圧
を印加することを特徴とする特許請求の範囲第１項記載
の半導体回路。 ３、上記のスイッチ用ＭＯＳトランジスタと電流値設定
用ＭＯＳトランジスタにおいて、これらのゲート幅／ゲ
ート長の値を前者が後者より大きく設定することを特徴
とする特許請求の範囲第２項記載の半導体回路。 ４、前記電流値設定用ＭＯＳトランジスタのゲート幅と
、そのゲート電圧発生回路での一部ＭＯＳトランジスタ
のゲート幅との比を、所望の電流比となる様に設定する
ことを特徴とする特許請求の範囲第２項記載の半導体回
路。 ５、前記のバイポーラ差動増幅回路はアドレスバッファ
回路であり、前記電流源のスイッチ用ＭＯＳトランジス
タのゲートをチップ起動用入力信号又はその整形信号で
制御することを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089062A JP2914978B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63089062A JP2914978B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01261918A true JPH01261918A (ja) | 1989-10-18 |
| JP2914978B2 JP2914978B2 (ja) | 1999-07-05 |
Family
ID=13960369
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63089062A Expired - Fee Related JP2914978B2 (ja) | 1988-04-13 | 1988-04-13 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2914978B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5341042A (en) * | 1992-08-10 | 1994-08-23 | International Business Machines Corporation | Low voltage, cascoded NTL based BiCMOS circuit |
| EP0678982A2 (en) * | 1994-04-22 | 1995-10-25 | Canon Kabushiki Kaisha | Semiconductor light emitting element driving circuit |
| US5742551A (en) * | 1990-11-19 | 1998-04-21 | Hitachi, Ltd. | Memory circuit improved in electrical characteristics |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026461A (ja) * | 1973-07-07 | 1975-03-19 | ||
| JPS54133061A (en) * | 1978-04-07 | 1979-10-16 | Nec Corp | Current switch circuit |
| JPS6386188A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPH01157116A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-04-13 JP JP63089062A patent/JP2914978B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026461A (ja) * | 1973-07-07 | 1975-03-19 | ||
| JPS54133061A (en) * | 1978-04-07 | 1979-10-16 | Nec Corp | Current switch circuit |
| JPS6386188A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | ダイナミツク型半導体記憶装置 |
| JPH01157116A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5742551A (en) * | 1990-11-19 | 1998-04-21 | Hitachi, Ltd. | Memory circuit improved in electrical characteristics |
| US5341042A (en) * | 1992-08-10 | 1994-08-23 | International Business Machines Corporation | Low voltage, cascoded NTL based BiCMOS circuit |
| EP0678982A2 (en) * | 1994-04-22 | 1995-10-25 | Canon Kabushiki Kaisha | Semiconductor light emitting element driving circuit |
| EP0678982A3 (en) * | 1994-04-22 | 1996-03-06 | Canon Kk | Drive circuit for a semiconductor light emitting element. |
| US5739717A (en) * | 1994-04-22 | 1998-04-14 | Canon Kabushiki Kaisha | Semiconductor light emitting element driving circuit |
| CN1050719C (zh) * | 1994-04-22 | 2000-03-22 | 佳能株式会社 | 半导体发光元件驱动电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2914978B2 (ja) | 1999-07-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950005023B1 (ko) | Ecl게이트의 전력소비를 변화시키는 장치 및 ecl회로를 동작시키는 방법 | |
| JP3079515B2 (ja) | ゲ−トアレイ装置及び入力回路及び出力回路及び降圧回路 | |
| JPS603249B2 (ja) | 低消費電力の相補型比較器／インバータ回路 | |
| JPS63193720A (ja) | 論理回路 | |
| US4346310A (en) | Voltage booster circuit | |
| US7102439B2 (en) | Low voltage differential amplifier circuit and a sampled low power bias control technique enabling accommodation of an increased range of input levels | |
| US4267501A (en) | NMOS Voltage reference generator | |
| JP3085803B2 (ja) | 差動電流源回路 | |
| JPH01261918A (ja) | 半導体回路 | |
| JPH06177744A (ja) | レベル変換回路 | |
| JPH06140915A (ja) | インターフェース回路 | |
| US4924116A (en) | Feedback source coupled FET logic | |
| US6930530B1 (en) | High-speed receiver for high I/O voltage and low core voltage | |
| US5134319A (en) | Bicmos differential amplifier having improved switching speed | |
| JP2001308694A (ja) | ローノイズバッファ回路 | |
| US6774665B2 (en) | Cascode SSTL output buffer using source followers | |
| JPH03147417A (ja) | 論理回路 | |
| US6518789B2 (en) | Circuit configuration for converting logic levels | |
| JPS63263824A (ja) | 振幅変換回路 | |
| US4558240A (en) | Multi mode amplifier | |
| JP3383406B2 (ja) | フリップフロップ回路 | |
| KR100524803B1 (ko) | 반도체 소자의 차동증폭형 입력 버퍼 | |
| JP2914968B2 (ja) | 半導体集積回路装置 | |
| JPH01185006A (ja) | 半導体回路 | |
| JPS5925417A (ja) | スイツチング回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |