JP3383406B2 - フリップフロップ回路 - Google Patents

Description

【発明の詳細な説明】 【０００１】 【産業上の利用分野】本発明は、データ読み出し用差動
論理回路とデータ保持用差動論理回路とをマスタ側およ
びスレーブ側において各々有し、クロック信号入力に同
期してデータ入力論理値を更新するマスタスレーブ型の
フリップフロップ回路に係り、特に一定の繰り返し周波
数以上のクロック信号入力に対して動作する高速動作に
適したフリップフロップ回路に関するものである。 【０００２】 【従来の技術】クロック信号入力に同期してデータ入力
論理値を更新するフリップフロップ回路は、論理回路を
構成するうえで不可欠な要素回路として、あらゆる半導
体集積回路において使用されている。特に高速動作が必
要な用途では、エミッタ結合論理回路（ＥＣＬ）やソー
ス結合ＦＥＴ論理回路（ＳＣＦＬ）などの論理回路が一
般的に用いられる。 【０００３】このような差動型論理回路によるフリップ
フロップとして考案された代表的な従来の回路構成を図
３〜図５に示す。この図３〜図５中で、Ｒｎ（ｎ＝１〜
４）は負荷抵抗、ＸＴｎ（ｎ＝１〜１７、２０〜２
４）、Ｘｎ（ｎ＝１〜７）、ＸＬｎ（ｎ＝１〜７）、Ｘ
Ｓｎ（ｎ＝１〜８）はＮchＭＯＳＦＥＴトランジスタ、
ＸＤｎ（ｎ＝１〜４）はレベルシフト用のダイオード、
ＤＴは入力データ信号（正転）、ＤＣは入力データ信号
（反転）、ＣＴはクロック信号（正転）、ＣＣはクロッ
ク信号（反転）、Ｑ１Ｔは出力信号（正転）、Ｑ１Ｃは
出力信号（反転）、ＶＣＳは電流源用トランジスタの電
流を設定するバイアス電圧、ＶＤＤは高電位電源電圧、
ＶＳＳは低電位電源電圧である。 【０００４】まず、図３は最も汎用的ないわゆるマスタ
スレーブ型フリップフロップ回路である。マスタとなる
初段のフリップフロップ（ＸＴ１〜ＸＴ１１）とスレー
ブとなる次段のフリップフロップ（ＸＴ１２〜ＸＴ２
４）がクロック信号ＣＴ、ＣＣに応じて相反的に動作
し、データ信号ＤＴ、ＤＣの保持／更新の動作が実現さ
れる。 【０００５】この回路では、マスタ側、スレーブ側のそ
れぞれにおいてデータ読み出し用差動対（ＸＴ１とＸＴ
２の差動対、ＸＴ１２とＸＴ１３の差動対）とデータ保
持用差動対（ＸＴ４とＸＴ５の差動対、ＸＴ１５とＸＴ
１６の差動対）が、クロック信号ＣＴ、ＣＣの入力用の
下段のトランジスタＸＴ３、ＸＴ６、ＸＴ１４、ＸＴ１
７を介してトランジスタＸＴ７、ＸＴ２０で電流切り替
えされる構成となっており、したがって、データ読み出
し用差動対とデータ保持用差動対のおのおのの能動状態
における電流量とは互いに等しくならざるを得ない。 【０００６】これに対して、図４に示すフリップフロッ
プ回路では、データ読み出し用差動対（Ｘ１とＸ２の差
動対、Ｘ３とＸ４の差動対）、データ保持用差動対（Ｘ
Ｌ１とＸＬ２の差動対、ＸＬ３とＸＬ４の差動対）のそ
れぞれがクロック信号ＣＴ、ＣＣ入力用のトランジスタ
Ｘ５、Ｘ６、ＸＬ５、ＸＬ６を介してトランジスタＸ
７、ＸＬ７により、マスタ側とスレーブ側との間で電流
切り替えを行なう構成となっている。 【０００７】これによって、データ読み出し用差動対と
データ保持用差動対のおのおのの能動状態における電流
量を個別に調整できるため、データ保持用差動対の電流
量を必要最小限に絞ることによって、動作速度の向上が
実現できる。この図４では、データ保持用差動論理回路
を構成するトランジスタＸＬｎ（ｎ＝１〜７）を電流量
の小さい小サイズトランジスタとしている。 【０００８】ただし、この図４に示すフリップフロップ
回路では、データ保持用差動対の電流量の削減に伴っ
て、データ保持時間が縮小し、一定のクロック周波数以
下では動作しない、いわゆるダイナミック動作となる。 【０００９】このダイナミック動作を前提とした代表的
な回路構成が、図５に示すクロックドインバータ型のフ
リップフロップ回路である。この回路は、クロック制御
付き差動型インバータ回路を２段縦続接続しており、両
インバータのクロック入力を相補的に行なうことで、フ
リップフロップと等価な動作を実現できる。丁度、図３
のマスタスレーブ型フリップフロップ回路のマスタ側、
スレーブ側のデータ保持用差動対を除去した構成となっ
ている。 【００１０】この図５に示すフリップフロップ回路で
は、データ保持時間はデータ信号のループ遅延時間程度
に制約されていわゆるダイナミック動作となるものの、
負荷抵抗Ｒｎ（ｎ＝１〜４）の出力ノードに付加される
トランジスタの寄生容量が図３のフリップフロップ回路
に比べて半減されるため、その分、高速動作が可能であ
り、各種の回路構成のなかで最も高速動作に適した回路
構成とされている。 【００１１】 【発明が解決しようとする課題】しかしながら、さらな
る高速化を実現する回路構成は他になく、図５の回路に
おいて、トランジスタのスイッチング速度が最速となる
ようなトランジスタのバイアス条件や信号振幅を設計す
るにとどまっていた。動作速度を向上するためには、論
理ロー（低電位）／ハイ（高電位）レベル間の波形遷移
時間の短縮化が不可欠であり、そのためには信号スルー
レート（単位時間当たりの電圧レベルの変化量）の向
上、もしくは信号論理振幅の低減が必要である。 【００１２】ところが、従来回路構成を前提とする限り
においては、信号スルーレートはトランジスタのゲート
幅と相関があり、寄生容量と駆動力のトレードオフによ
ってスルーレートが最高となるトランジスタサイズ、し
たがって信号振幅が存在し、信号振幅がそれより低減す
るとスルーレートの劣化をきたし波形遷移時間は逆に増
大してしまう。したがって、信号スルーレートを改善も
くしは維持しながら、論理振幅のさらなる低減化を図る
ということができなかった。 【００１３】以上のように、従来のフリップフロップ回
路においては、動作速度のさらなる向上に不可欠な信号
スルーレートを改善もしくは維持しながら論理振幅を低
減することが困難であった。 【００１４】本発明の目的は、上記した問題を解決して
信号スルーレートを劣化させることなく論理振幅を低減
させ、もってより高速動作が可能となったフリップフロ
ップ回路を提供することである。 【００１５】 【課題を解決するための手段】上記した本発明の目的
は、データ読み出し用差動論理回路とデータ保持用差動
論理回路とをマスタ側およびスレーブ側において各々有
し、クロック信号入力に同期してデータ入力論理値を更
新するマスタスレーブ型のフリップフロップ回路におい
て、上記データ保持用差動論理回路のデータ保持用差動
対を、１つの差動対と該差動対に縦続接続したソース結
合又はエミッタ結合の負帰還対とで構成し、上記データ
読み出し用差動論理回路と上記データ保持用差動論理回
路の電流経路を互いに分離するとともに、上記データ保
持用差動論理回路の電流量を上記データ読み出し用差動
論理回路のそれより小さく設定したことを特徴とするフ
リップフロップ回路によって達成される。 【００１６】 【作用】本発明では、データ読み出し用差動論理回路と
データ保持用差動論理回路の電流経路を互いに分離する
とともに、データ保持用差動論理回路の電流量をデータ
読み出し用差動論理回路のそれより小さく設定すること
によって、読み出し動作時と保持動作時の論理振幅に格
差を生ぜしめている。 【００１７】そして、データ保持用差動論理回路の差動
対にソース結合又はエミッタ結合の負帰還対を縦続接続
することによって、保持動作の開始とともに保持用差動
対のドレイン電位がデータ入力に応じて論理ローレベル
又はハイレベルに移行しはじめるが、これと同時にソー
ス結合又はエミッタ結合の負帰還対の負帰還作用によっ
て両ドレイン電位を急峻に且つ強制的に論理中間レベル
に吸引せしめることが行なわれる。 【００１８】これによって、スレーブ側のフリップフロ
ップでは読み出し用差動論理回路の論理中間レベルが実
効的な論理ローレベル、保持用差動論理回路の中間レベ
ルが実効的な論理ハイレベルとなり、本来の論理振幅よ
り小さい振幅で動作が実現できる。 【００１９】加えて、本論理振幅の低減効果は、ソース
結合又はエミッタ結合の負帰還対の負帰還作用によっ
て、電流駆動力を低下させることなく得られるので、信
号スルーレートの劣化を生じることがない。従って、信
号スルーレートを劣化させることなく、従来以上に論理
振幅を低減できるので、より高速な動作が可能となるの
である。 【００２０】 【実施例】図１は本発明の一実施例のフリップフロップ
回路の回路図である。ここでは、ＮchＭＯＳＦＥＴトラ
ンジスタによる回路構成を示している。トランジスタＸ
１、Ｘ２、Ｘ５、Ｘ７でマスタ側の読出し用差動論理回
路が、Ｘ３、Ｘ４、Ｘ６、Ｘ７でスレーブ側の読出し用
差動論理回路が各々構成されている。電流源トランジス
タＸ７は共通である。 【００２１】トランジスタＸＬ１、ＸＬ２、ＸＬ５、Ｘ
Ｌ７がマスタ側の本来の保持用差動論理回路を構成する
が、トランジスタＸＬ１、ＸＬ２のソース端子とトラン
ジスタＸＬ５のドレイン端子との間にトランジスタＸＬ
８、ＸＬ９によるソース結合負帰還対がカスコード（縦
続）接続され、これらにより保持用差動論理回路が構成
されている。ＸＤ５、ＸＤ６はレベルシフト用ダイオー
ドである。 【００２２】同様に、トランジスタＸＬ３、ＸＬ４、Ｘ
Ｌ６、ＸＬ７がスレーブ側の本来の保持用差動論理回路
を構成するが、トランジスタＸＬ３、ＸＬ４のソース端
子とトランジスタＸＬ６のドレイン端子との間にトラン
ジスタＸＬ１０、ＸＬ１１によるソース結合負帰還対が
カスコード接続され、これらにより保持用差動論理回路
が構成されている。ＸＤ７、ＸＤ８はレベルシフト用ダ
イオードである。そして電流源トランジスタＸＬ７はマ
スタ側、スレーブ側で共通である。 【００２３】以上のように、ソース結合負帰還対（ＸＬ
８、ＸＬ９、ＸＬ１０、ＸＬ１１）をカスコード接続し
た点とダイオードＸＤ５、ＸＤ６、ＸＤ７、ＸＤ８を設
けた点が従来の図４に示した回路との相違点である。 【００２４】ここで、改めて、ソース結合帰還対を含む
差動対（ＸＬ１、ＸＬ２、ＸＬ８、ＸＬ９の差動対）を
マスタ側の保持用差動対と呼び、（ＸＬ３、ＸＬ４、Ｘ
Ｌ１０、ＸＬ１１の差動対）をスレーブ側の保持用差動
対と呼ぶことにする。 【００２５】さて、マスタ側とスレーブ側の読み出し用
差動対（Ｘ１とＸ２、Ｘ３とＸ４）が、トランジスタＸ
５とＸ６によって縦続的に差動対を形成し、トランジス
タＸ７によって電流経路を共通化している。一方、それ
ら、この読み出し用差動対から独立して、上記したマス
タ側とスレーブ側の保持用差動対がトランジスタＸＬ５
とＸＬ６によって縦続的に差動対を構成し、トランジス
タＸＬ７によって電流経路を共通化している。 【００２６】ここで、保持用差動対を構成するトランジ
スタＸＬｎ（ｎ＝１〜１１）のサイズは読み出し用差動
対を構成するトランジスタＸｎ（ｎ＝１〜７）のそれよ
り小さく、例えば、読み出し側差動対の動作電流量の１
／２程度に低減している。マスタ側保持用差動対の出力
とスレーブ側保持用差動対の出力には、従来構成（図
４）と同様にソースフォロワトランジスタＸＳ１、ＸＳ
２、ＸＳ５、ＸＳ６を設置している。 【００２７】次に、図１のフリップフロップ回路の動作
原理を図２に示したタイムチャートを用いて説明する。
この図２では、回路動作が容易に理解できるように正常
動作域より低いクロック周波数における動作波形を示し
ている。 【００２８】入力クロック信号ＣＴがローからハイに遷
移すると、トランジスタＸ５により、マスタ側の読み出
し用差動対（Ｘ１とＸ２）がアクティブになり、マスタ
側のドレイン出力電位Ｖ１、Ｖ２は入力データＤＴ、Ｄ
Ｃに応じて相補的にハイレベルもしくはローレベルに遷
移する。 【００２９】次に、クロック信号ＣＴがハイからローに
遷移する（入力クロック信号ＣＣがローからハイに遷移
する）と、トランジスタＸＬ５により、マスタ側の保持
用差動対（ＸＬ１、ＸＬ２、ＸＬ８、ＸＬ９）がアクテ
ィブになり、ドレイン出力電位Ｖ１、Ｖ２は、トランジ
スタＸＳ１、ＸＳ２を介して制御されるトランジスタＸ
Ｌ１、ＸＬ２の正帰還作用によりその電位を保持する傾
向を強めるが、ソース結合負帰還対（ＸＬ８、ＸＬ９）
の負帰還作用によって、ともに保持用差動対の論理中央
レベルに吸引される。 【００３０】保持用差動対の動作電流量は上述したよう
に読み出し用差動対の動作電流量より小さいため、保持
用差動対の論理中央レベルは読み出し用差動対のそれよ
り高電位になっていることに注意されたい。 【００３１】そして、続くクロック周期では、入力デー
タ信号ＤＴが反転しており、クロック信号ＣＴがローか
らハイに遷移すると、直前の読み出し周期とは逆極性で
ハイレベルもしくはローレベルに遷移する。 【００３２】マスタ側フリップフロップのドレイン出力
端子（Ｖ１、Ｖ２）ではこのように入力データ信号ＤＴ
に応じた読み出し用論理ロー／ハイレベルと、保持用論
理中央レベルとの遷移を繰り返す。 【００３３】一方、スレーブ側フリップフロップの読み
出し用差動対（Ｘ３、Ｘ４）がアクティブのときには、
マスタ側フリップフロップの保持用差動対（ＸＬ１、Ｘ
Ｌ２、ＸＬ８、ＸＬ９）がアクティブになっている。よ
って、このとき、スレーブ側フリップフロップのドレイ
ン出力電位Ｖ３、Ｖ４は、ともに読み出し用差動対（Ｘ
３、Ｘ４）の論理中央レベルに吸引される。 【００３４】他方、スレーブ側フリップフロップの保持
用差動対（ＸＬ３、ＸＬ４、ＸＬ１０、ＸＬ１１）がア
クティブのときには、ソース結合帰還対ＸＬ１０、ＸＬ
１１の作用によって、ドレイン出力電位Ｖ３、Ｖ４はと
もに保持用差動対（ＸＬ３、ＸＬ４、ＸＬ１０、ＸＬ１
１）の論理中央レベルに吸引される。 【００３５】したがって、スレーブ側フリップフロップ
のドレイン出力電位Ｖ３、Ｖ４は、読み出し用差動対
（Ｘ３、Ｘ４）の論理中央レベルと保持用差動対（ＸＬ
３、ＸＬ４、ＸＬ１０、ＸＬ１１）の論理中央レベルと
の遷移を繰り返す。 【００３６】このスレーブ側フリップフロップの読み出
し用差動対の論理中央レベルと保持用差動対の論理中央
レベルとの電位差が、本フリップフロップの実効的な論
理振幅となり、ソース結合帰還対を用いない従来構成
（図４）での本来の論理振幅に比べて、その論理振幅を
小さくすることができるのである。 【００３７】このスレーブ側フリップフロップの読み出
し用差動対の論理中央レベルと保持用差動対の論理中央
レベルとの遷移領域では、ドレイン出力電位Ｖ３、Ｖ４
の間で遷移タイミングに若干のズレが以下の理由によっ
て生じる。 【００３８】すなわち、スレーブ側フリップフロップの
読み出し用差動対がアクティブになろうとする時には、
丁度マスタ側フリップフロップの保持用差動対もアクテ
ィブになろうとしているので、マスタ側フリップフロッ
プのドレイン出力電位Ｖ１、Ｖ２にはデータ入力によっ
て決まる読み出し用差動対の論理ロー／ハイレベル情報
がまだ残っている（図２に矢印Ａで示した。）。 【００３９】よって、スレーブ側フリップフロップの読
み出し用差動対がアクティブになりはじめた時点では、
ドレイン出力電位Ｖ３、Ｖ４はおのおの論理ロー／ハイ
レベルへ遷移を開始する。その後、マスタ側フリップフ
ロップの保持側差動対が完全なアクティブに移行するに
つれて、急激にドレイン出力電位Ｖ３、Ｖ４はともに読
み出し用差動対の論理中央レベルに吸引される。 【００４０】その結果、ドレイン出力電位Ｖ３、Ｖ４に
はマスタ側フリップフロップの保持用差動対からスレー
ブ側読み出し用差動対への動作移行期間にデータ入力情
報が現れるのである。 【００４１】かかる動作移行期間におけるドレイン出力
電圧Ｖ３の遷移速度は、ドイレン端子での電荷蓄積を放
電する速度、したがって読み出し用差動対の電流駆動力
で決まり、ドレイン出力電位Ｖ４の遷移速度はソース結
合負帰還対による負帰還作用の速度で決まる。電流駆動
力を落すことなく実効的な論理振幅を低減できるため、
高速動作が可能となるのである。 【００４２】それと同様の現象が、スレーブ側フリップ
フロップの保持用差動対がアクティブになろうとする時
にも生じる。すなわち、スレーブ側フリップフロップの
保持用差動対がアクティブになろうとする時には、丁度
マスタ側フリップフロップの読み出し用差動対もアクテ
ィブになろうとしているので、マスタ側フリップフロッ
プのドレイン出力電位Ｖ１、Ｖ２にはデータ入力によっ
て決まる読み出し用差動対の論理ロー／ハイレベル情報
が現れ始める（図２に矢印Ｂで示す。）。 【００４３】よって、スレーブ側フリップフロップの保
持用差動対がアクティブになりはじめた時点では、ドレ
イン出力電位Ｖ３、Ｖ４は各々論理ロー／ハイレベルへ
遷移を開始する。その後、スレーブ側フリップフロップ
の保持側差動対が完全なアクティブに移行するにつれて
急激にドレイン出力電位Ｖ３、Ｖ４はともに保持用差動
対の論理中央レベルに吸引される。 【００４４】その結果、ドレイン出力電位Ｖ３、Ｖ４に
はスレーブ側フリップフロップの読み出し用差動対から
保持用差動対への動作移行期間にもデータ入力情報が現
れるのである。 【００４５】かかる動作移行期間におけるドレイン出力
電位Ｖ３の遷移速度は、ソース結合負帰還対による負帰
還作用の速度で決まり、ドレイン出力電位Ｖ４の遷移速
度はドレイン端子での電荷蓄積を放電する速度、従って
読み出し用差動対の電流駆動力で決まる。電流駆動力を
落すことなく実効的な論理振幅を低減できるため、高速
動作が可能となるのである。 【００４６】以上の説明では、クロック周波数が十分低
い場合であったので、ドレイン出力電位Ｖ３、Ｖ４には
論理中央レベルが生じている。クロック周波数が向上す
るにつれて、論理中央レベルの間が狭まり、やがて、論
理中央レベルへ移行しないうちに次の遷移動作が生じる
までになる。ここからが、本フリップフロップ回路の正
常動作領域である。その後、ドレイン出力電位の遷移速
度で追従できなるなるクロック周波数が正常動作領域の
上限となり、その両者の間のクロック周波数領域におい
て正常動作が可能となる。 【００４７】同一性能のトランジスタを用いた場合、従
来構成のクロックドインバータ型ダイナミックフリップ
フロップ回路（図５）に比べて、２５％〜３０％程度の
高速化が実現できる。 【００４８】なお、上記実施例では、電界効果型トラン
ジスタ（ＦＥＴ）による回路構成を用いて説明したが、
バイポーラトランジスタを用いても同様の効果が得られ
ることは勿論である。このときは、ソース結合負帰還対
はエミッタ結合負帰還対となる。 【００４９】 【発明の効果】以上の説明から明らかなように、本発明
によれば、信号スルーレートを劣化させることなく、従
来以上に論理振幅を低減することができ、より高速動作
が可能なフリップフロップ回路を実現できる。

【図面の簡単な説明】 【図１】 本発明の一実施例のフリップフロップ回路の
回路図である。 【図２】 本実施例のフリップフロップ回路の動作のタ
イムチャートである。 【図３】 従来のフリップフロップ回路の回路図であ
る。 【図４】 従来の別の例のフリップフロップ回路の回路
図である。 【図５】 従来のさらなる別の例のフリップフロップ回
路の回路図である。 【符号の説明】 Ｘｎ（ｎ＝１〜７）：トランジスタ、ＸＬｎ（ｎ＝１〜
１１）：小サイズトランジスタ、ＸＳｎ（ｎ＝１〜
８）：トランジスタ、ＤＸｎ（ｎ＝１〜８）：ダイオー
ド、ＤＴ：入力データ信号（正転）、ＤＣ：入力データ
信号（反転）、ＣＴ：クロック信号（正転）、ＣＣ：ク
ロック信号（反転）、Ｑ１Ｔ：出力信号（正転）、Ｑ１
Ｃ：出力信号（反転）、Ｖｎ（ｎ＝１〜４）：ドレイン
電圧、ＶＣＳ：バイアス電圧、ＶＤＤ：高電位電源電
圧、ＶＳＳ：低電位電源電圧。

Claims (1)

1. (57)【特許請求の範囲】 【請求項１】 データ読み出し用差動論理回路とデータ
   保持用差動論理回路とをマスタ側およびスレーブ側にお
   いて各々有し、クロック信号入力に同期してデータ入力
   論理値を更新するマスタスレーブ型のフリップフロップ
   回路において、上記データ保持用差動論理回路のデータ保持用差動対
   を、１つの差動対と該差動対に縦続接続したソース結合
   又はエミッタ結合の負帰還対とで構成し、 上記データ読
   み出し用差動論理回路と上記データ保持用差動論理回路
   の電流経路を互いに分離するとともに、上記データ保持
   用差動論理回路の電流量を上記データ読み出し用差動論
   理回路のそれより小さく設定したことを特徴とするフリ
   ップフロップ回路。