JPH10135792A - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
- Publication number
- JPH10135792A JPH10135792A JP8299866A JP29986696A JPH10135792A JP H10135792 A JPH10135792 A JP H10135792A JP 8299866 A JP8299866 A JP 8299866A JP 29986696 A JP29986696 A JP 29986696A JP H10135792 A JPH10135792 A JP H10135792A
- Authority
- JP
- Japan
- Prior art keywords
- differential pair
- data
- differential
- circuit
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Abstract
(57)【要約】
【課題】 配線寄生容量成分を削減する。
【解決手段】 マスタ側のデータ読込差動対ＸＴ１、Ｘ
Ｔ２のソースと、スレーブ側のデータ保持用差動対ＸＴ
１５、ＸＴ１６のソースを共通ノードＡとする。また、
マスタ側のデータ保持用差動対ＸＴ４、ＸＴ５のソース
と、スレーブ側のデータ読込用差動対ＸＴ１２、ＸＴ１
３のソースを共通ノードＢとする。さらに、両ノード
Ａ、Ｂをドレイン対とする単一のクロック入力差動対Ｑ
１、Ｑ２で第２レベル論理回路を構成する。
Ｔ２のソースと、スレーブ側のデータ保持用差動対ＸＴ
１５、ＸＴ１６のソースを共通ノードＡとする。また、
マスタ側のデータ保持用差動対ＸＴ４、ＸＴ５のソース
と、スレーブ側のデータ読込用差動対ＸＴ１２、ＸＴ１
３のソースを共通ノードＢとする。さらに、両ノード
Ａ、Ｂをドレイン対とする単一のクロック入力差動対Ｑ
１、Ｑ２で第２レベル論理回路を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、データ読込用差動
論理回路とデータ保持用差動論理回路とを有し、クロッ
ク信号の入力に同期してデータ入力論理値を更新するフ
リップフロップ回路に関するものである。
論理回路とデータ保持用差動論理回路とを有し、クロッ
ク信号の入力に同期してデータ入力論理値を更新するフ
リップフロップ回路に関するものである。
【０００２】
【従来の技術】クロック信号の入力に同期してデータ入
力論理値を更新するフリップフロップ回路は、論理回路
を構成する上で不可欠な要素回路として、あらゆる半導
体集積回路において使用されている。特に高速動作が必
要な用途では、エミッタ結合論理回路（ＥＣＬ）やソー
ス結合ＦＥＴ論理回路（ＳＣＦＬ）などの論理回路が一
般的に用いられる。
力論理値を更新するフリップフロップ回路は、論理回路
を構成する上で不可欠な要素回路として、あらゆる半導
体集積回路において使用されている。特に高速動作が必
要な用途では、エミッタ結合論理回路（ＥＣＬ）やソー
ス結合ＦＥＴ論理回路（ＳＣＦＬ）などの論理回路が一
般的に用いられる。
【０００３】差動型論理回路によるフリップフロップ回
路として考案された代表的な従来の回路構成を図７に示
す。このフリップフロップ回路は、最も汎用的ないわゆ
るマスタスレーブ型である。
路として考案された代表的な従来の回路構成を図７に示
す。このフリップフロップ回路は、最も汎用的ないわゆ
るマスタスレーブ型である。
【０００４】図において、Ｒｎ（ｎ＝１〜４）は抵抗、
ＸＴｎ（ｎ＝１〜１７、２０〜２４）はトランジスタ、
ＸＤｎ（ｎ＝１〜４）はダイオード、ＤＴ、ＤＣは相補
入力データ、ＣＣ、ＣＴは相補入力クロック、Ｑ１Ｔ、
Ｑ１Ｃは相補出力データ、ＶＤＤは高電位側電源、ＶＳ
Ｓは低電位側電源、ＶＣＳは制御信号である。
ＸＴｎ（ｎ＝１〜１７、２０〜２４）はトランジスタ、
ＸＤｎ（ｎ＝１〜４）はダイオード、ＤＴ、ＤＣは相補
入力データ、ＣＣ、ＣＴは相補入力クロック、Ｑ１Ｔ、
Ｑ１Ｃは相補出力データ、ＶＤＤは高電位側電源、ＶＳ
Ｓは低電位側電源、ＶＣＳは制御信号である。
【０００５】マスタ側となる初段のフリップフロップ
（ＸＴ１〜ＸＴ１１）とスレーブ側となる次段のフリッ
プフロップ（ＸＴ１２〜ＸＴ１７、ＸＴ２０〜ＸＴ２
４）が相補クロック信号ＣＴ、ＣＣに応じて相反的に動
作し、相補入力データ信号ＤＴ、ＤＣの保持／更新動作
が実現される。
（ＸＴ１〜ＸＴ１１）とスレーブ側となる次段のフリッ
プフロップ（ＸＴ１２〜ＸＴ１７、ＸＴ２０〜ＸＴ２
４）が相補クロック信号ＣＴ、ＣＣに応じて相反的に動
作し、相補入力データ信号ＤＴ、ＤＣの保持／更新動作
が実現される。
【０００６】この回路では、マスタ側、スレーブ側それ
ぞれにおいて、データ読込用差動対（ＸＴ１、ＸＴ２、
およびＸＴ１２、ＸＴ１３）と、データ保持用差動対
（ＸＴ４、ＸＴ５、およびＸＴ１５、ＸＴ１６）が、下
段のクロック入力用トランジスタ（ＸＴ３、ＸＴ６、Ｘ
Ｔ１４、ＸＴ１７）で電流切り替えされる構成となって
いる。
ぞれにおいて、データ読込用差動対（ＸＴ１、ＸＴ２、
およびＸＴ１２、ＸＴ１３）と、データ保持用差動対
（ＸＴ４、ＸＴ５、およびＸＴ１５、ＸＴ１６）が、下
段のクロック入力用トランジスタ（ＸＴ３、ＸＴ６、Ｘ
Ｔ１４、ＸＴ１７）で電流切り替えされる構成となって
いる。
【０００７】これに対して、図８に示す回路は、ＨＬＯ
型フリップフロップ回路と呼ばれるものである。図にお
いて、Ｘｎ（ｎ＝１〜７）、ＸＬｎ（ｎ＝１〜７）、Ｘ
Ｓｎ（ｎ＝１〜８）はトランジスタ、他は図７における
ものと同じである。ここでは、データ読込用差動対（Ｘ
１、Ｘ２、およびＸ３、Ｘ４）、データ保持用差動対
（ＸＬ１、ＸＬ２、およびＸＬ３、ＸＬ４）のそれぞれ
において、マスタ・スレーブ間で電流切り替えを行う構
成となっている。
型フリップフロップ回路と呼ばれるものである。図にお
いて、Ｘｎ（ｎ＝１〜７）、ＸＬｎ（ｎ＝１〜７）、Ｘ
Ｓｎ（ｎ＝１〜８）はトランジスタ、他は図７における
ものと同じである。ここでは、データ読込用差動対（Ｘ
１、Ｘ２、およびＸ３、Ｘ４）、データ保持用差動対
（ＸＬ１、ＸＬ２、およびＸＬ３、ＸＬ４）のそれぞれ
において、マスタ・スレーブ間で電流切り替えを行う構
成となっている。
【０００８】これによって、データ読込用差動対とデー
タ保持用差動対の各々の能動状態における電流量を個別
に調整できるため、データ保持用差動対の電流量を必要
最小限に絞ることによって、動作速度の向上が実現でき
る。図８には、保持用差動対を構成する電流量の小さい
トランジスタに記号＊を付している。ただし、ここで
は、データ保持用差動対の電流量の削減に伴って、デー
タ保持時間が縮小し、一定のクロック周波数以下では動
作しない、いわゆるダイナミック動作となる。
タ保持用差動対の各々の能動状態における電流量を個別
に調整できるため、データ保持用差動対の電流量を必要
最小限に絞ることによって、動作速度の向上が実現でき
る。図８には、保持用差動対を構成する電流量の小さい
トランジスタに記号＊を付している。ただし、ここで
は、データ保持用差動対の電流量の削減に伴って、デー
タ保持時間が縮小し、一定のクロック周波数以下では動
作しない、いわゆるダイナミック動作となる。
【０００９】このダイナミック動作を前提とした代表的
な回路構成が図９に示すクロックドインバータ型フリッ
プフロップと呼ばれる回路である。この回路は、前段ク
ロック制御付差動型インバータ回路と後段クロック制御
付差動型インバータ回路を縦属接続しており、両インバ
ータのクロック入力を相補的に行うことで、フリップフ
ロップと等価な動作を実現できる。
な回路構成が図９に示すクロックドインバータ型フリッ
プフロップと呼ばれる回路である。この回路は、前段ク
ロック制御付差動型インバータ回路と後段クロック制御
付差動型インバータ回路を縦属接続しており、両インバ
ータのクロック入力を相補的に行うことで、フリップフ
ロップと等価な動作を実現できる。
【００１０】ちょうど、図７のマスタスレーブ型フリッ
プフロップ回路のデータ保持用差動論理回路を除去した
構成と一致している。データ保持時間はデータ信号のル
ープ遅延時間程度に制約されて、いわゆるダイナミック
動作となるものの、負荷抵抗（Ｒ１、Ｒ２、およびＲ
３、Ｒ４）の出力ノードに接続されるトランジスタの寄
生容量が図７の回路に比べて半減されるため、その分、
高速動作が実現可能である。
プフロップ回路のデータ保持用差動論理回路を除去した
構成と一致している。データ保持時間はデータ信号のル
ープ遅延時間程度に制約されて、いわゆるダイナミック
動作となるものの、負荷抵抗（Ｒ１、Ｒ２、およびＲ
３、Ｒ４）の出力ノードに接続されるトランジスタの寄
生容量が図７の回路に比べて半減されるため、その分、
高速動作が実現可能である。
【００１１】ダイナミック動作をさらに駆使した構成し
とて考案された回路を図１０に示す。本回路は、スーパ
ーダイナミック型フリップフロップと呼ばれ、マスタ
側、スレーブ側において、データ読込用差動論理回路と
データ保持用差動論理回路の電流経路を分離し、データ
保持用差動論理回路の電流量をデータ読込用差動論理回
路のそれより小さくし、且つ、データ保持用差動論理回
路の差動対にソース結合帰還対（ＸＬ８、ＸＬ９、およ
びＸＬ１０、ＸＬ１１）を縦続接続したものである。
とて考案された回路を図１０に示す。本回路は、スーパ
ーダイナミック型フリップフロップと呼ばれ、マスタ
側、スレーブ側において、データ読込用差動論理回路と
データ保持用差動論理回路の電流経路を分離し、データ
保持用差動論理回路の電流量をデータ読込用差動論理回
路のそれより小さくし、且つ、データ保持用差動論理回
路の差動対にソース結合帰還対（ＸＬ８、ＸＬ９、およ
びＸＬ１０、ＸＬ１１）を縦続接続したものである。
【００１２】この回路では、保持動作の開始と共にデー
タ保持用差動対（例えば、マスタ側ではＸＬ１、ＸＬ
２）のドレイン電位がデータ入力に応じて論理ローレベ
ルもしくはハイレベルに移行し始めるのと同時に、ソー
ス結合帰還対（例えば、マスタ側ではＸＬ８、ＸＬ９）
の正帰還作用によって両ドレイン電位を急峻に且つ強制
的に論理中間レベルに吸引せしめている。
タ保持用差動対（例えば、マスタ側ではＸＬ１、ＸＬ
２）のドレイン電位がデータ入力に応じて論理ローレベ
ルもしくはハイレベルに移行し始めるのと同時に、ソー
ス結合帰還対（例えば、マスタ側ではＸＬ８、ＸＬ９）
の正帰還作用によって両ドレイン電位を急峻に且つ強制
的に論理中間レベルに吸引せしめている。
【００１３】これによって、スレーブ側のフリップフロ
ップでは、データ読込用差動対（Ｘ３、Ｘ４）の論理中
間レベルが実効的な論理ローレベル、データ保持用差動
対（ＸＬ３、ＸＬ４）の論理中間レベルが実効的な論理
ハイレベルとなり、本来の論理振幅より小さい振幅での
動作が実現できる。
ップでは、データ読込用差動対（Ｘ３、Ｘ４）の論理中
間レベルが実効的な論理ローレベル、データ保持用差動
対（ＸＬ３、ＸＬ４）の論理中間レベルが実効的な論理
ハイレベルとなり、本来の論理振幅より小さい振幅での
動作が実現できる。
【００１４】加えて、本論理振幅の低減効果はトランジ
スタサイズを縮小することなく、換言すれば、電流駆動
力を低下させることなく得られるので、信号スルーレー
トの劣化を生じることがない。したがって、信号スルー
レートを劣化することなく、従来以上に論理振幅を低減
できるので、以上の各種の従来型回路構成の中で、最も
高速な動作が可能となる。
スタサイズを縮小することなく、換言すれば、電流駆動
力を低下させることなく得られるので、信号スルーレー
トの劣化を生じることがない。したがって、信号スルー
レートを劣化することなく、従来以上に論理振幅を低減
できるので、以上の各種の従来型回路構成の中で、最も
高速な動作が可能となる。
【００１５】ここで、保持用差動対を有する図７、図
８、図１０の３つの回路では、クロック入力の第２レベ
ル差動対が２対存在することにに注意されたい。
８、図１０の３つの回路では、クロック入力の第２レベ
ル差動対が２対存在することにに注意されたい。
【００１６】
【発明が解決しようとする課題】フリップフロップ回路
の速度制限要因としては、次の２つが顕著である。第１
の要因は、素子間接続に必要な配線部分での寄生容量
と、伝搬遅延時間による速度劣化である。この点につい
ては素子数、およびノード数の削減が有効である。第２
の要因は、前記した第２レベル差動対の動作帯域にあ
る。以下、これについて説明する。
の速度制限要因としては、次の２つが顕著である。第１
の要因は、素子間接続に必要な配線部分での寄生容量
と、伝搬遅延時間による速度劣化である。この点につい
ては素子数、およびノード数の削減が有効である。第２
の要因は、前記した第２レベル差動対の動作帯域にあ
る。以下、これについて説明する。
【００１７】マスタスレーブ型フリップフロップ回路で
は、データ入力に関わる第１レベル差動対と、クロック
入力に関わる第２レベル差動対のうち、第２レベル差動
対の動作帯域が支配的で、最高動作ビットレート近傍ま
で比較的良好なリタイミング性能が得られる。すなわ
ち、データの入力タイミングに関わらず、第２レベル差
動対から入力されるクロックのタイミングによりデータ
出力タイミングが決定される。
は、データ入力に関わる第１レベル差動対と、クロック
入力に関わる第２レベル差動対のうち、第２レベル差動
対の動作帯域が支配的で、最高動作ビットレート近傍ま
で比較的良好なリタイミング性能が得られる。すなわ
ち、データの入力タイミングに関わらず、第２レベル差
動対から入力されるクロックのタイミングによりデータ
出力タイミングが決定される。
【００１８】ところが、図８〜図１０に示す回路のよう
に、データ入力に関わる第１レベル差動対に対して帯域
改善が図られると、第２レベル差動対の速度制限による
リタイミング性能の劣化が見え始める。すなわち、クロ
ック入力による第１レベル差動対の電流切り替えが緩慢
になり、データ入力がすり抜けてしまう。
に、データ入力に関わる第１レベル差動対に対して帯域
改善が図られると、第２レベル差動対の速度制限による
リタイミング性能の劣化が見え始める。すなわち、クロ
ック入力による第１レベル差動対の電流切り替えが緩慢
になり、データ入力がすり抜けてしまう。
【００１９】これは、フリップフロップ回路の基本機能
であるリタイミング効果が衰退し、それが動作速度の上
限を規制することを意味する。このクロック入力に関わ
る第２レベル差動対の帯域改善が、フリップフロップ回
路のリタイミング性能の向上と、更なる動作速度向上に
不可欠であるが、これを果たした回路構成は未だ出現し
ていない。
であるリタイミング効果が衰退し、それが動作速度の上
限を規制することを意味する。このクロック入力に関わ
る第２レベル差動対の帯域改善が、フリップフロップ回
路のリタイミング性能の向上と、更なる動作速度向上に
不可欠であるが、これを果たした回路構成は未だ出現し
ていない。
【００２０】本発明の目的は、フリップフロップ回路に
おいて、素子間接続に必要な配線部分での寄生容量成分
と、第２レベル差動対の速度制限とによって、更なる動
作速度向上を図ることが困難であった点を解消すること
である。
おいて、素子間接続に必要な配線部分での寄生容量成分
と、第２レベル差動対の速度制限とによって、更なる動
作速度向上を図ることが困難であった点を解消すること
である。
【００２１】
【課題を解決するための手段】第１の発明は、データ読
込用差動対とデータ保持用差動対とを第１レベル差動論
理回路とし、クロック信号を入力する電流切替用差動対
を第２レベル差動論理回路とし、それらの縦積みによっ
てシリーズゲート型差動論理回路として構成され、且つ
前記クロック信号の入力に同期してデータ入力論理値を
更新するマスタスレーブ型フリップフロップ回路におい
て、マスタ側のデータ読込用差動対のソースノードとス
レーブ側のデータ保持用差動対のソースノードを第１の
共通ノードとし、スレーブ側のデータ読込用差動対のソ
ースノードとマスタ側のデータ保持用差動対のソースノ
ードを第２の共通ノードとし、前記第１、第２の共通ノ
ードをトレインノード対とする単一のクロック信号入力
用差動対で前記第２レベル理回路を構成して成るもので
ある。
込用差動対とデータ保持用差動対とを第１レベル差動論
理回路とし、クロック信号を入力する電流切替用差動対
を第２レベル差動論理回路とし、それらの縦積みによっ
てシリーズゲート型差動論理回路として構成され、且つ
前記クロック信号の入力に同期してデータ入力論理値を
更新するマスタスレーブ型フリップフロップ回路におい
て、マスタ側のデータ読込用差動対のソースノードとス
レーブ側のデータ保持用差動対のソースノードを第１の
共通ノードとし、スレーブ側のデータ読込用差動対のソ
ースノードとマスタ側のデータ保持用差動対のソースノ
ードを第２の共通ノードとし、前記第１、第２の共通ノ
ードをトレインノード対とする単一のクロック信号入力
用差動対で前記第２レベル理回路を構成して成るもので
ある。
【００２２】第２の発明は、データ読込用差動対とデー
タ保持用差動対とを第１レベル差動論理回路とし、クロ
ック信号を入力する電流切替用差動対を第２レベル差動
論理回路とし、それらの縦積みによってシリーズゲート
型差動論理回路として構成され、且つ前記クロック信号
の入力に同期してデータ入力論理値を更新するマスタス
レーブ型フリップフロップ回路において、マスタ側のデ
ータ読込用差動対のソースノードとスレーブ側のデータ
保持用差動対のソースノードを第１の共通ノードとし、
スレーブ側のデータ読込用差動対のソースノードとマス
タ側のデータ保持用差動対のソースノードを第２の共通
ノードとし、相補クロック入力信号をゲート入力とする
第１、第２のトランジスタからなる第１の差動対と、該
第１のトランジスタのドレインノードをゲート入力とし
前記第１の共通ノードをドレインノードとする第３のト
ランジスタ、前記第２のトランジスタのドレインノード
をゲート入力とし前記第２の共通ノードをドレインノー
ドとする第４のトランジスタからなる第２の差動対と、
前記第１の共通ノードをゲート入力入力としソース出力
が第１の帰還抵抗を介して前記第３のトランジスタのゲ
ートに接続される第５のトランジスタと、前記第２の共
通ノードをゲート入力としソース出力が第２の帰還抵抗
を介して前記第４のトランジスタのゲートに接続される
第６のトランジスタと、を構成要素とする全帰還型差動
論理回路で第２レベル差動論理回路を構成して成るもの
である。
タ保持用差動対とを第１レベル差動論理回路とし、クロ
ック信号を入力する電流切替用差動対を第２レベル差動
論理回路とし、それらの縦積みによってシリーズゲート
型差動論理回路として構成され、且つ前記クロック信号
の入力に同期してデータ入力論理値を更新するマスタス
レーブ型フリップフロップ回路において、マスタ側のデ
ータ読込用差動対のソースノードとスレーブ側のデータ
保持用差動対のソースノードを第１の共通ノードとし、
スレーブ側のデータ読込用差動対のソースノードとマス
タ側のデータ保持用差動対のソースノードを第２の共通
ノードとし、相補クロック入力信号をゲート入力とする
第１、第２のトランジスタからなる第１の差動対と、該
第１のトランジスタのドレインノードをゲート入力とし
前記第１の共通ノードをドレインノードとする第３のト
ランジスタ、前記第２のトランジスタのドレインノード
をゲート入力とし前記第２の共通ノードをドレインノー
ドとする第４のトランジスタからなる第２の差動対と、
前記第１の共通ノードをゲート入力入力としソース出力
が第１の帰還抵抗を介して前記第３のトランジスタのゲ
ートに接続される第５のトランジスタと、前記第２の共
通ノードをゲート入力としソース出力が第２の帰還抵抗
を介して前記第４のトランジスタのゲートに接続される
第６のトランジスタと、を構成要素とする全帰還型差動
論理回路で第２レベル差動論理回路を構成して成るもの
である。
【００２３】第３の発明は、第１又第２の発明におい
て、前記データ保持用差動対を含むデータ保持用差動論
理回路の電流量を前記データ読込用差動対を含むデータ
保持用差動論理回路のそれより小さくし、且つ前記デー
タ保持用差動論理回路のデータ保持用差動対にソース結
合帰還対を縦続接続したものである。
て、前記データ保持用差動対を含むデータ保持用差動論
理回路の電流量を前記データ読込用差動対を含むデータ
保持用差動論理回路のそれより小さくし、且つ前記デー
タ保持用差動論理回路のデータ保持用差動対にソース結
合帰還対を縦続接続したものである。
【００２４】第４の発明は、第１又は第２の発明におい
て、前記データ保持用差動対を、前記データ保持用差動
対のゲート入力接続を反転して得られる負帰還差動対に
置換したものである。
て、前記データ保持用差動対を、前記データ保持用差動
対のゲート入力接続を反転して得られる負帰還差動対に
置換したものである。
【００２５】
［第１の実施の形態］図１は本発明の第１の実施の形態
のフリップフロップ回路の構成を示す回路図である。図
７〜図１０におけるものと同様の機能を果たす素子には
同一の符号を付している。ここでは、マスタ側のデータ
読込用差動対がＸＴ１、ＸＴ２によって、およびデータ
保持用差動対がＸ４Ｔ、ＸＴ５によって、またスレーブ
側のデータ読込用差動対がＸＴ１２、ＸＴ１３によっ
て、およびデータ保持用差動対がＸＴ１５、ＸＴ１６に
よって、それぞれ構成されている。
のフリップフロップ回路の構成を示す回路図である。図
７〜図１０におけるものと同様の機能を果たす素子には
同一の符号を付している。ここでは、マスタ側のデータ
読込用差動対がＸＴ１、ＸＴ２によって、およびデータ
保持用差動対がＸ４Ｔ、ＸＴ５によって、またスレーブ
側のデータ読込用差動対がＸＴ１２、ＸＴ１３によっ
て、およびデータ保持用差動対がＸＴ１５、ＸＴ１６に
よって、それぞれ構成されている。
【００２６】図７に示した従来型のマスタスレーブ型の
フリップフロップ回路の動作状態での各ノードの電位関
係に着目すると、マスタ側のデータ読込用差動対（ＸＴ
１、ＸＴ２）の共通ソースノードと、スレーブ側のデー
タ保持用差動対（ＸＴ１５、ＸＴ１６）の共通ソースノ
ードとが等価な電位関係にあることから、両ノードを共
通ノードＡとしてマージしている。同様に、スレーブ側
のデータ読込用差動対（ＸＴ１２、ＸＴ１３）の共通ソ
ースノードと、マスタ側のデータ保持用差動対（ＸＴ
４、ＸＴ５）の共通ソースノードとが等価な電位関係に
あることから、両ノードを共通ノードＢとしてマージし
ている。
フリップフロップ回路の動作状態での各ノードの電位関
係に着目すると、マスタ側のデータ読込用差動対（ＸＴ
１、ＸＴ２）の共通ソースノードと、スレーブ側のデー
タ保持用差動対（ＸＴ１５、ＸＴ１６）の共通ソースノ
ードとが等価な電位関係にあることから、両ノードを共
通ノードＡとしてマージしている。同様に、スレーブ側
のデータ読込用差動対（ＸＴ１２、ＸＴ１３）の共通ソ
ースノードと、マスタ側のデータ保持用差動対（ＸＴ
４、ＸＴ５）の共通ソースノードとが等価な電位関係に
あることから、両ノードを共通ノードＢとしてマージし
ている。
【００２７】これにより、相補入力クロックＣＴ、ＣＣ
を入力とする第２レベル差動対も、図７に示した従来型
マスタスレーブ回路のそれが２対の差動対（ＸＴ３、Ｘ
Ｔ６、およびＸＴ１４、ＸＴ１７）で構成されていたの
に対し、本発明では、ゲート幅が従来の２対の差動対を
構成する単位トランジスタのゲート幅の和に等しいトラ
ンジスタＱ１、Ｑ２よる単一の差動対によって構成でき
る。これに伴って、従来必要であった２つの電流源用ト
ランジスタＸＴ７、ＸＴ２０の機能も、ゲート幅がその
トランジスタＸＴ７とＸＴ２０のゲート幅の和に等しい
単一のトランジスタＱ３によって実現できる。
を入力とする第２レベル差動対も、図７に示した従来型
マスタスレーブ回路のそれが２対の差動対（ＸＴ３、Ｘ
Ｔ６、およびＸＴ１４、ＸＴ１７）で構成されていたの
に対し、本発明では、ゲート幅が従来の２対の差動対を
構成する単位トランジスタのゲート幅の和に等しいトラ
ンジスタＱ１、Ｑ２よる単一の差動対によって構成でき
る。これに伴って、従来必要であった２つの電流源用ト
ランジスタＸＴ７、ＸＴ２０の機能も、ゲート幅がその
トランジスタＸＴ７とＸＴ２０のゲート幅の和に等しい
単一のトランジスタＱ３によって実現できる。
【００２８】従来型回路と比較して、トランジスタ素子
数で３個、ノード数でも３ノードの削減が果たされてい
る。特に、第１レベル差動対の共通ソースノードに付随
した寄生容量成分は、第２レベル差動対の速度劣化を来
すことから、従来の４つの独立なノードから共通ノード
Ａ、Ｂの２つのノードに簡素化されたことで、配線寄生
容量成分が半減でき、もって第２レベル差動対の動作帯
域改善ができる。
数で３個、ノード数でも３ノードの削減が果たされてい
る。特に、第１レベル差動対の共通ソースノードに付随
した寄生容量成分は、第２レベル差動対の速度劣化を来
すことから、従来の４つの独立なノードから共通ノード
Ａ、Ｂの２つのノードに簡素化されたことで、配線寄生
容量成分が半減でき、もって第２レベル差動対の動作帯
域改善ができる。
【００２９】例えば、ゲート長が０．２μｍ、トランス
コンダクタンスが７００ｍＳ／ｍｍ、電流利得カットオ
フ周波数が５０ＧＨｚのＧａＡｓのＭＥＳＦＥＴ（金属
半導体接合電界効果トランジスタ）を用いて、最小配線
幅が１．５μｍ、配線間隔が１．５μｍで本回路を設計
した場合、最高動作ビットレートは、１４Ｇbit/s から
１５Ｇbit/s へ上昇する。
コンダクタンスが７００ｍＳ／ｍｍ、電流利得カットオ
フ周波数が５０ＧＨｚのＧａＡｓのＭＥＳＦＥＴ（金属
半導体接合電界効果トランジスタ）を用いて、最小配線
幅が１．５μｍ、配線間隔が１．５μｍで本回路を設計
した場合、最高動作ビットレートは、１４Ｇbit/s から
１５Ｇbit/s へ上昇する。
【００３０】また、ゲート長が０．１μｍ、トランスコ
ンダクタンスが１２００ｍＳ／ｍｍ、電流利得カットオ
フ周波数が１８０ＧＨｚのＩｎＰ系のＨＥＭＴ（高電子
移動度トランジスタ）を用いて、最小配線幅が１．５μ
ｍ、配線間隔が１．５μｍで本回路を設計した場合、最
高動作ビットレートは、４０Ｇbit/s から４５Ｇbit/s
へ上昇する。すなわち、トランジスタ速度が上昇するほ
ど、速度改善効果はより顕著となるのである。
ンダクタンスが１２００ｍＳ／ｍｍ、電流利得カットオ
フ周波数が１８０ＧＨｚのＩｎＰ系のＨＥＭＴ（高電子
移動度トランジスタ）を用いて、最小配線幅が１．５μ
ｍ、配線間隔が１．５μｍで本回路を設計した場合、最
高動作ビットレートは、４０Ｇbit/s から４５Ｇbit/s
へ上昇する。すなわち、トランジスタ速度が上昇するほ
ど、速度改善効果はより顕著となるのである。
【００３１】図１のフリップフロップ回路において、デ
ータ保持用差動対（ＸＴ４、ＸＴ５、およびＸＴ１５、
ＸＴ１６）のゲート幅を、データ読込用差動対（ＸＴ
１、ＸＴ２、およびＸＴ１２、ＸＴ１３）のそれより小
さく設定し、且つクロック入力用の第２レベル差動対Ｑ
１、Ｑ２、および電流源トランジスタＱ３のゲート幅
を、データ読込用差動対とデータ保持用差動対の単位ト
ランジスタのゲート幅の和に等しく設定すれば、図８に
示したＨＬＯ型フリップフロップ回路と論理的に等価な
回路となることは言うまでもない。したがって、本回路
構成は、従来のＨＬＯ型フリップフロップ回路に対する
速度改善効果も与える。
ータ保持用差動対（ＸＴ４、ＸＴ５、およびＸＴ１５、
ＸＴ１６）のゲート幅を、データ読込用差動対（ＸＴ
１、ＸＴ２、およびＸＴ１２、ＸＴ１３）のそれより小
さく設定し、且つクロック入力用の第２レベル差動対Ｑ
１、Ｑ２、および電流源トランジスタＱ３のゲート幅
を、データ読込用差動対とデータ保持用差動対の単位ト
ランジスタのゲート幅の和に等しく設定すれば、図８に
示したＨＬＯ型フリップフロップ回路と論理的に等価な
回路となることは言うまでもない。したがって、本回路
構成は、従来のＨＬＯ型フリップフロップ回路に対する
速度改善効果も与える。
【００３２】［第２の実施の形態］図２は第２の実施の
形態のフリップフロップ回路の構成を示す回路図であ
る。図１に示した回路構成と比較して、マスタ側のデー
タ保持用差動対ＸＬ１、ＸＬ２（図１のＸＴ４、ＸＴ５
に対応）とスレーブ側のデータ保持用差動対ＸＬ３、Ｘ
Ｌ４（図１のＸＴ１５、ＸＴ１６に対応）に、ソース結
合負帰還対ＸＬ８、ＸＬ９、およびＸＬ１０、ＸＬ１１
が、それぞれ縦続接続された点が異なる。
形態のフリップフロップ回路の構成を示す回路図であ
る。図１に示した回路構成と比較して、マスタ側のデー
タ保持用差動対ＸＬ１、ＸＬ２（図１のＸＴ４、ＸＴ５
に対応）とスレーブ側のデータ保持用差動対ＸＬ３、Ｘ
Ｌ４（図１のＸＴ１５、ＸＴ１６に対応）に、ソース結
合負帰還対ＸＬ８、ＸＬ９、およびＸＬ１０、ＸＬ１１
が、それぞれ縦続接続された点が異なる。
【００３３】この回路は、図１０に示した従来のスーパ
ーダイナミック型フリップフロップ回路と論理的に等価
な回路になる。従来構成に比べて、第２レベル差動論理
回路を簡素化した点、特に従来は４つであった第１レベ
ル差動対の共通ソースノードを２つの共通ノードＡ、Ｂ
に簡素化した点は、図１の回路と同等であるから、上述
したのと同様の理由により、本回路構成は、従来のスー
パーダイナミック型フリップフロップ回路に対する速度
改善効果を与える。
ーダイナミック型フリップフロップ回路と論理的に等価
な回路になる。従来構成に比べて、第２レベル差動論理
回路を簡素化した点、特に従来は４つであった第１レベ
ル差動対の共通ソースノードを２つの共通ノードＡ、Ｂ
に簡素化した点は、図１の回路と同等であるから、上述
したのと同様の理由により、本回路構成は、従来のスー
パーダイナミック型フリップフロップ回路に対する速度
改善効果を与える。
【００３４】［第３の実施の形態］図３は第３の実施の
形態のフリップフロップ回路の構成を示す回路図であ
る。図２に示した回路と比較すると、マスタ側のデータ
保持用差動対ＸＬ１、ＸＬ２とスレーブ側のデータ保持
用差動対ＸＬ３、ＸＬ４とを除去し、データ読込用差動
対に対して、ソース結合負帰還対ＸＬ８、ＸＬ９、およ
びＸＬ１０、ＸＬ１１のみを並列接続した構成となって
いる点が異なる。
形態のフリップフロップ回路の構成を示す回路図であ
る。図２に示した回路と比較すると、マスタ側のデータ
保持用差動対ＸＬ１、ＸＬ２とスレーブ側のデータ保持
用差動対ＸＬ３、ＸＬ４とを除去し、データ読込用差動
対に対して、ソース結合負帰還対ＸＬ８、ＸＬ９、およ
びＸＬ１０、ＸＬ１１のみを並列接続した構成となって
いる点が異なる。
【００３５】本回路は、データ保存機能を削除すること
によって、図２の回路のダイナミック動作を更に押し進
めた構成と言うことができる。正常動作の下限ビットレ
ートは、図２のそれより上昇するものの、上限ビットレ
ートを上昇できる。
によって、図２の回路のダイナミック動作を更に押し進
めた構成と言うことができる。正常動作の下限ビットレ
ートは、図２のそれより上昇するものの、上限ビットレ
ートを上昇できる。
【００３６】［第４の実施の形態］図４は第４の実施の
形態のフリップフロップ回路の構成を示す回路図であ
る。本回路は図７に示した従来のマスタスレーブ型フリ
ップフロップ回路の第２の改良形態であり、図１に示し
た第１の実施の形態のフリップフロップ回路を更に発展
させたものである。
形態のフリップフロップ回路の構成を示す回路図であ
る。本回路は図７に示した従来のマスタスレーブ型フリ
ップフロップ回路の第２の改良形態であり、図１に示し
た第１の実施の形態のフリップフロップ回路を更に発展
させたものである。
【００３７】マスタ側のデータ読込用差動対がＸＴ１、
ＸＴ２によって、データ保持用差動対がＸＴ４、ＸＴ５
によって、およびスレーブ側のデータ読込用差動対がＸ
Ｔ１２、ＸＴ１３によって、データ保持用差動対がＸＴ
１５、ＸＴ１６によって、それぞれ構成されている。
ＸＴ２によって、データ保持用差動対がＸＴ４、ＸＴ５
によって、およびスレーブ側のデータ読込用差動対がＸ
Ｔ１２、ＸＴ１３によって、データ保持用差動対がＸＴ
１５、ＸＴ１６によって、それぞれ構成されている。
【００３８】図７に示す従来のマスタスレーブ回路の動
作状態での各ノードの電位関係に着目すると、マスタ側
のデータ読込用差動対の共通ソースノードとスレーブ側
のデータ保持用差動対の共通ソースノードとが等価な電
位関係にあることから、両ノードを共通ノードＡとして
マージしている。同様に、スレーブ側のデータ読込用差
動対の共通ソースノードとマスタ側のデータ保持用差動
対の共通ソースノードとが等価な電位関係にあることか
ら、両ノードを共通ノードＢとしてマージしている。以
上が本回路の第１レベル差動論理回路の接続構成であ
り、この点では図１に示した回路と同じである。
作状態での各ノードの電位関係に着目すると、マスタ側
のデータ読込用差動対の共通ソースノードとスレーブ側
のデータ保持用差動対の共通ソースノードとが等価な電
位関係にあることから、両ノードを共通ノードＡとして
マージしている。同様に、スレーブ側のデータ読込用差
動対の共通ソースノードとマスタ側のデータ保持用差動
対の共通ソースノードとが等価な電位関係にあることか
ら、両ノードを共通ノードＢとしてマージしている。以
上が本回路の第１レベル差動論理回路の接続構成であ
り、この点では図１に示した回路と同じである。
【００３９】上記の第１レベル差動論理回路の構成によ
り、相補入力クロック信号ＣＴ、ＣＣを入力とする第２
レベル差動論理回路を単一の差動対によって構成できる
わけであるが、本発明ではこの第２レベル差動論理回路
を単純な差動対ではなく、トランジスタＱ４〜Ｑ１１に
より、より動作帯域の広い全帰還型の差動論理回路しと
て構成している。
り、相補入力クロック信号ＣＴ、ＣＣを入力とする第２
レベル差動論理回路を単一の差動対によって構成できる
わけであるが、本発明ではこの第２レベル差動論理回路
を単純な差動対ではなく、トランジスタＱ４〜Ｑ１１に
より、より動作帯域の広い全帰還型の差動論理回路しと
て構成している。
【００４０】具体的には、（１）相補入力クロック信号
ＣＴ、ＣＣをゲート入力とするトランジスタＱ４、Ｑ５
からなる第１の差動対と、（２）Ｑ４のドレインノード
をゲート入力とし共通ノードＡをドレインノードとする
トランジスタＱ６、Ｑ５のドレインノードをゲート入力
とし共通ノードＢをドレイン入力とするトランジスタＱ
７からなる第２の差動対と、（３）共通ノードＡをゲー
ト入力としソース出力が帰還抵抗Ｒｆ１を介してＱ６の
ゲートに接続されているトランジスタＱ８、共通ノード
Ｂをゲート入力としソース出力が帰還抵抗Ｒｆ２を介し
てＱ７のゲートに接続されるトランジスタＱ９から構成
される帰還回路と、（４）第１の差動対に対する電流源
トランジスタＱ１０と第２の差動対に対する電流源トラ
ンジスタＱ１１とを構成要素とする。
ＣＴ、ＣＣをゲート入力とするトランジスタＱ４、Ｑ５
からなる第１の差動対と、（２）Ｑ４のドレインノード
をゲート入力とし共通ノードＡをドレインノードとする
トランジスタＱ６、Ｑ５のドレインノードをゲート入力
とし共通ノードＢをドレイン入力とするトランジスタＱ
７からなる第２の差動対と、（３）共通ノードＡをゲー
ト入力としソース出力が帰還抵抗Ｒｆ１を介してＱ６の
ゲートに接続されているトランジスタＱ８、共通ノード
Ｂをゲート入力としソース出力が帰還抵抗Ｒｆ２を介し
てＱ７のゲートに接続されるトランジスタＱ９から構成
される帰還回路と、（４）第１の差動対に対する電流源
トランジスタＱ１０と第２の差動対に対する電流源トラ
ンジスタＱ１１とを構成要素とする。
【００４１】クロックが定常的に入力されている条件下
では、共通ノードＡから上位の第１レベル差動論理回路
と、共通ノードＢから上位の第１レベル差動論理回路と
は、小信号動作としてはそれぞれ一定の負荷として近似
することができ、それらを等価的に負荷抵抗ＲＬ１、Ｒ
Ｌ２と見なして共通ノードＡ、Ｂを相補出力端子と考え
れば、特願平１−２９４８９２号（帰還型負荷を用いた
増幅回路）に記載された全帰還型増幅回路と等価な構成
となる。
では、共通ノードＡから上位の第１レベル差動論理回路
と、共通ノードＢから上位の第１レベル差動論理回路と
は、小信号動作としてはそれぞれ一定の負荷として近似
することができ、それらを等価的に負荷抵抗ＲＬ１、Ｒ
Ｌ２と見なして共通ノードＡ、Ｂを相補出力端子と考え
れば、特願平１−２９４８９２号（帰還型負荷を用いた
増幅回路）に記載された全帰還型増幅回路と等価な構成
となる。
【００４２】この特願平１−２９４８９２号に記載され
た全帰還型増幅回路は、通常の差動増幅回路に対して２
倍以上の広帯域化が実現できることから、本回路構成で
は、図１に示したフリップフロップの第２レベル差動対
に対して２倍程度の広帯域化が可能となる。上述したよ
うに、第２レベル差動論理回路の帯域改善はクロック入
力に対する読込／保持回路の電流スイッチ速度を改善す
るから、フリップフロップ回路のリタイミング能力が向
上し、もってフリップフロップ回路の動作速度の向上が
実現できるのである。
た全帰還型増幅回路は、通常の差動増幅回路に対して２
倍以上の広帯域化が実現できることから、本回路構成で
は、図１に示したフリップフロップの第２レベル差動対
に対して２倍程度の広帯域化が可能となる。上述したよ
うに、第２レベル差動論理回路の帯域改善はクロック入
力に対する読込／保持回路の電流スイッチ速度を改善す
るから、フリップフロップ回路のリタイミング能力が向
上し、もってフリップフロップ回路の動作速度の向上が
実現できるのである。
【００４３】図１１は図４に示したフリップフロップ回
路（第４の実施の形態）と図７に示した従来のフリップ
フロップ回路の出力応答波形を回路シミュレーションで
求めた結果である。ゲート長が０．１５μｍ、トランス
コンダクタンスが８００ｍＳ／ｍｍ、電流利得カットオ
フ周波数９０ＧＨｚのＧａＡｓＭＥＳＦＥＴを用い、最
小配線幅１．５μｍ、配線間隔１．５μｍで設定した場
合を想定している。入力データは「１０００１０００・
・・・」の繰返しパターンで、ビットレートは最高動作
域近傍の３０Ｇbit/s である。クロック入力タイミング
を固定して、データ入力タイミングをクロック周期の１
／８ずつ遅延させたときの相補出力データＱ１Ｔ、Ｑ１
Ｃの波形を１周期分重ね書きした。
路（第４の実施の形態）と図７に示した従来のフリップ
フロップ回路の出力応答波形を回路シミュレーションで
求めた結果である。ゲート長が０．１５μｍ、トランス
コンダクタンスが８００ｍＳ／ｍｍ、電流利得カットオ
フ周波数９０ＧＨｚのＧａＡｓＭＥＳＦＥＴを用い、最
小配線幅１．５μｍ、配線間隔１．５μｍで設定した場
合を想定している。入力データは「１０００１０００・
・・・」の繰返しパターンで、ビットレートは最高動作
域近傍の３０Ｇbit/s である。クロック入力タイミング
を固定して、データ入力タイミングをクロック周期の１
／８ずつ遅延させたときの相補出力データＱ１Ｔ、Ｑ１
Ｃの波形を１周期分重ね書きした。
【００４４】理想的には、正常動作するデータ入力タイ
ミングとクロック入力タイミングの範囲内、すなわち、
位相余裕の範囲内では、データ入力タイミングに関わら
ず、出力波形はクロック入力タイミングに同期して変化
するから、重ね書きした出力波形が一致しているほど、
リタンミング能力が優れていることを表す。この図１１
より、従来の回路に比べて本発明による回路の方が、リ
タイミング性能が優れていることがわかかる。出力波形
の時間変動（ジッタ）で評価するなら、従来回路のそれ
が６ｐｓ程度であるのに対し、本発明の回路では、３ｐ
ｓへの半減している。
ミングとクロック入力タイミングの範囲内、すなわち、
位相余裕の範囲内では、データ入力タイミングに関わら
ず、出力波形はクロック入力タイミングに同期して変化
するから、重ね書きした出力波形が一致しているほど、
リタンミング能力が優れていることを表す。この図１１
より、従来の回路に比べて本発明による回路の方が、リ
タイミング性能が優れていることがわかかる。出力波形
の時間変動（ジッタ）で評価するなら、従来回路のそれ
が６ｐｓ程度であるのに対し、本発明の回路では、３ｐ
ｓへの半減している。
【００４５】［第５の実施の形態］図５は第５の実施の
形態のフリップフロップ回路の構成を示す回路図であ
る。図４に示したフリップフロップ回路の構成と比べ
て、マスタ側のデータ保持用差動対ＸＬ１、ＸＬ２（図
１のＸＴ４、ＸＴ５に対応）、およびスレーブ側のデー
タ保持用差動対ＸＬ３、ＸＬ４（図１のＸＴ１５、ＸＴ
１６に対応）に、ソース結合負帰還対ＸＬ８、ＸＬ９、
およびＸＬ１０、ＸＬ１１がそれぞれ縦続接続された点
が異なる。
形態のフリップフロップ回路の構成を示す回路図であ
る。図４に示したフリップフロップ回路の構成と比べ
て、マスタ側のデータ保持用差動対ＸＬ１、ＸＬ２（図
１のＸＴ４、ＸＴ５に対応）、およびスレーブ側のデー
タ保持用差動対ＸＬ３、ＸＬ４（図１のＸＴ１５、ＸＴ
１６に対応）に、ソース結合負帰還対ＸＬ８、ＸＬ９、
およびＸＬ１０、ＸＬ１１がそれぞれ縦続接続された点
が異なる。
【００４６】本回路は、図１０に示した従来のスーパー
ダイナミック型フリップフロップ回路と論理的に等価な
回路になる。従来構成に比べて、第２レベル差動論理回
路を簡素化した点、特に従来は４つであった第１レベル
差動対の共通ソースノードを２つの共通ノードＡ、Ｂに
簡素化し、第２レベル差動論理回路を全帰還型差動論理
回路で構成した点は、図４に示した回路と同じであるか
ら、上述したのと同様な理由により、本回路構成は、従
来のスーパーダイナミック型フリップフロップ回路に対
する速度改善効果を与える。
ダイナミック型フリップフロップ回路と論理的に等価な
回路になる。従来構成に比べて、第２レベル差動論理回
路を簡素化した点、特に従来は４つであった第１レベル
差動対の共通ソースノードを２つの共通ノードＡ、Ｂに
簡素化し、第２レベル差動論理回路を全帰還型差動論理
回路で構成した点は、図４に示した回路と同じであるか
ら、上述したのと同様な理由により、本回路構成は、従
来のスーパーダイナミック型フリップフロップ回路に対
する速度改善効果を与える。
【００４７】［第６の実施の形態］図６は第６の実施の
形態のフリップフロップ回路の構成を示す回路図であ
る。図５に示したフリップフロップ回路の構成と比較す
ると、マスタ側のデータ保持用差動対ＸＬ１、ＸＬ２
と、スレーブ側のデータ保持用差動対ＸＬ３、ＸＬ４を
除去し、データ読込用差動対（ＸＴ１、ＸＴ２、および
ＸＴ１２、ＸＴ３）に対してソース結合負帰還対ＸＬ１
０、ＸＬ１１、およびＸＬ８、ＸＬ９を並列接続した構
成となっている点が異なる。
形態のフリップフロップ回路の構成を示す回路図であ
る。図５に示したフリップフロップ回路の構成と比較す
ると、マスタ側のデータ保持用差動対ＸＬ１、ＸＬ２
と、スレーブ側のデータ保持用差動対ＸＬ３、ＸＬ４を
除去し、データ読込用差動対（ＸＴ１、ＸＴ２、および
ＸＴ１２、ＸＴ３）に対してソース結合負帰還対ＸＬ１
０、ＸＬ１１、およびＸＬ８、ＸＬ９を並列接続した構
成となっている点が異なる。
【００４８】本回路はデータ保持機能を削除することに
よって、図５に示したフリップフロップ回路のダイナミ
ック動作を更に押し進めた構成ということができる。正
常動作の下限ビットレートは、図５に示したフリップフ
ロップ回路のそれより上昇するものの、上限ビットレー
トを上昇できる。
よって、図５に示したフリップフロップ回路のダイナミ
ック動作を更に押し進めた構成ということができる。正
常動作の下限ビットレートは、図５に示したフリップフ
ロップ回路のそれより上昇するものの、上限ビットレー
トを上昇できる。
【００４９】［その他の実施の形態］なお、上記各実施
の形態では、電界効果型トランジスタ（ＦＥＴ）による
回路構成を用いて説明したが、バイポーラトランジスタ
を用いることもでき、同様の作用効果が得られることは
もちろんである。そのときは、ソース結合帰還対は、エ
ミッタ結合帰還対となる。
の形態では、電界効果型トランジスタ（ＦＥＴ）による
回路構成を用いて説明したが、バイポーラトランジスタ
を用いることもでき、同様の作用効果が得られることは
もちろんである。そのときは、ソース結合帰還対は、エ
ミッタ結合帰還対となる。
【００５０】
【発明の効果】以上から第１の発明によれば、従来必要
であった２対の第２レベル差動対を１対に結合したの
で、回路を構成する素子数やノード数を削減でき、配線
寄生容量を削減できる。また、第２の発明によれば、前
記した配線寄生容量の低減に加えて、第２レベル差動対
を全帰還型差動論理回路で構成したので、その動作帯域
改善を図ることができ、より高速動作が可能なフリップ
フロップ回路を実現することができる。また第３の発明
によれば、スーパーダイナミック型フリップフロップ回
路としてより速度改善効果がある。さらに第４の発明に
よれば、よりダイナミック動作を押し進めることができ
る。
であった２対の第２レベル差動対を１対に結合したの
で、回路を構成する素子数やノード数を削減でき、配線
寄生容量を削減できる。また、第２の発明によれば、前
記した配線寄生容量の低減に加えて、第２レベル差動対
を全帰還型差動論理回路で構成したので、その動作帯域
改善を図ることができ、より高速動作が可能なフリップ
フロップ回路を実現することができる。また第３の発明
によれば、スーパーダイナミック型フリップフロップ回
路としてより速度改善効果がある。さらに第４の発明に
よれば、よりダイナミック動作を押し進めることができ
る。
【図１】 本発明の第１の実施の形態のフリップフロッ
プ回路の構成を示す回路図である。
プ回路の構成を示す回路図である。
【図２】 本発明の第２の実施の形態のフリップフロッ
プ回路の構成を示す回路図である。
プ回路の構成を示す回路図である。
【図３】 本発明の第３の実施の形態のフリップフロッ
プ回路の構成を示す回路図である。
プ回路の構成を示す回路図である。
【図４】 本発明の第４の実施の形態のフリップフロッ
プ回路の構成を示す回路図である。
プ回路の構成を示す回路図である。
【図５】 本発明の第５の実施の形態のフリップフロッ
プ回路の構成を示す回路図である。
プ回路の構成を示す回路図である。
【図６】 本発明の第６の実施の形態のフリップフロッ
プ回路の構成を示す回路図である。
プ回路の構成を示す回路図である。
【図７】 従来のマスタスレーブ型フリップフロップ回
路の構成を示す回路図ある。
路の構成を示す回路図ある。
【図８】 従来のＨＬＯ型フリップフロップ回路の構成
を示す回路図ある。
を示す回路図ある。
【図９】 従来のクロックドインバータ型フリップフロ
ップ回路の構成を示す回路図ある。
ップ回路の構成を示す回路図ある。
【図１０】 従来のスーパーダイナミック型フリップフ
ロップ回路の構成を示す回路図ある。
ロップ回路の構成を示す回路図ある。
【図１１】 図４に示したフリップフロップ回路と従来
の図７に示したフリップフロップ回路の出力応答波形の
シミュレーション結果を示す図である。
の図７に示したフリップフロップ回路の出力応答波形の
シミュレーション結果を示す図である。
Ａ、Ｂ：共通ノード。
Claims (4)
- 【請求項１】データ読込用差動対とデータ保持用差動対
とを第１レベル差動論理回路とし、クロック信号を入力
する電流切替用差動対を第２レベル差動論理回路とし、
それらの縦積みによってシリーズゲート型差動論理回路
として構成され、且つ前記クロック信号の入力に同期し
てデータ入力論理値を更新するマスタスレーブ型フリッ
プフロップ回路において、 マスタ側のデータ読込用差動対のソースノードとスレー
ブ側のデータ保持用差動対のソースノードを第１の共通
ノードとし、スレーブ側のデータ読込用差動対のソース
ノードとマスタ側のデータ保持用差動対のソースノード
を第２の共通ノードとし、 前記第１、第２の共通ノードをトレインノード対とする
単一のクロック信号入力用差動対で前記第２レベル理回
路を構成したことを特徴とするフリップフロップ回路。 - 【請求項２】データ読込用差動対とデータ保持用差動対
とを第１レベル差動論理回路とし、クロック信号を入力
する電流切替用差動対を第２レベル差動論理回路とし、
それらの縦積みによってシリーズゲート型差動論理回路
として構成され、且つ前記クロック信号の入力に同期し
てデータ入力論理値を更新するマスタスレーブ型フリッ
プフロップ回路において、 マスタ側のデータ読込用差動対のソースノードとスレー
ブ側のデータ保持用差動対のソースノードを第１の共通
ノードとし、スレーブ側のデータ読込用差動対のソース
ノードとマスタ側のデータ保持用差動対のソースノード
を第２の共通ノードとし、 相補クロック入力信号をゲート入力とする第１、第２の
トランジスタからなる第１の差動対と、該第１のトラン
ジスタのドレインノードをゲート入力とし前記第１の共
通ノードをドレインノードとする第３のトランジスタ、
前記第２のトランジスタのドレインノードをゲート入力
とし前記第２の共通ノードをドレインノードとする第４
のトランジスタからなる第２の差動対と、前記第１の共
通ノードをゲート入力入力としソース出力が第１の帰還
抵抗を介して前記第３のトランジスタのゲートに接続さ
れる第５のトランジスタと、前記第２の共通ノードをゲ
ート入力としソース出力が第２の帰還抵抗を介して前記
第４のトランジスタのゲートに接続される第６のトラン
ジスタと、を構成要素とする全帰還型差動論理回路で第
２レベル差動論理回路を構成したことを特徴とするフリ
ップフロップ回路。 - 【請求項３】請求項１又は２に記載のフリップフロップ
回路において、前記データ保持用差動対を含むデータ保
持用差動論理回路の電流量を前記データ読込用差動対を
含むデータ保持用差動論理回路のそれより小さくし、且
つ前記データ保持用差動論理回路のデータ保持用差動対
にソース結合帰還対を縦続接続したことを特徴とするフ
リップフロップ回路。 - 【請求項４】請求項１又２に記載のフリップフロップ回
路において、前記データ保持用差動対を、前記データ保
持用差動対のゲート入力接続を反転して得られる負帰還
差動対に置換したことを特徴とするフリップフロップ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299866A JPH10135792A (ja) | 1996-10-25 | 1996-10-25 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8299866A JPH10135792A (ja) | 1996-10-25 | 1996-10-25 | フリップフロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10135792A true JPH10135792A (ja) | 1998-05-22 |
Family
ID=17877910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8299866A Withdrawn JPH10135792A (ja) | 1996-10-25 | 1996-10-25 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10135792A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003077421A1 (en) * | 2002-03-06 | 2003-09-18 | Teradyne, Inc. | Programmable differential d flip-flop |
| JP2010041087A (ja) * | 2008-07-31 | 2010-02-18 | Fujitsu Ltd | ラッチ回路およびラッチ回路を利用した試験回路 |
-
1996
- 1996-10-25 JP JP8299866A patent/JPH10135792A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003077421A1 (en) * | 2002-03-06 | 2003-09-18 | Teradyne, Inc. | Programmable differential d flip-flop |
| JP2010041087A (ja) * | 2008-07-31 | 2010-02-18 | Fujitsu Ltd | ラッチ回路およびラッチ回路を利用した試験回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3553988B2 (ja) | 同期ディジタル論理回路 | |
| US6265898B1 (en) | Current mode logic gates for low-voltage high speed applications | |
| US5614841A (en) | Frequency multiplier using XOR/NXOR gates which have equal propagation delays | |
| JPS60203019A (ja) | 基本的論理回路 | |
| US5220212A (en) | Single level bipolar ECL flip flop | |
| JP4539863B2 (ja) | 差動回路への漏洩電流が抑制された論理回路 | |
| JP2534346B2 (ja) | 高速論理回路 | |
| EP0055341A2 (en) | Current controlled gate | |
| US4349753A (en) | Emitter function logic flip-flop circuit | |
| Pasternak et al. | GaAs MESFET differential pass-transistor logic | |
| JPH10135792A (ja) | フリップフロップ回路 | |
| JPH08102646A (ja) | 電圧制御発振器装置 | |
| US6215330B1 (en) | Differential diode transistor logic (DDTL) circuit enhancements | |
| JPH08116242A (ja) | 論理回路 | |
| JP2560698B2 (ja) | ラツチ回路 | |
| JPH02218211A (ja) | ラッチ回路 | |
| US7952399B1 (en) | Low phase noise high speed digital divider | |
| JPH0834435B2 (ja) | マルチプレクサ | |
| JP3383406B2 (ja) | フリップフロップ回路 | |
| US20050231258A1 (en) | Static flip-flop circuit | |
| JP2933022B2 (ja) | フリップフロップ回路 | |
| JPH023328B2 (ja) | ||
| JP3011595B2 (ja) | 遅延型フリップフロップ回路 | |
| JPH05259830A (ja) | ラッチ回路 | |
| JPH01272315A (ja) | 単相／差動信号変換回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |