JPH0834435B2 - マルチプレクサ - Google Patents
マルチプレクサInfo
- Publication number
- JPH0834435B2 JPH0834435B2 JP63209350A JP20935088A JPH0834435B2 JP H0834435 B2 JPH0834435 B2 JP H0834435B2 JP 63209350 A JP63209350 A JP 63209350A JP 20935088 A JP20935088 A JP 20935088A JP H0834435 B2 JPH0834435 B2 JP H0834435B2
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- JP
- Japan
- Prior art keywords
- signal
- flop
- output
- data
- slave
- Prior art date
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- Expired - Lifetime
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- Electronic Switches (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２つのチャネルから入力される並列信号を直
列信号に並直列変換を行うマルチプレクサに関し、特に
高速動作に良好な回路構成に関するものである。
列信号に並直列変換を行うマルチプレクサに関し、特に
高速動作に良好な回路構成に関するものである。
第３図は一般的なマルチプレクサの回路構成例であ
る。
る。
同図において、1,2はマスタとスレーブの２つのラッ
チで構成されるＤタイプフリップフロップ（DFF）、３
は選択信号入力端子Ｓに入力する選択信号Seのレベル
（「Ｈ」レベルまたは「Ｌ」レベル）によりデータ信号
入力端子D1,D2に入力するデータ信号を選択して出力す
る選択回路（SELECTOR）、４はタイミング調整用の遅延
回路（DELAY）である。
チで構成されるＤタイプフリップフロップ（DFF）、３
は選択信号入力端子Ｓに入力する選択信号Seのレベル
（「Ｈ」レベルまたは「Ｌ」レベル）によりデータ信号
入力端子D1,D2に入力するデータ信号を選択して出力す
る選択回路（SELECTOR）、４はタイミング調整用の遅延
回路（DELAY）である。
信号入力端子5,信号入力端子６から入力したデータ信
号Ai,Bi（ｉ＝0,1,2,3……）を、クロック入力端子７か
ら入力したクロック信号Ｃの立ち下がりでDFF1とDFF2と
各出力端子Q1,Q2から出力する。これら出力信号をSELEC
TOR3に入力し、SELECTOR3の選択信号入力端子Ｓに入力
された選択信号Se（これはクロック信号Ｃとタイミング
が異なっている。）が「Ｌ」レベルの時にはデータ信号
入力端子D1に入力されている信号を、「Ｈ」レベルの時
にはデータ信号入力端子D2に入力されている信号を選択
してSELECTOR3の出力端子Q3から出力端子８へデータ信
号Ai,Biの直列信号を出力する。
号Ai,Bi（ｉ＝0,1,2,3……）を、クロック入力端子７か
ら入力したクロック信号Ｃの立ち下がりでDFF1とDFF2と
各出力端子Q1,Q2から出力する。これら出力信号をSELEC
TOR3に入力し、SELECTOR3の選択信号入力端子Ｓに入力
された選択信号Se（これはクロック信号Ｃとタイミング
が異なっている。）が「Ｌ」レベルの時にはデータ信号
入力端子D1に入力されている信号を、「Ｈ」レベルの時
にはデータ信号入力端子D2に入力されている信号を選択
してSELECTOR3の出力端子Q3から出力端子８へデータ信
号Ai,Biの直列信号を出力する。
第５図はこの回路構成における動作を示す各部の信号
波形である。ただし、各回路の遅延時間は無視してい
る。
波形である。ただし、各回路の遅延時間は無視してい
る。
同図において、DFF1とDFF2のクロック入力端子CLに入
力するクロック信号Ｃ（図中（ａ））により、DFF1とDF
F2のそれぞれの出力端子Q1,Q2から各々信号列Ai,Bi（図
中（ｂ），（ｃ））が出力され、これらを各々SELECTOR
3のデータ信号入力端子D1,D2に入力する。この時、DFF1
とDFF2において生じる信号の遅延と等しい遅延をDELAY4
によってクロック信号Ｃに与え、これをSELECTOR3の選
択信号Se（図中（ｄ））として選択信号入力端子Ｓに入
力する。選択信号Seが「Ｌ」レベルの時は端子D1に入力
されたデータ信号Aiが、また「Ｈ」レベルの時は端子D2
に入力された信号Biが選択され、図中（ｅ）に示すよう
に、各端子D1,D2に入力されたデータ信号Ai,Biが交互に
出力端子Q3から出力される。
力するクロック信号Ｃ（図中（ａ））により、DFF1とDF
F2のそれぞれの出力端子Q1,Q2から各々信号列Ai,Bi（図
中（ｂ），（ｃ））が出力され、これらを各々SELECTOR
3のデータ信号入力端子D1,D2に入力する。この時、DFF1
とDFF2において生じる信号の遅延と等しい遅延をDELAY4
によってクロック信号Ｃに与え、これをSELECTOR3の選
択信号Se（図中（ｄ））として選択信号入力端子Ｓに入
力する。選択信号Seが「Ｌ」レベルの時は端子D1に入力
されたデータ信号Aiが、また「Ｈ」レベルの時は端子D2
に入力された信号Biが選択され、図中（ｅ）に示すよう
に、各端子D1,D2に入力されたデータ信号Ai,Biが交互に
出力端子Q3から出力される。
以上説明したように第３図に示す構成の回路を用いれ
ば、２つの並列信号を１つの直列信号に変換することが
出来る。しかし、以上の説明は理想的な場合であって実
際は異なる。つまり、DFF1とDFF2との遅延時間は等しく
ないし、もしもこれが等しくてもその遅延時間に完全に
等しい遅延時間をDELAY4で生じさせることは不可能であ
る。更に、信号は有限の立ち上がり時間と立ち下がり時
間とを持っており、一般的にはこの両者の時間は等しく
ない。そのため、第５図中に示す時刻Ta,Tb、Tsを完全
に一致させることは出来ない。従ってSELECTOR3の出力
信号（図中（ｅ））の矢印で示す部分のデータは非常に
不安定になり、誤動作するという課題を有していた。
ば、２つの並列信号を１つの直列信号に変換することが
出来る。しかし、以上の説明は理想的な場合であって実
際は異なる。つまり、DFF1とDFF2との遅延時間は等しく
ないし、もしもこれが等しくてもその遅延時間に完全に
等しい遅延時間をDELAY4で生じさせることは不可能であ
る。更に、信号は有限の立ち上がり時間と立ち下がり時
間とを持っており、一般的にはこの両者の時間は等しく
ない。そのため、第５図中に示す時刻Ta,Tb、Tsを完全
に一致させることは出来ない。従ってSELECTOR3の出力
信号（図中（ｅ））の矢印で示す部分のデータは非常に
不安定になり、誤動作するという課題を有していた。
第６図はこの誤動作の具体例であり、データ信号Ai
（図中（ａ））とデータ信号Bi（図中（ｂ））の位相は
そろっているが、選択信号Se（図中（ｃ））がおくれた
場合を示している。この場合は図中（ｄ）に示すように
矢印の部分で誤動作を生じてしまう。
（図中（ａ））とデータ信号Bi（図中（ｂ））の位相は
そろっているが、選択信号Se（図中（ｃ））がおくれた
場合を示している。この場合は図中（ｄ）に示すように
矢印の部分で誤動作を生じてしまう。
この課題を解決するために、従来は、第５図の（ｅ）
の直列データ信号を再度Ｄタイプフリップフロップ（DF
F3、第３図には図示していない）に入力し、第５図
（ｆ）のクロック信号C2（（ａ）の２倍の周波数）の立
ち上がりでデータをマスタ部からスレーブ部へ移し、
（ｇ）のように整形した波形を出力する構成をとってい
た。しかし、この構成はDFF3においてクロックが立り上
がる前にデータが変化しないでいる時間（データがAiの
時）とクロックが立ち上がった後データが変化しないで
いる時間（データがBiの時）とが短くなるため、高速化
は困難である。
の直列データ信号を再度Ｄタイプフリップフロップ（DF
F3、第３図には図示していない）に入力し、第５図
（ｆ）のクロック信号C2（（ａ）の２倍の周波数）の立
ち上がりでデータをマスタ部からスレーブ部へ移し、
（ｇ）のように整形した波形を出力する構成をとってい
た。しかし、この構成はDFF3においてクロックが立り上
がる前にデータが変化しないでいる時間（データがAiの
時）とクロックが立ち上がった後データが変化しないで
いる時間（データがBiの時）とが短くなるため、高速化
は困難である。
本発明の目的は、従来の回路が本来持つ不安定動作に
より発生する誤動作を除去することにより、高速動作の
可能なマルチプレクサを実現することにある。
より発生する誤動作を除去することにより、高速動作の
可能なマルチプレクサを実現することにある。
本発明はこの目的を達成するために、マスタとスレー
ブの２つのラッチで構成され、クロック信号が第１の値
から第２の値に変化するときに、マスタからスレーブに
データを移して出力とする第１のＤタイプフリップフロ
ップと、マスタとスレーブの後にもう１つのラッチを追
加した３つのラッチで構成され、クロック信号が第１の
値から第２の値に変化するときに、マスタからスレーブ
にデータを移し、クロック信号が第１の値に戻るとき
に、スレーブからもう１つのラッチにデータを移して出
力とする第２のＤタイプフリップフロップと、クロック
信号を遅らせた信号である選択信号が第２の値のとき
は、第１のＤタイプフリップフロップからのデータ信号
を選択して出力し、選択信号が第１の値のときは、第２
のＤタイプフリップフロップからのデータ信号を選択し
て出力する選択回路とを備えたものである。
ブの２つのラッチで構成され、クロック信号が第１の値
から第２の値に変化するときに、マスタからスレーブに
データを移して出力とする第１のＤタイプフリップフロ
ップと、マスタとスレーブの後にもう１つのラッチを追
加した３つのラッチで構成され、クロック信号が第１の
値から第２の値に変化するときに、マスタからスレーブ
にデータを移し、クロック信号が第１の値に戻るとき
に、スレーブからもう１つのラッチにデータを移して出
力とする第２のＤタイプフリップフロップと、クロック
信号を遅らせた信号である選択信号が第２の値のとき
は、第１のＤタイプフリップフロップからのデータ信号
を選択して出力し、選択信号が第１の値のときは、第２
のＤタイプフリップフロップからのデータ信号を選択し
て出力する選択回路とを備えたものである。
また、マスタとスレーブの２つのラッチで構成される
第３のＤタイプフリップフロップを設け、このデータ信
号入力端子を選択回路の出力と接続したものである。
第３のＤタイプフリップフロップを設け、このデータ信
号入力端子を選択回路の出力と接続したものである。
選択回路から出力される選択信号のデータ信号に対す
るタイミングマージンは大きくなる。
るタイミングマージンは大きくなる。
次に本発明の一実施例について第１図〜第４図を参照
して以下に詳述する。
して以下に詳述する。
本実施例における構成は第３図と同様に示され、同図
において従来の構成と異なる点は、２段ラッチのDFF2に
替えて３段ラッチのＤタイプフリップフロップを用いて
いる点である。
において従来の構成と異なる点は、２段ラッチのDFF2に
替えて３段ラッチのＤタイプフリップフロップを用いて
いる点である。
この３段ラッチのＤタイプフリップフロップ（以下、
３−DFFと示す）の内部構成は第１図の等価回路図に示
され、従来の第２図に示される２段ラッチのＤタイプフ
リップフロップの２段ラッチの後に更にもう１つのラッ
チを接続して３段ラッチを構成しているものである。
３−DFFと示す）の内部構成は第１図の等価回路図に示
され、従来の第２図に示される２段ラッチのＤタイプフ
リップフロップの２段ラッチの後に更にもう１つのラッ
チを接続して３段ラッチを構成しているものである。
第１図において、VDDがグランド端子、VSSは電源端
子、VCSは電流源端子である。また、DTはデータ入力端
子、DCはそのリファレンス端子または逆相信号入力端
子、CTはクロック入力端子、CCはそのリファレンス端子
または逆相信号入力端子、Q1Tは出力端子、Q1Cはその逆
相信号出力端子、Q2TとQ2Cは各々Q1TとQ1Cをダイオード
１個分レベルシフトした信号出力端子である。なお、同
図においては、トランジスタにFETを用いた場合を示し
ているが、ごく一般のバイポーラトランジスタを同様に
使用したECL（Emittre Coupled Logic）の場合も同様で
ある。
子、VCSは電流源端子である。また、DTはデータ入力端
子、DCはそのリファレンス端子または逆相信号入力端
子、CTはクロック入力端子、CCはそのリファレンス端子
または逆相信号入力端子、Q1Tは出力端子、Q1Cはその逆
相信号出力端子、Q2TとQ2Cは各々Q1TとQ1Cをダイオード
１個分レベルシフトした信号出力端子である。なお、同
図においては、トランジスタにFETを用いた場合を示し
ているが、ごく一般のバイポーラトランジスタを同様に
使用したECL（Emittre Coupled Logic）の場合も同様で
ある。
この３−DFFを従来のDFF2の替わりに用いると、次の
ような動作上の相違が生じる。つまり、従来のマスタス
レーブ形のＤタイプフリップフロップはクロックが第１
の値である「Ｈ」レベルから第２の値である「Ｌ」レベ
ルに立ち下がるとマスタに書き込まれたデータがスレー
ブに移動すると共にＤタイプフリップフロップの出力と
なったが、３−DFFでは、更に、クロックが立ち上がる
時に３段目のラッチにデータが移動して３−DFFの出力
となる。従って、３−DFFをDFF2の替わりに用いた本実
施例の構成における各部の動作波形は第４図のようにな
る。
ような動作上の相違が生じる。つまり、従来のマスタス
レーブ形のＤタイプフリップフロップはクロックが第１
の値である「Ｈ」レベルから第２の値である「Ｌ」レベ
ルに立ち下がるとマスタに書き込まれたデータがスレー
ブに移動すると共にＤタイプフリップフロップの出力と
なったが、３−DFFでは、更に、クロックが立ち上がる
時に３段目のラッチにデータが移動して３−DFFの出力
となる。従って、３−DFFをDFF2の替わりに用いた本実
施例の構成における各部の動作波形は第４図のようにな
る。
同図において、DFF1とDFF2との各クロック端子CLには
クロック信号（ａ）が共通に入力され、DFF1から出力さ
れたデータ信号Ai（図中（ｂ））と３−DFFを用いたDFF
2から出力されるデータ信号Bi（図中（ｃ））とは半周
期ずれている。そのため、（ｄ）に示すような選択信号
Seを与えることにより、選択信号Seのタイミングマージ
ンは約半周期と大きくなり、従ってSELECTOR3の出力と
して（ｅ）に示すように不安定状態の無い信号を得るこ
とが出来る。
クロック信号（ａ）が共通に入力され、DFF1から出力さ
れたデータ信号Ai（図中（ｂ））と３−DFFを用いたDFF
2から出力されるデータ信号Bi（図中（ｃ））とは半周
期ずれている。そのため、（ｄ）に示すような選択信号
Seを与えることにより、選択信号Seのタイミングマージ
ンは約半周期と大きくなり、従ってSELECTOR3の出力と
して（ｅ）に示すように不安定状態の無い信号を得るこ
とが出来る。
また、従来の場合と同様に、SELECTOR3の次にＤタイ
プフリップフロップを設けてリタイミングを行う構成に
しても、クロック信号とデータ信号のタイミングマージ
ンは従来の回路構成のように小さくならず、安定な回路
動作を実現出来るという大きな効果を有する。
プフリップフロップを設けてリタイミングを行う構成に
しても、クロック信号とデータ信号のタイミングマージ
ンは従来の回路構成のように小さくならず、安定な回路
動作を実現出来るという大きな効果を有する。
なお、以上の説明でフリップフロップの動作を例えば
DFF1は立ち下がりで出力が変化するものとしたが、フリ
ップフロップの出力を立ち上がりで変化させるかあるい
は立ち下がりで変化させるかは全く設計の自由であり、
本発明はいずれの組み合わせにおいても有効であること
は明らかである。
DFF1は立ち下がりで出力が変化するものとしたが、フリ
ップフロップの出力を立ち上がりで変化させるかあるい
は立ち下がりで変化させるかは全く設計の自由であり、
本発明はいずれの組み合わせにおいても有効であること
は明らかである。
以上説明したように本発明は、従来のマスタスレーブ
形式の２段ラッチ型Ｄタイプフリップフロップに替え、
３段ラッチ形のＤタイプフリップフロップを用いて構成
したことにより、選択回路から出力される選択信号のデ
ータ信号に対するタイミングマージンは大きくなる。
形式の２段ラッチ型Ｄタイプフリップフロップに替え、
３段ラッチ形のＤタイプフリップフロップを用いて構成
したことにより、選択回路から出力される選択信号のデ
ータ信号に対するタイミングマージンは大きくなる。
すなわち、従来のマルチプレクサは、選択回路の出力
信号の誤動作を回避するために、選択回路の次にＤタイ
プフリップフロップを設けることは不可欠であっが、選
択回路に入力される２つのデータ信号と選択信号とにタ
イミングマージンが全く無いため、この場合においても
そのＤタイプフリップフロップのクロック信号とデータ
信号とのタイミングマージンは小さく、高速化は困難で
あった。
信号の誤動作を回避するために、選択回路の次にＤタイ
プフリップフロップを設けることは不可欠であっが、選
択回路に入力される２つのデータ信号と選択信号とにタ
イミングマージンが全く無いため、この場合においても
そのＤタイプフリップフロップのクロック信号とデータ
信号とのタイミングマージンは小さく、高速化は困難で
あった。
しかし、本発明によれば、上述したように選択信号の
タイミングマージンは大きくなり、選択回路から誤動作
の無い出力信号を容易に得ることが出来るという効果を
有する。
タイミングマージンは大きくなり、選択回路から誤動作
の無い出力信号を容易に得ることが出来るという効果を
有する。
更に、本発明の請求項２の回路構成、すなわち、選択
回路の次にＤタイプフリップフロップを設けてリタイミ
ングを行う構成においても、クロック信号とデータ信号
とのタイミングマージンは従来の回路構成のように小さ
くならず、安定な回路動作を実現出来るという効果を有
する。
回路の次にＤタイプフリップフロップを設けてリタイミ
ングを行う構成においても、クロック信号とデータ信号
とのタイミングマージンは従来の回路構成のように小さ
くならず、安定な回路動作を実現出来るという効果を有
する。
第１図は本発明の一実施例に適用される３つのラッチを
用いたＤタイプフリップフロップの等価回路図、第２図
は従来の２つのラッチを用いたＤタイプフリップフロッ
プの等価回路図、第３図は一般的なマルチプレクサの回
路構成を示すブロック図、第４図は本発明の一実施例に
よるマルチプレクサの動作波形図、第５図は従来のマル
チプレクサの動作波形図、第６図は従来のマルチプレク
サの誤動作を示す波形図である。 1,2……Ｄタイプフリップフロップ、３……選択回路、
４……遅延回路、5,6……信号入力端子、７……クロッ
ク入力端子、８……出力端子。
用いたＤタイプフリップフロップの等価回路図、第２図
は従来の２つのラッチを用いたＤタイプフリップフロッ
プの等価回路図、第３図は一般的なマルチプレクサの回
路構成を示すブロック図、第４図は本発明の一実施例に
よるマルチプレクサの動作波形図、第５図は従来のマル
チプレクサの動作波形図、第６図は従来のマルチプレク
サの誤動作を示す波形図である。 1,2……Ｄタイプフリップフロップ、３……選択回路、
４……遅延回路、5,6……信号入力端子、７……クロッ
ク入力端子、８……出力端子。
Claims (2)
- 【請求項１】マスタとスレーブの２つのラッチで構成さ
れ、クロック信号が第１の値から第２の値に変化すると
きに、マスタからスレーブにデータを移して出力とする
第１のＤタイプフリップフロップと、 このフリップフロップの出力に対して前記クロック信号
の半周期分遅延させるために、マスタとスレーブの後に
もう１つのラッチを追加した３つのラッチで構成され、
クロック信号が第１の値から第２の値に変化するとき
に、マスタからスレーブにデータを移し、クロック信号
が第１の値に戻るときに、スレーブからもう１つのラッ
チにデータを移して出力とする第２のＤタイプフリップ
フロップと、 前記クロック信号を遅らせた信号である選択信号が第２
の値のときは、第１のＤタイプフリップフロップからの
データ信号を選択して出力し、選択信号が第１の値のと
きは、第２のＤタイプフリップフロップからのデータ信
号を選択して出力する選択回路とを備えたことを特徴と
するマルチプレクサ。 - 【請求項２】請求項１において、マスタとスレーブの２
つのラッチで構成される第３のＤタイプフリップフロッ
プを設け、このデータ信号入力端子を前記選択回路の出
力と接続したことを特徴とするマルチプレクサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209350A JPH0834435B2 (ja) | 1988-08-25 | 1988-08-25 | マルチプレクサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209350A JPH0834435B2 (ja) | 1988-08-25 | 1988-08-25 | マルチプレクサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258921A JPH0258921A (ja) | 1990-02-28 |
| JPH0834435B2 true JPH0834435B2 (ja) | 1996-03-29 |
Family
ID=16571497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209350A Expired - Lifetime JPH0834435B2 (ja) | 1988-08-25 | 1988-08-25 | マルチプレクサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834435B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2828215B2 (ja) * | 1990-09-17 | 1998-11-25 | 富士通株式会社 | 信号切換え出力回路 |
| JPH04241508A (ja) * | 1991-01-14 | 1992-08-28 | Nippon Telegr & Teleph Corp <Ntt> | マルチプレクサ |
| JPH1117636A (ja) * | 1997-06-20 | 1999-01-22 | Nec Corp | マルチプレクサ |
| GB9925593D0 (en) | 1999-10-28 | 1999-12-29 | Sgs Thomson Microelectronics | Clock generator circuit |
| GB9925594D0 (en) | 1999-10-28 | 1999-12-29 | Sgs Thomson Microelectronics | Output circuit |
| US6614371B2 (en) * | 2001-07-19 | 2003-09-02 | Broadcom Corporation | Synchronous data serialization circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62152228A (ja) * | 1985-12-25 | 1987-07-07 | Yokogawa Electric Corp | 並列／直列変換回路 |
-
1988
- 1988-08-25 JP JP63209350A patent/JPH0834435B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258921A (ja) | 1990-02-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 13 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090329 Year of fee payment: 13 |