JP2776201B2 - フリップフロップ回路 - Google Patents
フリップフロップ回路Info
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- JP2776201B2 JP2776201B2 JP5152967A JP15296793A JP2776201B2 JP 2776201 B2 JP2776201 B2 JP 2776201B2 JP 5152967 A JP5152967 A JP 5152967A JP 15296793 A JP15296793 A JP 15296793A JP 2776201 B2 JP2776201 B2 JP 2776201B2
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Description
【０００１】
【産業上の利用分野】本発明は同期形フリップフロップ
回路、特に、その消費電力の低減に関する。
回路、特に、その消費電力の低減に関する。
【０００２】
【従来の技術】 データラッチ部及びデータ保持部よりな
る同期形フリップフロップ回路を適用した従来のマスタ
・スレーブ形フリップフロップ回路について図７、図
８、図９を参照して説明する（参照：特開昭３−５８６
１０号公報）。
る同期形フリップフロップ回路を適用した従来のマスタ
・スレーブ形フリップフロップ回路について図７、図
８、図９を参照して説明する（参照：特開昭３−５８６
１０号公報）。
【０００３】図７に示すマスタ・スレーブ形フリップフ
ロップ回路はＥＣＬ（Emitter Coupled Logic)形であ
る。図７において、左側がマスタ部、右側がスレーブ部
であって、マスタ部に入力信号Ｖin1 、Ｖin2 が供給さ
れ、スレーブ部から出力信号Ｖout1、Ｖout2が得られ
る。クロック信号ＣＬＫによりトランジスタＱ0 及び定
電流源Ｉ0 よりなるエミッタホロワを動作、非動作させ
ることにより、マスタ部（もしくはスレーブ部）をデー
タラッチ状態にする一方、スレーブ部（もしくはマスタ
部）をデータホールド状態にする。なお、基準電圧Ｖ
REF はクロック信号ＣＬＫを単相入力にするためのもの
である。
ロップ回路はＥＣＬ（Emitter Coupled Logic)形であ
る。図７において、左側がマスタ部、右側がスレーブ部
であって、マスタ部に入力信号Ｖin1 、Ｖin2 が供給さ
れ、スレーブ部から出力信号Ｖout1、Ｖout2が得られ
る。クロック信号ＣＬＫによりトランジスタＱ0 及び定
電流源Ｉ0 よりなるエミッタホロワを動作、非動作させ
ることにより、マスタ部（もしくはスレーブ部）をデー
タラッチ状態にする一方、スレーブ部（もしくはマスタ
部）をデータホールド状態にする。なお、基準電圧Ｖ
REF はクロック信号ＣＬＫを単相入力にするためのもの
である。
【０００４】マスタ部の構成について説明すると、トラ
ンジスタＱ1 、Ｑ2 よりなる差動対は入力信号Ｖin1 、
Ｖin2 をラッチするためのものであって、定電流源Ｉ1
と共に、データ差動ラッチ回路を構成する。また、トラ
ンジスタＱ3 、Ｑ4 よりなる差動対は定電流源Ｉ1 と共
にデータ差動ホールド回路を構成する。また、トランジ
スタＱ7 、Ｑ8 、定電流源Ｉ2 、Ｉ3 は負荷駆動能力を
上げるためのエミッタホロワを構成する。Ｒ1 、Ｒ2 は
抵抗である。さらに、トランジスタＱ5 、Ｑ6よりなる
差動対は定電流源Ｉ1 と共に差動対Ｑ1 、Ｑ2 と差動対
Ｑ3 、Ｑ4 とを切り替えるための差動対切替回路を構成
する。
ンジスタＱ1 、Ｑ2 よりなる差動対は入力信号Ｖin1 、
Ｖin2 をラッチするためのものであって、定電流源Ｉ1
と共に、データ差動ラッチ回路を構成する。また、トラ
ンジスタＱ3 、Ｑ4 よりなる差動対は定電流源Ｉ1 と共
にデータ差動ホールド回路を構成する。また、トランジ
スタＱ7 、Ｑ8 、定電流源Ｉ2 、Ｉ3 は負荷駆動能力を
上げるためのエミッタホロワを構成する。Ｒ1 、Ｒ2 は
抵抗である。さらに、トランジスタＱ5 、Ｑ6よりなる
差動対は定電流源Ｉ1 と共に差動対Ｑ1 、Ｑ2 と差動対
Ｑ3 、Ｑ4 とを切り替えるための差動対切替回路を構成
する。
【０００５】マスタ部の動作を説明すると、クロック信
号がローレベルとなり、この結果、トランジスタＱ5 が
オンとなり、かつトランジスタＱ6 がオフとなると、ト
ランジスタＱ1 、Ｑ2 の差動対が選択されて定電流源Ｉ
1 に接続され、この結果、入力信号Ｖin1 、Ｖin2 をエ
ミッタホロワ（Ｑ7 、Ｉ2 、Ｑ8 、Ｉ3)により出力する
ことになり、いわゆるデータラッチ状態となる。逆に、
クロック信号がハイレベルとなり、この結果、トランジ
スタＱ6 がオンとなり、かつトランジスタＱ5がオフと
なると、トランジスタＱ3 、Ｑ4 の差動対が選択されて
定電流源Ｉ1 に接続され、この結果、トランジスタ
Ｑ3 、Ｑ4 の各ベースがエミッタホロワ（Ｑ7 、Ｉ2 、
Ｑ8 、Ｉ3)に接続されることになり、いわゆるデータホ
ールド状態となる。
号がローレベルとなり、この結果、トランジスタＱ5 が
オンとなり、かつトランジスタＱ6 がオフとなると、ト
ランジスタＱ1 、Ｑ2 の差動対が選択されて定電流源Ｉ
1 に接続され、この結果、入力信号Ｖin1 、Ｖin2 をエ
ミッタホロワ（Ｑ7 、Ｉ2 、Ｑ8 、Ｉ3)により出力する
ことになり、いわゆるデータラッチ状態となる。逆に、
クロック信号がハイレベルとなり、この結果、トランジ
スタＱ6 がオンとなり、かつトランジスタＱ5がオフと
なると、トランジスタＱ3 、Ｑ4 の差動対が選択されて
定電流源Ｉ1 に接続され、この結果、トランジスタ
Ｑ3 、Ｑ4 の各ベースがエミッタホロワ（Ｑ7 、Ｉ2 、
Ｑ8 、Ｉ3)に接続されることになり、いわゆるデータホ
ールド状態となる。
【０００６】 スレーブ部もマスタ部と同様の構成をな
しており、従って、対応する構成要素には同一の参照符
号にダッシュを付加してある。ただし、エミッタホロワ
（Ｑ0 、Ｉ0)とトランジスタＱ5'、Ｑ6'との接続はマス
タ部の場合と逆になっており、この結果、マスタ部がデ
ータラッチ状態のときには、スレーブ部はデータホール
ド状態になり、逆に、マスタ部がデータホールド状態の
ときには、スレーブ部はテータラッチ状態となる。図７
におけるエミッタホロワ（Ｑ0 、Ｉ0)はクロック信号Ｃ
ＬＫのレベルをトランジスタのベース・エミッタ電圧分
つまりダイオード１段分下げてトランジスタＱ6 、Ｑ 5 '
のベースに印加するためであり、上述のごとく、トラン
ジスタＱ5、Ｑ6'のベースは基準電圧ＶREF であり、こ
の結果、定電流源１個分の消費電流を低減できる（参
照：M.Mizuno et al, "A 3-mW 1.0-GHZ Silicon-ECL Du
al-Modulus Prescaler IC", IEEE JOURNAL OF SOLID-ST
ATE CIRCUITS, PP.1795-1796,Vol.27, No.12, Dec.199
2)。
しており、従って、対応する構成要素には同一の参照符
号にダッシュを付加してある。ただし、エミッタホロワ
（Ｑ0 、Ｉ0)とトランジスタＱ5'、Ｑ6'との接続はマス
タ部の場合と逆になっており、この結果、マスタ部がデ
ータラッチ状態のときには、スレーブ部はデータホール
ド状態になり、逆に、マスタ部がデータホールド状態の
ときには、スレーブ部はテータラッチ状態となる。図７
におけるエミッタホロワ（Ｑ0 、Ｉ0)はクロック信号Ｃ
ＬＫのレベルをトランジスタのベース・エミッタ電圧分
つまりダイオード１段分下げてトランジスタＱ6 、Ｑ 5 '
のベースに印加するためであり、上述のごとく、トラン
ジスタＱ5、Ｑ6'のベースは基準電圧ＶREF であり、こ
の結果、定電流源１個分の消費電流を低減できる（参
照：M.Mizuno et al, "A 3-mW 1.0-GHZ Silicon-ECL Du
al-Modulus Prescaler IC", IEEE JOURNAL OF SOLID-ST
ATE CIRCUITS, PP.1795-1796,Vol.27, No.12, Dec.199
2)。
【０００７】図８は図７におけるエミッタホロワ
（Ｑ7 、Ｉ2 ；Ｑ8 、Ｉ3)及びエミッタホロワ( Ｑ7'、
Ｉ2'；Ｑ8'、Ｉ3') を削除して低消費電流化したＣＭＬ
（CurrentMode Logic) 形である。図８のマスタ・スレ
ーブ形フリップフロップ回路の動作は図７のマスタ・ス
レーブ形フリップフロップ回路の動作と同一であるが、
トランジスタＱ1 〜Ｑ6 、Ｑ1'〜Ｑ6'のベース電位は、
上述のエミッタホロワがない分、ダイオード１段分高く
なっている。
（Ｑ7 、Ｉ2 ；Ｑ8 、Ｉ3)及びエミッタホロワ( Ｑ7'、
Ｉ2'；Ｑ8'、Ｉ3') を削除して低消費電流化したＣＭＬ
（CurrentMode Logic) 形である。図８のマスタ・スレ
ーブ形フリップフロップ回路の動作は図７のマスタ・ス
レーブ形フリップフロップ回路の動作と同一であるが、
トランジスタＱ1 〜Ｑ6 、Ｑ1'〜Ｑ6'のベース電位は、
上述のエミッタホロワがない分、ダイオード１段分高く
なっている。
【０００８】図９においては、マスタ部が図７のマスタ
部を採用し、スレーブ部が図８のスレーブ部を採用して
いる。ただし、マスタ部とスレーブ部との動作レベルを
合わせるために、マスタ部にダイオードＤ1 を付加して
ある。
部を採用し、スレーブ部が図８のスレーブ部を採用して
いる。ただし、マスタ部とスレーブ部との動作レベルを
合わせるために、マスタ部にダイオードＤ1 を付加して
ある。
【０００９】
【発明が解決しようとしている課題】しかしながら、図
７、図８、図９に示すマスタ・スレーブ形フリップフロ
ップ回路のいずれにおいても消費電流が大きいという課
題がある。たとえば、スイッチング用定電流源Ｉ1 、Ｉ
1'の大きさをｉS とし、エミッタホロワ用定電流源
Ｉ0 、Ｉ2 、Ｉ3 、Ｉ0'、Ｉ2'、Ｉ3'の大きさをｉe と
すれば、図７の場合には、 消費電流＝２ｉS ＋５ｉe 図８の場合には、 消費電流＝２ｉS ＋ｉe 図９の場合には、 消費電流＝２ｉS ＋３ｉe となる。つまり、マスタ部、スレーブ部の各フリップフ
ロップ１個当たりで平均消費電流はｉS ＋（０．５〜
２．５）ｉe となり、ｉS ＝ｉe とすれば、平均消費電
流は（１．５〜３．５）ｉS となる。従って、本発明の
目的は、消費電流を低減した同期形フリップフロップ及
びこれらを適用したマスタ・スレーブ形フリップフロッ
プ回路及び分周回路を提供することにある。
７、図８、図９に示すマスタ・スレーブ形フリップフロ
ップ回路のいずれにおいても消費電流が大きいという課
題がある。たとえば、スイッチング用定電流源Ｉ1 、Ｉ
1'の大きさをｉS とし、エミッタホロワ用定電流源
Ｉ0 、Ｉ2 、Ｉ3 、Ｉ0'、Ｉ2'、Ｉ3'の大きさをｉe と
すれば、図７の場合には、 消費電流＝２ｉS ＋５ｉe 図８の場合には、 消費電流＝２ｉS ＋ｉe 図９の場合には、 消費電流＝２ｉS ＋３ｉe となる。つまり、マスタ部、スレーブ部の各フリップフ
ロップ１個当たりで平均消費電流はｉS ＋（０．５〜
２．５）ｉe となり、ｉS ＝ｉe とすれば、平均消費電
流は（１．５〜３．５）ｉS となる。従って、本発明の
目的は、消費電流を低減した同期形フリップフロップ及
びこれらを適用したマスタ・スレーブ形フリップフロッ
プ回路及び分周回路を提供することにある。
【００１０】
【課題を解決するための手段】上述の課題を解決するた
めに本発明は、第１の電源たとえば高電位電源に抵抗を
介して接続されたデータラッチ用差動トランジスタ対及
びデータホールド用差動トランジスタ対を第２の電源た
とえば低電位電源に接続された定電流源に対して切り替
えるための差動トランジスタ対を備えたフリップフロッ
プ回路において、切替用差動トランジスタ対に対してク
ロック信号を与えるために差動トランジスタ対の各トラ
ンジスタにダーリントン接続されたトランジスタを設け
た。
めに本発明は、第１の電源たとえば高電位電源に抵抗を
介して接続されたデータラッチ用差動トランジスタ対及
びデータホールド用差動トランジスタ対を第２の電源た
とえば低電位電源に接続された定電流源に対して切り替
えるための差動トランジスタ対を備えたフリップフロッ
プ回路において、切替用差動トランジスタ対に対してク
ロック信号を与えるために差動トランジスタ対の各トラ
ンジスタにダーリントン接続されたトランジスタを設け
た。
【００１１】
【作用】上述の手段によれば、差動対切替用差動トラン
ジスタ対に与えるクロック信号のレベルシフトをダーリ
ントン接続のトランジスタにより行うことで、クロック
信号入力用定電流源が不要となる。
ジスタ対に与えるクロック信号のレベルシフトをダーリ
ントン接続のトランジスタにより行うことで、クロック
信号入力用定電流源が不要となる。
【００１２】
【実施例】図１は本発明に係る第１の実施例としての同
期形フリップフロップ回路を示す回路図であって、図８
のマスタ部（あるいはスレーブ部）において、クロック
信号ＣＬＫ、ＣＬＫ’のレベルシフトをトランジスタＱ
6 、Ｑ5 にダーリントン接続されたトランジスタＱ0 、
Ｑ0'によって行っている。なお、２相クロック信号ＣＬ
Ｋ、ＣＬＫ’は、図７、図８、図９における単相クロッ
ク信号ＣＬＫよりも、差動駆動の点から動作が安定す
る。
期形フリップフロップ回路を示す回路図であって、図８
のマスタ部（あるいはスレーブ部）において、クロック
信号ＣＬＫ、ＣＬＫ’のレベルシフトをトランジスタＱ
6 、Ｑ5 にダーリントン接続されたトランジスタＱ0 、
Ｑ0'によって行っている。なお、２相クロック信号ＣＬ
Ｋ、ＣＬＫ’は、図７、図８、図９における単相クロッ
ク信号ＣＬＫよりも、差動駆動の点から動作が安定す
る。
【００１３】 図１においては、クロック信号ＣＬＫ、
ＣＬＫ’、入力信号Ｖin1 、Ｖin2 、出力信号Ｖout1、
Ｖout2はすべて同一の動作点である。つまり、論理振幅
をΔＶ、各トランジスタのベース・エミッタ間電圧（ダ
イオード電圧）をＶＦとすれば、出力信号Ｖout1、Ｖ
out2の電位はＶCC〜ＶCC−ΔＶであり、クロック信号Ｃ
ＬＫ、ＣＬＫ’、入力信号Ｖin1 、Ｖin2 の各電位も同
一である。従って、トランジスタＱ0 、Ｑ0'、Ｑ1 、Ｑ
2 、Ｑ3 、Ｑ4 のエミッタ電位はＶCC−ＶＦであり、ト
ランジスタＱ5 、Ｑ6 のエミッタ電位はＶCC−２ＶＦと
なる。これは、これらのトランジスタがすべて差動構成
であることにより、差動トランジスタ対の共通エミッタ
電位が差動トランジスタのベース電位の高い方よりＶＦ
だけ低い値となるためである。
ＣＬＫ’、入力信号Ｖin1 、Ｖin2 、出力信号Ｖout1、
Ｖout2はすべて同一の動作点である。つまり、論理振幅
をΔＶ、各トランジスタのベース・エミッタ間電圧（ダ
イオード電圧）をＶＦとすれば、出力信号Ｖout1、Ｖ
out2の電位はＶCC〜ＶCC−ΔＶであり、クロック信号Ｃ
ＬＫ、ＣＬＫ’、入力信号Ｖin1 、Ｖin2 の各電位も同
一である。従って、トランジスタＱ0 、Ｑ0'、Ｑ1 、Ｑ
2 、Ｑ3 、Ｑ4 のエミッタ電位はＶCC−ＶＦであり、ト
ランジスタＱ5 、Ｑ6 のエミッタ電位はＶCC−２ＶＦと
なる。これは、これらのトランジスタがすべて差動構成
であることにより、差動トランジスタ対の共通エミッタ
電位が差動トランジスタのベース電位の高い方よりＶＦ
だけ低い値となるためである。
【００１４】このようにして、トランジスタＱ5 、Ｑ6
のコレクタ・エミッタ間電圧はＶＦとなり、トランジス
タＱ1 〜Ｑ4 のコレクタ・エミッタ間電圧はＶＦ−ΔＶ
〜ＶＦとなる。ここで、ＶＦ＝０．７Ｖ、ΔＶ＝０．３
Ｖとすれば、ＶＦ−ΔＶ＝０．４Ｖであるので、図１の
トランジスタのコレクタ・エミッタ間電圧が最も小さく
なるのは０．４Ｖであり、論理回路として問題とはなら
ない。
のコレクタ・エミッタ間電圧はＶＦとなり、トランジス
タＱ1 〜Ｑ4 のコレクタ・エミッタ間電圧はＶＦ−ΔＶ
〜ＶＦとなる。ここで、ＶＦ＝０．７Ｖ、ΔＶ＝０．３
Ｖとすれば、ＶＦ−ΔＶ＝０．４Ｖであるので、図１の
トランジスタのコレクタ・エミッタ間電圧が最も小さく
なるのは０．４Ｖであり、論理回路として問題とはなら
ない。
【００１５】図１の回路は、トランジスタＱ0 、Ｑ0'及
び２相クロック入力の点を除き、図８のマスタ部（ある
いはスレーブ部）と同一である。従って、クロック信号
ＣＬＫの電位がクロック信号ＣＬＫ’の電位より低いと
きには、データラッチ用差動対Ｑ1 、Ｑ2 が定電流源Ｉ
1 と接続されてデータラッチ状態となり、逆に、クロッ
ク信号ＣＬＫの電位がクロック信号ＣＬＫ’の電位より
高いときには、データホールド用差動対Ｑ3 、Ｑ4 が定
電流源Ｉ1 と接続されてデータホールド状態となる。ま
た、図１の回路においては、消費電流は定電流源Ｉ1 分
だけであり、つまり、ｉS であり、従来に比べて２／３
〜２／７となる。
び２相クロック入力の点を除き、図８のマスタ部（ある
いはスレーブ部）と同一である。従って、クロック信号
ＣＬＫの電位がクロック信号ＣＬＫ’の電位より低いと
きには、データラッチ用差動対Ｑ1 、Ｑ2 が定電流源Ｉ
1 と接続されてデータラッチ状態となり、逆に、クロッ
ク信号ＣＬＫの電位がクロック信号ＣＬＫ’の電位より
高いときには、データホールド用差動対Ｑ3 、Ｑ4 が定
電流源Ｉ1 と接続されてデータホールド状態となる。ま
た、図１の回路においては、消費電流は定電流源Ｉ1 分
だけであり、つまり、ｉS であり、従来に比べて２／３
〜２／７となる。
【００１６】 図２は本発明の第２の実施例としてのマ
スタ・スレーブ形フリップフロップ回路を示す回路図で
あって、図１の同期形フリップフロップ回路をマスタ
部、スレーブ部として２つ縦列接続したものであり、マ
スタ部の非反転出力、反転出力がスレーブ部の非反転入
力、反転入力に、それぞれ、接続されている。この場
合、トランジスタＱ0 のエミッタはマスタ部のトランジ
スタＱ6 及びスレーブ部のトランジスタＱ5'の各ベース
に接続され、また、トランジスタＱ0'のエミッタはマス
タ部のトランジスタＱ5 及びスレーブ部のトランジスタ
Ｑ6'の各ベースに接続されている。従って、マスタ部が
データラッチ状態であればスレーブ部はデータホールド
状態となり、逆に、マスタ部がデータホールド状態であ
ればスレーブ部はデータラッチ状態となる。図２におい
ても、各トランジスタのコレクタ・エミッタ間電圧がＶ
Ｆ−ΔＶより小さくなることはなく、論理回路として問
題とならない。また、図２の回路においては、消費電流
は定電流源Ｉ1 、Ｉ1'分だけであり、つまり、２ｉS で
あり、やはり、従来に比べて２／３〜２／７となる。
スタ・スレーブ形フリップフロップ回路を示す回路図で
あって、図１の同期形フリップフロップ回路をマスタ
部、スレーブ部として２つ縦列接続したものであり、マ
スタ部の非反転出力、反転出力がスレーブ部の非反転入
力、反転入力に、それぞれ、接続されている。この場
合、トランジスタＱ0 のエミッタはマスタ部のトランジ
スタＱ6 及びスレーブ部のトランジスタＱ5'の各ベース
に接続され、また、トランジスタＱ0'のエミッタはマス
タ部のトランジスタＱ5 及びスレーブ部のトランジスタ
Ｑ6'の各ベースに接続されている。従って、マスタ部が
データラッチ状態であればスレーブ部はデータホールド
状態となり、逆に、マスタ部がデータホールド状態であ
ればスレーブ部はデータラッチ状態となる。図２におい
ても、各トランジスタのコレクタ・エミッタ間電圧がＶ
Ｆ−ΔＶより小さくなることはなく、論理回路として問
題とならない。また、図２の回路においては、消費電流
は定電流源Ｉ1 、Ｉ1'分だけであり、つまり、２ｉS で
あり、やはり、従来に比べて２／３〜２／７となる。
【００１７】図３は本発明の第３の実施例としての１／
２分周回路を示す回路図であって、図２において、スレ
ーブ部の非反転出力、反転出力がマスタ部の反転入力、
非反転入力に帰還されている。この結果、クロック信号
ＣＬＫ、ＣＬＫ’が図４の（Ａ）、（Ｂ）のごとく変化
すると、マスタ部の出力Ｖ2 、Ｖ1 は図４の（Ｃ）、
（Ｄ）のごとく変化し、スレーブ部の出力Ｖout2、Ｖ
out1は図４の（Ｅ）、（Ｆ）のごとく変化する。つま
り、クロック信号ＣＬＫ、ＣＬＫ’を１／２分周した出
力信号Ｖout1、Ｖout2が得られる。図３の回路において
も、消費電流は２ｉS であり、従来のマスタ・スレーブ
形フリップフロップ回路を１／２分周回路に構成した場
合に比べて２／３〜２／７となる。
２分周回路を示す回路図であって、図２において、スレ
ーブ部の非反転出力、反転出力がマスタ部の反転入力、
非反転入力に帰還されている。この結果、クロック信号
ＣＬＫ、ＣＬＫ’が図４の（Ａ）、（Ｂ）のごとく変化
すると、マスタ部の出力Ｖ2 、Ｖ1 は図４の（Ｃ）、
（Ｄ）のごとく変化し、スレーブ部の出力Ｖout2、Ｖ
out1は図４の（Ｅ）、（Ｆ）のごとく変化する。つま
り、クロック信号ＣＬＫ、ＣＬＫ’を１／２分周した出
力信号Ｖout1、Ｖout2が得られる。図３の回路において
も、消費電流は２ｉS であり、従来のマスタ・スレーブ
形フリップフロップ回路を１／２分周回路に構成した場
合に比べて２／３〜２／７となる。
【００１８】一般的に、図３に示す１／２分周回路をＮ
個縦列接続すると、１／２N 分周回路が得られる。たと
えば、図５に示すごとく、図３に示す１／２分周回路を
２個縦列接続すると、１／４分周回路が得られる。図５
の回路を実際に移動させると、たとえば、ＶCC＝３Ｖ、
入力信号ＣＬＫ（ＣＬＫ’）を図６の（Ａ）に示すごと
く、６００ＭＨｚで動作させると、１／２分周回路５０
１の÷２出力は、図６の（Ｂ）に示すごとく、変化し、
１／２分周回路５０２の÷４出力は、図６の（Ｃ）に示
すごとく、変化する。この場合、÷２出力、÷４出力と
もハイレベル３Ｖ、ローレベル２．７Ｖの論理振幅とな
る。また、消費電流は、図６の（Ｄ）に示すごとく、１
２０μＡ近傍となる。
個縦列接続すると、１／２N 分周回路が得られる。たと
えば、図５に示すごとく、図３に示す１／２分周回路を
２個縦列接続すると、１／４分周回路が得られる。図５
の回路を実際に移動させると、たとえば、ＶCC＝３Ｖ、
入力信号ＣＬＫ（ＣＬＫ’）を図６の（Ａ）に示すごと
く、６００ＭＨｚで動作させると、１／２分周回路５０
１の÷２出力は、図６の（Ｂ）に示すごとく、変化し、
１／２分周回路５０２の÷４出力は、図６の（Ｃ）に示
すごとく、変化する。この場合、÷２出力、÷４出力と
もハイレベル３Ｖ、ローレベル２．７Ｖの論理振幅とな
る。また、消費電流は、図６の（Ｄ）に示すごとく、１
２０μＡ近傍となる。
【００１９】
【発明の効果】以上説明したように本発明によれば、消
費電流を低減できる。
費電流を低減できる。
【図１】本発明の第１の実施例としての同期形フリップ
フロップ回路を示す回路図である。
フロップ回路を示す回路図である。
【図２】本発明の第２の実施例としてのマスタ・スレー
ブ形フリップフロップ回路を示す回路図である。
ブ形フリップフロップ回路を示す回路図である。
【図３】本発明の第３の実施例としての１／２分周回路
を示す回路図である。
を示す回路図である。
【図４】図３の回路動作を示すタイミング図である。
【図５】本発明の第４の実施例としての１／４分周回路
を示す回路図である。
を示す回路図である。
【図６】図５の回路動作を示すタイミング図である。
【図７】従来のマスタ・スレーブ形フリップフロップ回
路を示す回路図である。
路を示す回路図である。
【図８】従来のマスタ・スレーブ形フリップフロップ回
路を示す回路図である。
路を示す回路図である。
【図９】従来のマスタ・スレーブ形フリップフロップ回
路を示す回路図である。
路を示す回路図である。
Ｒ1 、Ｒ2 、Ｒ1'、Ｒ2'…抵抗 Ｑ1 、Ｑ2 、Ｑ1'、Ｑ2'…データラッチ用差動対 Ｑ3 、Ｑ4 、Ｑ3'、Ｑ4'…データホールド用差動対 Ｑ5 、Ｑ6 、Ｑ5'、Ｑ6'…差動対切替用差動対 Ｑ0 、Ｑ0'…クロック信号入力用トランジスタ Ｉ1 、Ｉ1'…定電流源 Ｖin1 、Ｖin2 …入力信号 Ｖout1、Ｖout2…出力信号 ＶREF …基準電圧 ＣＬＫ、ＣＬＫ’…クロック信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 3/286 H03K 3/289
Claims (4)
- 【請求項１】 第１、第２の電源配線手段（ＶCC、−Ｖ
EE）と、 該第１の電源配線手段に第１の負荷抵抗（Ｒ1)を介して
接続されたコレクタ、第１の入力信号（Ｖin1)を受ける
ベース及びエミッタを有する第１のトランジスタ（Ｑ1)
と、 該第１の電源配線手段に第２の負荷抵抗（Ｒ2)を介して
接続されたコレクタ、第２の入力信号（Ｖin2)を受ける
ベース及び前記第１のトランジスタのエミッタに接続さ
れたエミッタを有する第２のトランジスタ（Ｑ2)と、 前記第１のトランジスタのコレクタに接続されたコレク
タ、前記第２のトランジスタのコレクタに接続されたベ
ース及びエミッタを有する第３のトランジスタ（Ｑ3)
と、 前記第２のトランジスタのコレクタに接続されたコレク
タ、前記第１のトランジスタのコレクタに接続されたベ
ース及び前記第３のトランジスタのエミッタに接続され
たエミッタを有する第４のトランジスタ（Ｑ4)と、 前記第１、第２のトランジスタの共通エミッタに接続さ
れたコレクタ、ベース及びエミッタを有する第５のトラ
ンジスタ（Ｑ5)と、 前記第３、第４のトランジスタの共通エミッタに接続さ
れたコレクタ、ベース及びエミッタを有する第６のトラ
ンジスタ（Ｑ6)と、 前記第５、第６のトランジスタの共通エミッタと前記第
２の電源配線手段との間に接続された定電流源（Ｉ1)
と、 前記第１の電源配線手段に接続されたコレクタ、第１の
クロック信号（ＣＬＫ')を受けるベース及び前記第５の
トランジスタのベースに接続されたエミッタを有し、前
記第５のトランジスタにダーリントン接続された第７の
トランジスタ（Ｑ0') と、 前記第１の電源配線手段に接続されたコレクタ、第２の
クロック信号（ＣＬＫ) を受けるベース及び前記第６の
トランジスタのベースに接続されたエミッタを有し、前
記第６のトランジスタにダーリントン接続された第８の
トランジスタ（Ｑ0)とを具備し、前記第１、第２のトラ
ンジスタのコレクタを出力（Ｖout1、Ｖout2) としたフ
リップフロップ回路。 - 【請求項２】 請求項１に記載のフリップフロップ回路
（Ｒ1 、Ｒ2 、Ｑ1 〜Ｑ6 、Ｑ0 、Ｑ0') の前記第７、
第８のトランジスタ（Ｑ0 、Ｑ0') を除く部分をマスタ
部とし、請求項１に記載のフリップフロップ回路
（Ｒ1 、Ｒ2 、Ｑ1 〜Ｑ6 、Ｑ0 、Ｑ0') の前記第７、
第８のトランジスタ（Ｑ0 、Ｑ0') を除く部分をスレー
ブ部とし、 前記マスタ部の各出力を前記スレーブ部の各入力とし、 前記第１の電源配線手段に接続されたコレクタ、第１の
クロック信号（ＣＬＫ）を受けるベース、及び前記マス
タ部の第６のトランジスタのベース及び前記スレーブ部
の第５のトランジスタのベースに接続されたエミッタを
有し、前記マスタ部の第６のトランジスタ及び前記スレ
ーブ部の第５のトランジスタにダーリントン接続された
第９のトランジスタ（Ｑ0)と、 前記第１の電源配線手段に接続されたコレクタ、第２の
クロック信号（ＣＬＫ'）を受けるベース、及び前記マ
スタ部の第５のトランジスタのベース及び前記スレーブ
部の第６のトランジスタのベースに接続されたエミッタ
を有し、前記マスタ部の第５のトランジスタ及び前記ス
レーブ部の第６のトランジスタにダーリントン接続され
た第１０のトランジスタ（Ｑ0') とを具備したマスタ・
スレーブ形フリップフロップ回路。 - 【請求項３】 請求項２に記載のマスタ・スレーブ形フ
リップフロップ回路において、スレーブ部の出力をマス
タ部の入力に帰還せしめた分周回路。 - 【請求項４】 請求項３に記載の分周回路を複数個縦列
接続せしめた分周回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152967A JP2776201B2 (ja) | 1993-05-31 | 1993-05-31 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5152967A JP2776201B2 (ja) | 1993-05-31 | 1993-05-31 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338769A JPH06338769A (ja) | 1994-12-06 |
| JP2776201B2 true JP2776201B2 (ja) | 1998-07-16 |
Family
ID=15552076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5152967A Expired - Lifetime JP2776201B2 (ja) | 1993-05-31 | 1993-05-31 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2776201B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011155452A (ja) * | 2010-01-27 | 2011-08-11 | Renesas Electronics Corp | 差動論理回路、分周回路、及び周波数シンセサイザ |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212554A (en) * | 1975-07-21 | 1977-01-31 | Nec Corp | Vertical type current converter circuit |
| JPS6367013A (ja) * | 1986-09-08 | 1988-03-25 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0666655B2 (ja) * | 1987-03-31 | 1994-08-24 | 日本電気株式会社 | Ｅｃｌ集積回路 |
| JPS63296524A (ja) * | 1987-05-28 | 1988-12-02 | Sony Corp | 電流切換回路 |
| JPH0736504B2 (ja) * | 1988-07-27 | 1995-04-19 | 日本電気株式会社 | マスタースレーブ型ｄタイプフリップフロップ回路 |
| JPH0252523A (ja) * | 1988-08-17 | 1990-02-22 | Sony Corp | 電流源切換回路 |
| JP2913670B2 (ja) * | 1989-06-19 | 1999-06-28 | 日本電気株式会社 | 分周回路 |
-
1993
- 1993-05-31 JP JP5152967A patent/JP2776201B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06338769A (ja) | 1994-12-06 |
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