JP2681938B2 - フリツプフロツプ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路のフリップフロップに関し，特に複
数の入力信号の中から任意の信号を選択してラッチする
セレクタ付きマスター・スレイブ型フリップフロップに
関する。 〔従来の技術〕 従来，この種のマスター・スレイブ型フリップフロッ
プにおいては，マスターラッチからスレイブラッチへの
伝達信号にフリップフロップの入出力信号と同じ論理振
幅を持つ信号が用いられていた。 第２図は従来のフリップフロップの一例を示す図であ
る。第２図において，互いのエミッタが結合されたNPN
形トランジスタ101と102,NPN形トランジスタ103と104,
及びNPN形トランジスタ105と106によりマスター側のラ
ッチが構成され，互いにエミッタが結合されたNPN形ト
ランジスタ107と108,NPN形トランジスタ109と110,及びN
PN形トランジスタ111と112によりスレイブ側のラッチが
構成され，互いのエミッタが結合されたNPN形トランジ
スタ113と114と115,及びNPN形トランジスタ116と117と1
18によりセレクタが構成されている。 トランジスタ101と102は互いのエミッタが結合されて
第１のエミッタ結合部120を形成し，トランジスタ103と
104は互いのエミッタが結合されて第２のエミッタ結合
部121を形成している。第１のエミッタ結合部120にはト
ランジスタ105のコレクタが接続され，第２のエミッタ
結合部121にはトランジスタ106のコレクタが接続されて
いる。トランジスタ105とトランジスタ106は互いのエミ
ッタが結合されて第３のエミッタ結合部122を形成して
いる。 トランジスタ101のコレクタとトランジスタ103のコレ
クタとトランジスタ104のベースは互いに結合されて第
１のコレクタ結合部130を形成し，トランジスタ102のコ
レクタとトランジスタ104のコレクタとトランジスタ103
のベースは互いに結合されて第２のコレクタ結合部131
を形成している。 第１のコレクタ結合部130には抵抗140の一方の端子が
接続されており，抵抗140の他方の端子は第１の電源電
位170に接続されている。第２のコレクタ結合部131には
抵抗141の一方の端子が接続されており，抵抗141の他方
の端子は第１の電源電位170に接続されている。 第３のエミッタ結合部122には定電流源160の一方の端
子が接続され，定電流源160の他方の端子は，第１の電
源電位170よりも電位の低い第２の電源電位171に接続さ
れ，第３のエミッタ結合部122から第２の電源電位171へ
向って一定値I₁の電流を流している。 以上のように接続されたトランジスタ101,102,103,10
4,105,106,抵抗140,141,及び定電流源160とによりマス
ターラッチ回路195が構成されている。 このマスターラッチ回路は，第１の電源電位170から
第２の電源電位171までの間に，第１のエミッタ結合部1
20と第３のエミッタ結合部122あるいは第２のエミッタ
結合部121と第３のエミッタ結合部122というような２段
階のエミッタ結合部を持つ構成になっていることから，
縦型２段のエミッタ・カップルド・ロジック（Emitter
Coupled Logic:以後ECLと略す）回路と称される。 マスターラッチ回路195では，トランジスタ101のベー
スに入力データD₃が供給され，トランジスタ102のベー
スに接続された第１のリファレンス電位172に入力デー
タD_Sの論理振幅の中間に相当する直流電位V_R1が供給さ
れ，トランジスタ105のベースに接続されたクロック端
子190にクロック信号Ｘが供給され，トランジスタ106の
ベースに接続された第２のリファレンス電位173にクロ
ック信号Ｘの論理振幅の中間に相当する直流電位V_R2が
供給されている。次に，マスターラッチ回路195の動作
について説明する。 いま，クロック端子190に供給されているクロック信
号Ｘが第２のリファレンス電位V_R2に比較してハイレベ
ルにある時、トランジスタ105がオン状態，トランジス
タ106がオフ状態になり，電流I₁はトランジスタ105を通
って定電流源160へと流れている。 この時，トランジスタ101のベースに供給された入力
データD_Sがトランジスタ102のベースに供給されている
第１のリファレンス電位V_R1に比較してハイレベルにあ
るとすると，トランジスタ101がオン，トランジスタ102
がオフとなり，電流I₁はトランジスタ101を通ってトラ
ンジスタ105のコレクタへと流れる。すなわち，電流I₁
は第１の電源電位170から，抵抗140,トランジスタ101,
トランジスタ105,及び定電流源160を順に通って第２の
電源電位171へと流れ込む。このため，上記の電流パス
上にある第１のコレクタ結合部130はローレベルとな
り，電流パス上にない第２のコレクタ結合部131はハイ
レベルとなる。 ここで，トランジスタ104のベースは第１のコレクタ
結合部130に接続されているため，ローレベル状態にあ
り，トランジスタ103のベースは，第２のコレクタ結合
部131に接続されているため，ハイレベル状態にある。 クロック信号Ｘがハイレベルからローレベルに立下が
ると，第２のリファレンス電位V_R2に接続されているト
ランジスタ106のベース電位の方がトランジスタ105のベ
ース電位より高くなるため，トランジスタ105はオフ，
トランジスタ106はオンへと変り，トランジスタ105を流
れていた電流I₁はトランジスタ106を流れるように切替
る。 この時，トランジスタ103のベースはハイレベル，ト
ランジスタ104のベースはローレベルの状態にあったた
め，トランジスタ103がオン，トランジスタ104がオフと
なり，電流I₁はトランジスタ103を流れる。すなわち，
電流I₁は第１の電源電位170から抵抗140,トランジスタ1
03,トランジスタ106,及び定電流源160を順に通って第２
の電源電位171へと流れ込む。従って，第１のコレクタ
結合部130にはローレベルが，第２のコレクタ結合部131
にはハイレベルがラッチされる。 トランジスタ101のベースに供給された入力データD_S
がトランジスタ102のベースに供給されている第１のリ
ファレンス電位V_R1に比較してローレベルにあった時
は，クロック信号Ｘがハイレベルの時，電流I₁は第１の
電源電位170から抵抗141トランジスタ102,トランジスタ
105,及び定電流源160を順に通って流れており，電流パ
ス上にある第２のコレクタ結合部131はローレベル，電
流パス上にない第１のコレクタ結合部130はハイレベル
になっている。この時，第１のコレクタ結合部130に接
続されたトランジスタ104のベースはハイレベル，第２
のコレクタ結合部131に接続されたトランジスタ103のベ
ースはローレベルの状態になっており，クロック信号Ｘ
がハイレベルからローレベルに立下がると電流I₁は第１
の電源電位170から抵抗141,トランジスタ104,トランジ
スタ106,及び定電流源160を順に通って流れるため，第
１のコレクタ結合部130にはハイレベルが第２のコレク
タ結合部131にはローレベルがラッチされる。 このようにマスターラッチ回路195では，クロック信
号Ｘがハイレベルからローレベルに立下がると，第１の
コレクタ結合部130には入力データD_Sの負論理レベル
を，第２のコレクタ共通部131には入力データD_Sの正論
理レベルをラッチされる。 スレイブラッチ回路196はマスターラッチ回路と同一
の回路構成を有する縦型２段のECL回路である。すなわ
ち，スレイブラッチ回路196のトランジスタ107,108,10
9,110,111,112,抵抗142,143,及び定電流源161はそれぞ
れマスターラッチ回路195のトランジスタ101,102,103,1
04,105,106,抵抗140,141,及び定電流源160に相当し，第
4,第5,第６のエミッタ結合部123,124,125,及び第3,第４
のコレクタ結合部132,133はそれぞれマスターラッチ回
路195の第1,第2,第３のエミッタ結合部120,121,122,及
び第1,第２のコレクタ結合部130,131に相当する。ま
た，スレイブラッチ回路196の出力部には，トランジス
タ119,抵抗145によるエミッタフォロワが接続され，エ
ミッタフォロワ出力をフリップフロップの出力信号D_OUT
としている。 スレイブラッチ回路196もマスターラッチ回路195と同
様のラッチ動作を行ない，第３のコレクタ結合部132に
マスターラッチ回路195の出力である入力データD_Mの負
論理レベルを，第４のコレクタ結合部133に入力データD
_Mの正論理レベルをラッチする。ただし，マスターラッ
チ回路195では，トランジスタ105のベースにクロック信
号Ｘを入力し，トランジスタ106のベースに第２のリフ
ァレンス電位V_R2を入力したのに対し，スレイブラッチ
回路196では，トランジスタ105に相当するトランジスタ
111のベースに第２のリファレンス電位V_R2を入力し，ト
ランジスタ106に相当するトランジスタ112のベースにク
ロック信号Ｘを入力しており，クロック信号Ｘと第２の
リファレンス電位V_R2の接続関係が逆になっている。こ
のため，マスターラッチ回路195ではクロック信号Ｘが
ハイレベルからローレベルへ立下がる時，データをラッ
チしたのに対し，スレイブラッチ回路196ではクロック
信号Ｘがローレベルからハイレベルへ立上がる時にデー
タをラッチする。 セレクタ回路197は互いにエミッタが結合されたトラ
ンジスタ113,114,115及び定電流源162から成る第１のゲ
ート回路と，互いにエミッタが結合されたトランジスタ
116,117,118及び定電流源163から成る第２のゲート回路
とから構成されている。 トランジスタ113,114,115は互いにエミッタが結合さ
れ，エミッタ結合部126を形成しており，トランジスタ1
13,114のコレクタは結合されて第１の電源電位170に接
続され，トランジスタ115のコレクタは抵抗144を介して
第１の電源電位170に接続されている。エミッタ結合部1
26には定電流源162の一方の端子が接続され，定電流源1
62の他方の端子は第２の電源電位171に接続されてお
り，エミッタ結合部126から第２の電源電位171へ向って
一定値I₁の電流を流している。 この回路は，第１の電源電位170から第２の電源電位1
71までの間にエミッタ結合部126を１段持っていること
から，マスターラッチ回路195やスレイブラッチ回路196
の縦型２段ECL回路に対比して,1段型のECL回路と称され
る。 第２のゲート回路は第１のゲート回路と同一の回路構
成を有する１段型ECL回路である。すなわち，第２のゲ
ート回路のトランジスタ116,117,118,及び定電流源163
はそれぞれ第１のゲート回路のトランジスタ113,114,11
5,及び定電流源162に相当し，エミッタ結合部127は第１
のゲート回路のエミッタ結合部126に相当する。第２の
ゲート回路のトランジスタ118のコレクタは，第１のゲ
ート回路のトランジスタ115のコレクタと結合してお
り，第１のゲート回路と第２のゲート回路とで抵抗144
を共有している。 セレクタ回路197の動作について説明する。 第１のゲート回路のトランジスタ113のベースに第１
の入力データD₁が供給され，トランジスタ114のベース
に第１の入力データD₁を選択するためのセレクト信号S₁
が供給されている。第２のゲート回路のトランジスタ11
6のベースに第２の入力データD₂が供給され，トランジ
スタ117のベースに第２の入力データD₂を選択するため
のセレクト信号S₂が供給されている。また，トランジス
タ115と118のベースには，第１の入力データD₁，第２の
入力データD₂，及びセレクト信号S₁，S₂の論理振幅の中
間に相当する直流電位V_R2が供給されている。 今，第２のリファレンス電位V_R2に比べてセレクト信
号S₁がローレベルセレクト信号S₂がハイレベルの場合を
考える。 この時，第２のゲート回路においては，トランジスタ
117のベース電位の方が第２のリファレンス電位V_R2が供
給されたトランジスタ118のベース電位より高いため，
トランジスタ117がオン，トランジスタ118がオフとな
る。このため，トランジスタ116のベース供給されてい
る入力データD₂がハイレベルであるかローレベルである
かに関係なく，電流I₁は第１の電源電位170からトラン
ジスタ117のある枝を通って定電流源163へと流れ，トラ
ンジスタ118はオフ状態になる。 また，この時，第１のゲート回路では，トランジスタ
114のベース電位は第２のリファレンス電位V_R2が供給さ
れたトランジスタ115のベース電位より低いため，トラ
ンジスタ114がオフ状態となり，電流I₁はトランジスタ1
13もしくはトランジスタ115を通って定電流源162へと流
れるが，どちらを流れるかはトランジスタ113のベース
に供給された第１の入力データD₁により決定される。す
なわち，第１の入力データD₁が第２のリファレンス電位
V_R2よりもローレベルならば，トランジスタ113はオフ，
トランジスタ115がオンとなり，電流I₁はトランジスタ1
15を流れ，もし第１の入力データD₁が第２のリファレン
ス電位V_R2よりもハイレベルならば，トランジスタ113が
オン，トランジスタ115がオフとなり，電流I₁はトラン
ジスタ113を流れる。 第１の入力データD₁がローレベルで電流I₁がトランジ
スタ115を流れると，トランジスタ115とトランジスタ11
8のコレクタ結合部134はローレベルとなる。また，第１
の入力データD₁がハイレベルで電流I₁がトランジスタ11
3を流れると，第１のゲート回路のトランジスタ115にも
第２のゲート回路のトランジスタ118にも電流が流れな
いため，コレクタ結合部134はハイレベルとなる。 以上のように，セレクト信号S₁がローレベル，セレク
ト信号S₂がハイレベルの時は，コレクタ結合部134に第
１の入力データD₁の論理値が選択されて現れ，これがセ
レクタ回路197の出力D_Sとなる。 セレクト信号S₁がハイレベル，セレクト信号S₂がロー
レベルの時は，セレクト信号S₁がローレベル，セレクト
信号S₂がハイレベルの時における第１のゲート回路の動
作と第２のゲート回路の動作が入れ替りになるため，コ
レクタ結合部134には第２の入力データD₂の論理値が選
択されて現れ，これがセレクタ回路197の出力D_Sとな
る。 第２図に例示したフリップフロップは，上述したよう
なマスターラッチ回路195,スレイブラッチ回路196,及び
セレクタ回路197より構成されており，セレクタ回路197
においてセレクト信号S₁，S₂により選択された入力デー
タD₁もしくはD₂の一方が，コレクタ結合部134に現れ，
これがマスターラッチ回路195とスレイブラッチ回路196
から成るマスター・スレイブ型フリップフロップにてラ
ッチされる。 〔発明が解決しようとする問題点〕 上述した従来のフリップフロップでは，マスターラッ
チ回路195からスレイブラッチ回路196への伝達信号に，
フリップフロップへの入出力信号と同じ論理振幅を持つ
信号を用いていた。すなわち，抵抗141の抵抗値をＲと
すると，マスターラッチ回路195の出力信号D_Mの論理振
幅V_lは、定電流源の電流値I₁からV_lI_1Rとなるが，こ
の論理振幅V_lの値がフリップフロップの入力信号D₁，
D₂，S₁，S₂,Xや出力信号D_OUT等と同じ値になるように作
られていた。このため，マスターラッチ回路の出力がハ
イレベルの時に，スレイブラッチ回路の入力トランジス
タ107のベース電位はコレクタ電位より高くなり，トラ
ンジスタ107が飽和するために，スレイブラッチ回路の
信号伝播遅延時間が大きく，フリップフロップとしての
高速動作に支障をきたすという欠点がある。 〔問題点を解決するための手段〕 本発明によるフリップフロップは， 少なくとも第１及び第２のトランジスタを含み，該第
１及び第２のトランジスタのエミッタが互いに結合され
た第１のエミッタ結合部と，第３及び第４のトランジス
タを含み，該第３及び第４のトランジスタのエミッタが
互いに結合された第２のエミッタ結合部と，前記第１の
エミッタ結合部にコレクタが接続された第５のトランジ
スタと前記第２のエミッタ結合部にコレクタが接続され
た第６のトランジスタとを含み，前記第５及び第６のト
ランジスタのエミッタが互いに結合された第３のエミッ
タ結合部の３つのエミッタ結合部を有し，前記第１のト
ランジスタのコレクタと前記第３のトランジスタのコレ
クタと前記第４のトランジスタのベースが互いに接続さ
れた第１のコレクタ結合部と，前記第２のトランジスタ
のコレクタと前記第４のトランジスタのコレクタと前記
第３のトランジスタのベースが互いに接続された第２の
コレクタ結合部の２つのコレクタ結合部を有し，前記第
１及び第２のコレクタ結合部にそれぞれ一端が接続され
た第１及び第２の抵抗を含み，該第１及び第２の抵抗の
他端が互いに接続された共通コレクタ抵抗部を有し，該
共通コレクタ抵抗部に一端が接続された第３の抵抗を有
し，前記第３のエミッタ結合部に一端が接続された第１
の定電流源を有し，前記第３の抵抗の他端に接続された
第１の電源電位から前記第１の定電流源の他端に接続さ
れた第２の電源電位に向かって一定の電流を流して差動
動作させる第１のラッチ回路と， 第７及び第８のトランジスタを含み，該第７及び第８
のトランジスタのエミッタが互いに結合された第４のエ
ミッタ結合部と，第９及び第10のトランジスタを含み，
該第９及び第10のトランジスタのエミッタが互いに結合
された第５のエミッタ結合部と，前記第４のエミッタ結
合部にコレクタが接続された第11のトランジスタと前記
第５のエミッタ結合部にコレクタが接続された第12のト
ランジスタとを含み，前記第11及び第12のトランジスタ
のエミッタが互いに結合された第６のエミッタ結合部の
３つのエミッタ結合部を有し，前記第７のトランジスタ
のコレクタと前記第９のトランジスタのコレクタと前記
第10のトランジスタのベースが互いに接続された第３の
コレクタ結合部と，前記第８のトランジスタのコレクタ
と前記第10のトランジスタのコレクタと前記第９のトラ
ンジスタのベースが互いに接続された第４のコレクタ結
合部の２つのコレクタ結合部を有し，前記第３及び第４
のコレクタ結合部にそれぞれ一端が接続され，他端が共
通に前記第１の電源電位に接続された第４及び第５の抵
抗を有し，前記第６のエミッタ結合部に一端が接続さ
れ，他端が前記第２の電源電位に接続された第２の定電
流源を有し，前記第１のラッチ回路の正論理出力若しく
は負論理出力のいずれか一方を入力とする第２のラッチ
回路と， エミッタ同士が結合され，コレクタが直接若しくは抵
抗を介して前記第１の電源電位に接続された複数のトラ
ンジスタを有し，該複数のトランジスタのエミッタ同士
が結合された点に定電流源が接続されて，前記第２の電
源電位に向かって一定の電流を流して差動動作させるゲ
ート回路を少なくとも２つ以上含み，これらゲート回路
の入力のうちのいずれかを選択して，前記第１のラッチ
回路の入力とするセレクタ回路とから構成され， 前記第１のラッチ回路から前記第２のラッチ回路への
伝播信号だけを回路外部との入出力信号の論理振幅より
小さい論理振幅で，かつ低い直流レベルにシフトさせた
信号にして動作させることを特徴とする。 〔実施例〕 次に本発明の実施例について図面を参照して説明す
る。 第１図は本発明の一実施例によるフリップフロップの
構成を示す回路図である。 第１図の回路は，第２図に示した従来技術によるフリ
ップフロップにおいて，マスターラッチ回路195を抵抗1
40と抵抗141の第１の電源電位170に接続されていた側の
端子を直接第１の電源電位170に接続しないで，これら
の端子同士を結合して共通コレクタ抵抗部50を形成し，
これに第３の抵抗42を接続した上で第１の電源電位70に
接続したものである。95はマスターラッチ回路,96はス
レイブラッチ回路,97はセレクタ回路であり，これら各
々の回路の動作およびフリップフロップとしての全体の
動作は，従来技術にて説明したものと同じであるため，
ここでは説明を省略する。 本発明のフリップフロップにおいては，マスターラッ
チ回路95の出力信号D_Mの論理振幅V_lMはセレクタ回路97
の出力信号D_Sやスレイブラッチ回路96の出力信号D_Lの論
理振幅V_lSより小さくなるように，たとえばそれらの1/2
の大きさになるように設定される。これは，各定電流源
60,61,62,63の電流値をI₁とし，抵抗43,44,45の抵抗値
をR_Sとすると，論理振幅V_lSは V_lSI₁・R_S で示され，またマスターラッチ回路95では抵抗40,41の
抵抗値をR_Mとすると，その出力信号D_Mの論理振幅V_lMは V_lMI₁・R_M で示されることから， なる関係を満すように抵抗値R_M，R_Sを設定すれば良い。 また，マスターラッチ回路95では，抵抗42が抵抗40,4
1と第１の電源電位70との間に接続されている。抵抗42
には常時ほぼI₁なる電流が流れるため，この抵抗値をR
_C0とすると，マスターラッチ回路95の出力信号D_MはI₁・
R_C0の電位差だけ，直流レベルが低くシフトした信号に
なる。 この時，直流レベルのシフト量が出力信号D_Mの論理振
幅V_lMの1/2になるようにR_C0の値を設定する。これによ
り，第１のリファレンス電位V_R1が振幅の中央に来るた
め，この信号を直接スレイブラッチ回路96のトランジス
タ７に接続して動作させることが可能となる。 マスターラッチ回路95の出力信号D_Mがハイレベルの
時，スレイブラッチ回路96にこのデータが入力される
と，コレクタ結合部32はローレベルとなるが，本発明に
おいては，D_Mのハイレベルが従来のものよりも低い直流
電位側にシフトしているため，トランジスタ７のコレク
タ電位はベース電位に比べて飽和するまでに低くなら
ず，その結果，スレイブラッチ回路の伝播遅延時間の遅
れを防ぐことができ，フリップフロップの高速動作を可
能にすることができる。 〔発明の効果〕 以上説明したように本発明は，少なくとも第１及び第
２のトランジスタを含み，該第１及び第２のトランジス
タのエミッタが互いに結合された第１のエミッタ結合部
と，第３及び第４のトランジスタを含み，該第３及び第
４のトランジスタのエミッタが互いに結合された第２の
エミッタ結合部と，前記第１のエミッタ結合部にコレク
タが接続された第５のトランジスタと前記第２のエミッ
タ結合部にコレクタが接続された第６のトランジスタと
を含み，前記第５及び第６のトランジスタのエミッタが
互いに結合された第３のエミッタ結合部の３つのエミッ
タ結合部を有し，前記第１のトランジスタのコレクタと
前記第３のトランジスタのコレクタと前記第４のトラン
ジスタのベースが互いに接続された第１のコレクタ結合
部と，前記第２のトランジスタのコレクタと前記第４の
トランジスタのコレクタと前記第３のトランジスタのベ
ースが互いに接続された第２のコレクタ結合部の２つの
コレクタ結合部を有し，前記第１及び第２のコレクタ結
合部にそれぞれ一端が接続された第１及び第２の抵抗を
含み，該第１及び第２の抵抗の他端が互いに接続された
共通コレクタ抵抗部を有し，該共通コレクタ抵抗部に一
端が接続された第３の抵抗を有し，前記第３のエミッタ
結合部に一端が接続された第１の定電流源を有し，前記
第３の抵抗の他端に接続された第１の電源電位から前記
第１の定電流源の他端に接続された第２の電源電位に向
かって一定の電流を流して差動動作させる第１のラッチ
回路と，第７及び第８のトランジスタを含み，該第７及
び第８のトランジスタのエミッタが互いに結合された第
４のエミッタ結合部と，第９及び第10のトランジスタを
含み，該第９及び第10のトランジスタのエミッタが互い
に結合された第５のエミッタ結合部と，前記第４のエミ
ッタ結合部にコレクタが接続された第11のトランジスタ
と前記第５のエミッタ結合部にコレクタが接続された第
12のトランジスタとを含み，前記第11及び第12のトラン
ジスタのエミッタが互いに結合された第６のエミッタ結
合部の３つのエミッタ結合部を有し，前記第７のトラン
ジスタのコレクタと前記第９のトランジスタのコレクタ
と前記第10のトランジスタのベースが互いに接続された
第３のコレクタ結合部と，前記第８のトランジスタのコ
レクタと前記第10のトランジスタのコレクタと前記第９
のトランジスタのベースが互いに接続された第４のコレ
クタ結合部の２つのコレクタ結合部を有し，前記第３及
び第４のコレクタ結合部にそれぞれ一端が接続され，他
端が共通に前記第１の電源電位に接続された第４及び第
５の抵抗を有し，前記第６のエミッタ結合部に一端が接
続され，他端が前記第２の電源電位に接続された第２の
定電流源を有し，前記第１のラッチ回路の正論理出力若
しくは負論理出力のいずれか一方を入力とする第２のラ
ッチ回路と，エミッタ同士が結合され，コレクタが直接
若しくは抵抗を介して前記第１の電源電位に接続された
複数のトランジスタを有し，該複数のトランジスタのエ
ミッタ同士が結合された点に定電流源が接続されて，前
記第２の電源電位に向かって一定の電流を流して差動動
作させるゲート回路を少なくとも２つ以上含み，これら
ゲート回路の入力のうちのいずれかを選択して，前記第
１のラッチ回路の入力とするセレクタ回路とから構成さ
れ，第１のラッチ回路から第２のラッチ回路への伝播信
号だけを，回路外部との入出力信号の論理振幅より小さ
い論理振幅で，かつ低い直流レベルにシフトさせた信号
にして動作させることにより，第１のラッチ回路の出力
信号を受ける第２のラッチ回路の入力トランジスタにお
いて，ベースに入力される信号がハイレベルの時に，コ
レクタ電位がベース電位より低くなりすぎるために発生
するトランジスタの飽和状態を防止し，飽和状態が引起
こす第２のラッチ回路における伝播遅延時間の増加を防
いで，フリップフロップの高速動作を可能にすることが
できるという効果がある。

【図面の簡単な説明】 第１図は本発明の一実施例によるフリップフロップの構
成を示す回路図，第２図は従来技術におけるフリップフ
ロップの構成例を示す回路図である。 １〜19…トランジスタ,40〜46…抵抗,60〜63…定電流
源,20〜27…エミッタ結合部,30〜36…コレクタ結合部,5
0…共通コレクタ抵抗部,70…第１の電源電位,71…第２
の電源電位,72…第１のリファレンス電位,73…第２のリ
ファレンス電位,80,82…入力データ信号端子,81,83…セ
レクト信号端子,90…クロック信号端子,75…データ出力
端子,95…マスターラッチ回路,96…スレイブラッチ回
路,97…セレクタ回路。

Claims (1)

1. (57)【特許請求の範囲】 １．少なくとも第１及び第２のトランジスタを含み，該
   第１及び第２のトランジスタのエミッタが互いに結合さ
   れた第１のエミッタ結合部と，第３及び第４のトランジ
   スタを含み，該第３及び第４のトランジスタのエミッタ
   が互いに結合された第２のエミッタ結合部と，前記第１
   のエミッタ結合部にコレクタが接続された第５のトラン
   ジスタと前記第２のエミッタ結合部にコレクタが接続さ
   れた第６のトランジスタとを含み，前記第５及び第６の
   トランジスタのエミッタが互いに結合された第３のエミ
   ッタ結合部の３つのエミッタ結合部を有し，前記第１の
   トランジスタのコレクタと前記第３のトランジスタのコ
   レクタと前記第４のトランジスタのベースが互いに接続
   された第１のコレクタ結合部と，前記第２のトランジス
   タのコレクタと前記第４のトランジスタのコレクタと前
   記第３のトランジスタのベースが互いに接続された第２
   のコレクタ結合部の２つのコレクタ結合部を有し，前記
   第１及び第２のコレクタ結合部にそれぞれ一端が接続さ
   れた第１及び第２の抵抗を含み，該第１及び第２の抵抗
   の他端が互いに接続された共通コレクタ抵抗部を有し，
   該共通コレクタ抵抗部に一端が接続された第３の抵抗を
   有し，前記第３のエミッタ結合部に一端が接続された第
   １の定電流源を有し，前記第３の抵抗の他端に接続され
   た第１の電源電位から前記第１の定電流源の他端に接続
   された第２の電源電位に向かって一定の電流を流して差
   動動作させる第１のラッチ回路と， 第７及び第８のトランジスタを含み，該第７及び第８の
   トランジスタのエミッタが互いに結合された第４のエミ
   ッタ結合部と，第９及び第10のトランジスタを含み，該
   第９及び第10のトランジスタのエミッタが互いに結合さ
   れた第５のエミッタ結合部と，前記第４のエミッタ結合
   部にコレクタが接続された第11のトランジスタと前記第
   ５のエミッタ結合部にコレクタが接続された第12のトラ
   ンジスタとを含み，前記第11及び第12のトランジスタの
   エミッタが互いに結合された第６のエミッタ結合部の３
   つのエミッタ結合部を有し，前記第７のトランジスタの
   コレクタと前記第９のトランジスタのコレクタと前記第
   10のトランジスタのベースが互いに接続された第３のコ
   レクタ結合部と，前記第８のトランジスタのコレクタと
   前記第10のトランジスタのコレクタと前記第９のトラン
   ジスタのベースが互いに接続された第４のコレクタ結合
   部の２つのコレクタ結合部を有し，前記第３及び第４の
   コレクタ結合部にそれぞれ一端が接続され，他端が共通
   に前記第１の電源電位に接続された第４及び第５の抵抗
   を有し，前記第６のエミッタ結合部に一端が接続され，
   他端が前記第２の電源電位に接続された第２の定電流源
   を有し，前記第１のラッチ回路の正論理出力若しくは負
   論理出力のいずれか一方を入力とする第２のラッチ回路
   と， エミッタ同士が結合され，コレクタが直接若しくは抵抗
   を介して前記第１の電源電位に接続された複数のトラン
   ジスタを有し，該複数のトランジスタのエミッタ同士が
   結合された点に定電流源が接続されて，前記第２の電源
   電位に向かって一定の電流を流して差動動作させるゲー
   ト回路を少なくとも２つ以上含み，これらゲート回路の
   入力のうちのいずれかを選択して，前記第１のラッチ回
   路の入力とするセレクタ回路とから構成され， 前記第１のラッチ回路から前記第２のラッチ回路への伝
   播信号だけを回路外部との入出力信号の論理振幅より小
   さい論理振幅で，かつ低い直流レベルにシフトさせた信
   号にして動作させることを特徴とするフリップフロッ
   プ。