JP2718036B2 - フリツプフロツプ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路のフリップフロップに関し，特に複
数の入力信号の中から任意の信号を選択してラッチする
セレクタ付きマスター・スレイブ型フリップフロップに
関する。 〔従来の技術〕 従来，この種のマスター・スレイブ型フリップ・フロ
ップにおいては，マスターラッチからスレイブラッチへ
の伝達信号にフリップフロップの入出力信号と同じ論理
振幅を持つ信号が用いられていた。 第２図は従来のフリップフロップの一例を示す図であ
る。第２図において，互いのエミッタが結合されたNPN
形トランジスタ101と102,NPN形トランジスタ103と104,
及びNPN形トランジスタ105と106によりマスター側のラ
ッチが構成され，互いのエミッタが結合されたNPN形ト
ランジスタ107と108,NPN形トランジスタ109と110,及びN
PN形トランジスタ111と112によりスレイブ側のラッチが
構成され，互いのエミッタが結合されたNPN形トランジ
スタ113と114と115,及びNPN形トランジスタ116と117と1
18によりセレクタが構成されている。 トランジスタ101と102は互いのエミッタが結合されて
第１のエミッタ結合部120を形成し，トランジスタ103と
104は互いのエミッタが結合されて第２のエミッタ結合
部121を形成している。第１のエミッタ結合部120にはト
ランジスタ105のコレクタが接続され，第２のエミッタ
結合部121にはトランジスタ106のコレクタが接続されて
いる。トランジスタ105とトランジスタ106は互いのエミ
ッタが結合されて第３のエミッタ結合部122を形成して
いる。 トランジスタ101のコレクタとトランジスタ103のコレ
クタとトランジスタ104のベースは互いに結合されて第
１のコレクタ結合部130を形成し，トランジスタ102のコ
レクタとトランジスタ104のコレクタとトランジスタ103
のベースは互いに結合されて第２のコレクタ結合部131
を形成している。 第１のコレクタ結合部130には抵抗140の一方の端子が
接続されており，抵抗140の他方の端子は第１の電源電
位170に接続されている。第２のコレクタ結合部131には
抵抗141の一方の端子が接続されており，抵抗141の他方
の端子は第１の電源電位170に接続されている。 第３のエミッタ結合部122には定電流源160の一方の端
子が接続され，定電流源160の他方の端子は，第１の電
源電位170よりも電位の低い第２の電源電位171に接続さ
れ，第３のエミッタ結合部122から第２の電源電位171へ
向って一定値Ｉ₁の電流を流している。 以上のように接続されたトランジスタ101,102,103,10
4,105,106,抵抗140,141,及び定電流源160とによりマス
ターラッチ回路195が構成されている。 このマスターラッチ回路は，第１の電源電位170から
第２の電源電位171までの間に，第１のエミッタ結合部1
20と第３のエミッタ結合部122あるいは第２のエミッタ
結合部121と第３のエミッタ結合部122というような２段
階のエミッタ結合部を持つ構成になっていることから，
縦型２段のエミッタ・カップルド・ロジック（Emitter
Coupled Logic:以後ECLと略す）回路と称される。 マスターラッチ回路195では，トランジスタ101のベー
スに入力データＤ_Sが供給され，トランジスタ102のベー
スに接続された第１のリファレンス電位172に入力デー
タＤ_Sの論理振幅の中間に相当する直流電位Ｖ_R1が供給
され，トランジスタ105のベースに接続されたクロック
端子190にクロック信号Ｘが供給され，トランジスタ106
のベースに接続された第２のリファレンス電位173にク
ロック信号Ｘの論理振幅の中間に相当する直流電位Ｖ_R2
が供給されている。次に，マスターラッチ回路195の動
作について説明する。 いま，クロック端子190に供給されているクロック信
号Ｘが第２のリファレンス電位Ｖ_R2に比較してハイレベ
ルにある時，トランジスタ105がオン状態，トランジス
タ106がオフ状態になり，電流Ｉ₁はトランジスタ105を
通って定電流源160へと流れている。 この時，トランジスタ101のベースに供給された入力
データＤ_Sがトランジスタ102のベースに供給されている
第１のリファレンス電位Ｖ_R1に比較してハイレベルにあ
るとすると，トランジスタ101がオン，トランジスタ102
がオフとなり，電流Ｉ₁はトランジスタ101を通ってトラ
ンジスタ105のコレクタへと流れる。すなわち，電流Ｉ₁
は第１の電源電位170から，抵抗140,トランジスタ101,
トランジスタ105,及び定電流源160を順に通って第２の
電源電位171へと流れ込む。このため，上記の電流パス
上にある第１のコレクタ結合部130はローレベルとな
り，電流パス上にない第２のコレクタ結合部131はハイ
レベルとなる。 ここで，トランジスタ104のベースは第１のコレクタ
結合部130に接続されているため，ローレベル状態にあ
り，トランジスタ103のベースは，第２のコレクタ結合
部131に接続されているため，ハイレベル状態にある。 クロック信号Ｘがハイレベルからローレベルに立下が
ると，第２のリファレンス電位Ｖ_R2に接続されているト
ランジスタ106のベース電位の方がトランジスタ105のベ
ース電位より高くなるため，トランジスタ105はオフ，
トランジスタ106はオンへと変り，トランジスタ105を流
れていた電流Ｉ₁はトランジスタ106を流れるように切替
る。 この時，トランジスタ103のベースはハイレベル，ト
ランジスタ104のベースはローレベルの状態にあったた
め，トランジスタ103がオン，トランジスタ104がオフと
なり，電流Ｉ₁はトランジスタ103を流れる。すなわち，
電流Ｉ₁は第１の電源電位170から抵抗140,トランジスタ
103,トランジスタ106,及び定電流源160を順に通って第
２の電源電位171へと流れ込む。従って，第１のコレク
タ結合部130にはローレベルが，第２のコレクタ結合部1
31にはハイレベルがラッチされる。 トランジスタ101のベースに供給された入力データＤ_S
がトランジスタ102のベースに供給されている第１のリ
ファレンス電位Ｖ_R1に比較してローレベルにあった時
は，クロック信号Ｘがハイレベルの時，電流Ｉ₁は第１
の電源電位170から抵抗141トランジスタ102,トランジス
タ105,及び定電流源160を順に通って流れており，電流
パス上にある第２のコレクタ結合部131はローレベル，
電流パス上にない第１のコレクタ結合部130はハイレベ
ルになっている。この時，第１のコレクタ結合部130に
接続されたトランジスタ104のベースはハイレベル，第
２のコレクタ結合部131に接続されたトランジスタ103の
ベースはローレベルの状態になっており，クロック信号
Ｘがハイレベルからローレベルに立下がると電流Ｉ₁は
第１の電源電位170から抵抗141,トランジスタ104,トラ
ンジスタ106,及び定電流源160を順に通って流れるた
め，第１のコレクタ結合部130にはハイレベルが第２の
コレクタ結合部131にはローレベルがラッチされる。 このようにマスターラッチ回路195では，クロック信
号Ｘがハイレベルからローレベルに立下がると，第１の
コレクタ結合部130には入力データＤ_Sの負論理レベル
を，第２のコレクタ共通部131には入力データＤ_Sの正論
理レベルをラッチされる。 スレイブラッチ回路196はマスターラッチ回路と同一
の回路構成を有する縦型２段のECL回路である。すなわ
ち，スレイブラッチ回路196のトランジスタ107,108,10
9,110,111,112,抵抗142,143,及び定電流源161はそれぞ
れマスターラッチ回路195のトランジスタ101,102,103,1
04,105,106,抵抗140,141,及び定電流源160に相当し，第
4,第5,第６のエミッタ結合部123,124,125,及び第3,第４
のコレクタ結合部132,133はそれぞれマスターラッチ回
路195の第1,第2,第３のエミッタ結合部120,121,122,及
び第1,第２のコレクタ結合部130,131に相当する。ま
た，スレイブラッチ回路196の出力部には，トランジス
タ119,抵抗145によるエミッタフォロワが接続され，エ
ミッタフォロワ出力をフリップフロップの出力信号Ｄ
_OUTとしている。 スレイブラッチ回路196もマスターラッチ回路195と同
様のラッチ動作を行ない，第３のコレクタ結合部132に
マスターラッチ回路195の出力である入力データＤ_Mの負
論理レベルを，第４のコレクタ結合部133に入力データ
Ｄ_Mの正論理レベルをラッチする。ただし，マスターラ
ッチ回路195では，トランジスタ105のベースにクロック
信号Ｘを入力し，トランジスタ106のベースに第２のリ
ファレンス電位Ｖ_R2を入力したのに対し，スレイブラッ
チ回路196では，トランジスタ105に相当するトランジス
タ111のベースに第２のリファレンス電位Ｖ_R2を入力
し，トランジスタ106に相当するトランジスタ112のベー
スにクロック信号Ｘを入力しており，クロック信号Ｘと
第２のリファレンス電位Ｖ_R2の接続関係が逆になってい
る。このため，マスターラッチ回路195ではクロック信
号Ｘがハイレベルからローレベルへ立下がる時，データ
をラッチしたのに対し，スレイブラッチ回路196ではク
ロック信号Ｘがローレベルからハイレベルへ立上がる時
にデータをラッチする。 セレクタ回路197は互いにエミッタが結合されたトラ
ンジスタ113,114,115及び定電流源162から成る第１のゲ
ート回路と，互いにエミッタが結合されたトランジスタ
116,117,118及び定電流源163から成る第２のゲート回路
とから構成されている。 トランジスタ113,114,115は互いにエミッタが結合さ
れ，エミッタ結合部126を形成しており，トランジスタ1
13,114のコレクタは結合されて第１の電源電位170に接
続され，トランジスタ115のコレクタは抵抗144を介して
第１の電源電位170に接続されている。エミッタ結合部1
26には定電流源162の一方の端子が接続され，定電流源1
62の他方の端子は第２の電源電位171に接続されてお
り，エミッタ結合部126から第２の電源電位171へ向って
一定値Ｉ₁の電流を流している。 この回路は，第１の電源電位170から第２の電源電位1
71までの間にエミッタ結合部126を１段持っていること
から，マスターラッチ回路195やスレイブラッチ回路196
の縦型２段ECL回路に対比して,1段型のECL回路と称され
る。 第２のゲート回路は第１のゲート回路と同一の回路構
成を有する１段型ECL回路である。すなわち，第２のゲ
ート回路のトランジスタ116,117,118及び定電流源163は
それぞれ第１のゲート回路のトランジスタ113,114,115,
及び定電流源162に相当し，エミッタ結合部127は第１の
ゲート回路のエミッタ結合部126に相当する。第２のゲ
ート回路のトランジスタ118のコレクタは，第１のゲー
ト回路のトランジスタ115のコレクタと結合しており，
第１のゲート回路と第２のゲート回路とで抵抗144を共
有している。 セレクタ回路197の動作について説明する。 第１のゲート回路のトランジスタ113のベースに第１
の入力データＤ₁が供給され，トランジスタ114のベース
に第１の入力データＤ₁を選択するためのセレクト信号
Ｓ₁が供給されている。第２のゲート回路のトランジス
タ116のベースに第２の入力データＤ₂が供給され，トラ
ンジスタ117のベースに第２の入力データＤ₂を選択する
ためのセレクト信号Ｓ₂が供給されている。また，トラ
ンジスタ115と118のベースには，第１の入力データ
Ｄ₁，第２の入力データＤ₂及びセレクト信号Ｓ₁,S₂の論
理振幅の中間に相当する直流電位Ｖ_R2が供給されてい
る。 今，第２のリファレンス電位Ｖ_R2に比べてセレクト信
号Ｓ₁がローレベル，セレクト信号Ｓ₂がハイレベルの場
合を考える。 この時，第２のゲート回路においては，トランジスタ
117のベース電位の方が第２のリファレンス電位Ｖ_R2が
供給されたトランジスタ118のベース電位より高いた
め，トランジスタ117がオン，トランジスタ118がオフと
なる。このため，トランジスタ116のベースに供給され
ている入力データＤ₂がハイレベルであるかローレベル
であるかに関係なく，電流Ｉ₁は第１の電源電位170から
トランジスタ117のある枝を通って定電流源163へと流
れ，トランジスタ118はオフ状態になる。 また，この時，第１のゲート回路では，トランジスタ
114のベース電位は第２のリファレンス電位Ｖ_R2が供給
されたトランジスタ115のベース電位より低いため，ト
ランジスタ114がオフ状態となり，電流Ｉ₁はトランジス
タ113もしくはトランジスタ115を通って定電流源162へ
と流れるが，どちらを流れるかはトランジスタ113のベ
ースに供給された第１の入力データＤ₁により決定され
る。すなわち，第１の入力データＤ₁が第２のリファレ
ンス電位Ｖ_R2よりもローレベルならば，トランジスタ11
3はオフ，トランジスタ115がオンとなり，電流Ｉ₁はト
ランジスタ115を流れ，もし第１の入力データＤ₁が第２
のリファレンス電位Ｖ_R2よりもハイレベルならば，トラ
ンジスタ113がオン，トランジスタ115がオフとなり，電
流Ｉ₁はトランジスタ113を流れる。 第１の入力データＤ₁がローレベルで電流Ｉ₁がトラン
ジスタ115を流れると，トランジスタ115とトランジスタ
118のコレクタ結合部134はローレベルとなる。また，第
１の入力データＤ₁がハイレベルで電流Ｉ₁がトランジス
タ113を流れると，第１のゲート回路のトランジスタ115
にも第２のゲート回路のトランジスタ118にも電流が流
れないため，コレクタ結合部134はハイレベルとなる。 以上のように，セレクト信号Ｓ₁がローレベル，セレ
クト信号Ｓ₂がハイレベルの時は，コレクタ結合部134に
第１の入力データＤ₁が論理値が選択されて現れ，これ
がセレクタ回路197の出力Ｄ_Sとなる。 セレクト信号Ｓ₁がハイレベル，セレクト信号Ｓ₂がロ
ーレベルの時は，セレクト信号Ｓ₁がローレベル，セレ
クト信号Ｓ₂がハイレベルの時における第１のゲート回
路の動作と第２のゲート回路の動作が入れ替りになるた
め，コレクタ結合部134には第２の入力データＤ₂の論理
値が選択されて現れ，これがセレクタ回路197の出力Ｄ_S
となる。 第２図に例示したフリップフロップは，上述したよう
なマスターラッチ回路195,スレイブラッチ回路196,及び
セレクタ回路197より構成されており，セレクタ回路197
においてセレクト信号Ｓ₁,S₂により選択された入力デー
タＤ₁もしくはＤ₂の一方が，コレクタ結合部134に現
れ，これがマスターラッチ回路195とスレイブラッチ回
路196から成るマスター・スレイブ型フリップフロップ
にてラッチされる。 〔発明が解決しようとする問題点〕 上述した従来のフリップフロップでは，マスターラッ
チ回路195からスレイブラッチ回路196への伝達信号，及
びセレクタ回路197からマスターラッチ回路195への伝達
信号にフリップフロップへの入出力信号と同じ論理振幅
を持つ信号を用いていた。すなわち，抵抗141の抵抗値
をＲとすると，セレクタ回路197及びマスターラッチ回
路195の出力信号Ｄ_S,D_Mの論理振幅Ｖ_lは，定電流源の電
流値Ｉ₁からＶ_lＩ₁Ｒとなるが，この論理振幅Ｖ_lの値
がフリップフロップの入力信号Ｄ₁,D₂,S₁,S₂,Xや出力信
号Ｄ_out等と同じ値になるように作られていた。このた
め，マスターラッチ回路の出力がハイレベルの時に，ス
レイブラッチ回路の入力トランジスタ107のベース電位
はコレクタ電位より高くなり，トランジスタ107が飽和
するために，スレイブラッチ回路の信号伝播遅延時間が
大きく，フリップフロップとしての高速動作に支障をき
たすという欠点がある。 〔問題点を解決するための手段〕 本発明によるフリップフロップは， 少なくとも第１及び第２のトランジスタを含み，該第
１及び第２のトランジスタのエミッタが互いに結合され
た第１のエミッタ結合部と，第３及び第４のトランジス
タを含み，該第３及び第４のトランジスタのエミッタが
互いに結合された第２のエミッタ結合部と，前記第１の
エミッタ結合部にコレクタが接続された第５のトランジ
スタと前記第２のエミッタ結合部にコレクタが接続され
た第６のトランジスタとを含み，前記第５及び第６のト
ランジスタのエミッタが互いに結合された第３のエミッ
タ結合部の３つのエミッタ結合部を有し，前記第１のト
ランジスタのコレクタと前記第３のトランジスタのコレ
クタと前記第４のトランジスタのベースが互いに接続さ
れた第１のコレクタ結合部と，前記第２のトランジスタ
のコレクタと前記第４のトランジスタのコレクタと前記
第３のトランジスタのベースが互いに接続された第２の
コレクタ結合部の２つのコレクタ結合部を有し，前記第
１及び第２のコレクタ結合部にそれぞれ一端が接続され
た第１及び第２の抵抗を含み，該第１及び第２の抵抗の
他端が互いに接続された第１の共通コレクタ抵抗部を有
し，該第１の共通コレクタ抵抗部に一端が接続された第
３の抵抗を有し，前記第３のエミッタ結合部に一端が接
続された第１の定電流源を有し，前記第３の抵抗の他端
に接続された第１の電源電位から前記第１の定電流源の
他端に接続された第２の電源電位に向かって一定の電流
を流して差動動作させる第１のラッチ回路と， 第７及び第８のトランジスタを含み，該第７及び第８
のトランジスタのエミッタが互いに結合された第４のエ
ミッタ結合部と，第９及び第10のトランジスタを含み，
該第９及び第10のトランジスタのエミッタが互いに結合
された第５のエミッタ結合部と，前記第４のエミッタ結
合部にコレクタが接続された第11のトランジスタと前記
第５のエミッタ結合部にコレクタが接続された第12のト
ランジスタとを含み，前記第11及び第12のトランジスタ
のエミッタが互いに結合された第６のエミッタ結合部の
３つのエミッタ結合部を有し，前記第７のトランジスタ
のコレクタと前記第９のトランジスタのコレクタと前記
第10のトランジスタのベースが互いに接続された第３の
コレクタ結合部と，前記第８のトランジスタのコレクタ
と前記第10のトランジスタのコレクタと前記第９のトラ
ンジスタのベースが互いに接続された第４のコレクタ結
合部の２つのコレクタ結合部を有し，前記第３及び第４
のコレクタ結合部にそれぞれ一端が接続され，他端が共
通に前記第１の電源電位に接続された第４及び第５の抵
抗を有し，前記第６のエミッタ結合部に一端が接続さ
れ，他端が前記第２の電源電位に接続された第２の定電
流源を有し，前記第１のラッチ回路の正論理出力と負論
理出力の両方をバランス入力とする第２のラッチ回路
と， 第13乃至第15のトランジスタを含み、該第13乃至第15
のトランジスタのエミッタが互いに結合された第７のエ
ミッタ結合部と、第16乃至第18のトランジスタを含み、
該第16乃至第18のトランジスタのエミッタが互いに結合
された第８のエミッタ結合部とを有し、前記第13及び第
14のトランジスタと前記第16及び第17のトランジスタの
コレクタ同士が結合された第５のコレクタ結合部と，前
記第15のトランジスタ及び前記第18のトランジスタのコ
レクタ同士が結合された第６のコレクタ結合部とを有
し，前記第５及び第６のコレクタ結合部にそれぞれ一端
が接続された第６及び第７の抵抗を含み，該第６及び第
７の抵抗の他端が互いに接続された第２の共通コレクタ
抵抗部を有し，該第２の共通コレクタ抵抗部に一端が接
続された第８の抵抗を有し，前記第７及び第８のエミッ
タ結合部にそれぞれ一端が接続された第３及び第４の定
電流源を有し，前記第13乃至第15のトランジスタと前記
第３の定電流源とによって第１のゲート回路が構成さ
れ、前記第16乃至第18のトランジスタと前記第４の定電
流源とによって第２のゲート回路が構成され、前記第８
の抵抗の他端に接続された前記第１の電源電位から前記
３及び第４の定電流源の他端に接続された前記第２の電
源電位に向かって一定の電流を流して差動動作させ、前
記第１及び第２のゲート回路の入力のうちいずれか一方
を選択して，その正論理信号と負論理信号の両方を前記
第１のラッチ回路にバランス入力するセレクタ回路とか
ら構成され， 前記セレクタ回路から前記第１のラッチ回路への伝播
信号と前記第１のラッチ回路から前記第２のラッチ回路
への伝播信号を回路外部との入出力信号の論理振幅より
小さい論理振幅で，かつ低い直流レベルにシフトさせた
信号にして動作させることを特徴とする。 〔実施例〕 次に本発明の実施例について図面を参照して説明す
る。 第１図は本発明の一実施例によるフリップフロップの
構成を示す回路図である。 第１図の回路は，第２図に示した従来技術によるフリ
ップフロップにおいて，マスターラッチ回路195の抵抗1
40と抵抗141の第１の電源電位170に接続されていた側の
端子を直接第１の電源電位170に接続しないで，これら
の端子同士を結合して第１の共通コレクタ抵抗部50を形
成し，これに第３の抵抗42を接続した上で第１の電源電
位70に接続し，かつ第１のリファレンス電位Ｖ_R1にベー
スが接続されたトランジスタ102を負の論理入力▲
▼がベースに供給されたトランジスタ２に変更したマス
ターラッチ回路95とする。 セレクタ回路197は,2グループのエミッタ同士を結合
した複数のトランジスタ13,14,15,16,17,18を含み，そ
れらのトランジスタのうちトランジスタ13,14,16,17の
コレクタ同士を結合した第５のコレクタ結合部35と，残
りのトランジスタ15,18のコレクタ同士を結合した第６
のコレクタ結合部34を有し，第５のコレクタ結合部35に
第６の抵抗47の一方の端子が接続され，第６のコレクタ
結合部34に第７の抵抗45の一方の端子が接続され，第6,
第７の抵抗47,45の他方の端子同士を結合した第２の共
通コレクタ抵抗部51に第８の抵抗48の一方の端子が接続
され，各エミッタ接合部26,27に定電流源62,63の一端が
各々接続され，第８の抵抗48の他方の端子が第１の電源
電位70に接続されている。ここで，第７の抵抗45の抵抗
値は第６の抵抗48のそれぞれの半分となっている。 さらに，スレイブラッチ回路196の第１のリファレン
ス電位Ｖ_R1にベースが接続されたトランジスタ108を負
の入力データ▲▼がベースに供給されたトランジス
タ８に変更したスレイブラッチ回路96とする。セレクタ
回路97の正の論理出力である34はマスターラッチ回路95
の入力データＤ_Sとして供給され，負の論理出力35は負
の入力データ▲▼として供給され，マスターラッチ
回路95の正の論理出力である31はスレイブラッチ回路96
の入力データＤ_Mとして供給され，負の論理出力である3
0は負の入力データ▲▼として供給される。 フリップフロップの動作は，マスターラッチ回路95及
びスレイブラッチ回路96については，従来技術における
マスターラッチ回路195及びスレイブラッチ回路196のそ
れぞれ対応する部分と，第１のリファレンス電位Ｖ_R1を
負の入力データ▲，▼とおきかえれば良いので
説明を省略する。 次に，セレクタ回路97について説明する。 トランジスタ13のベースに第１の入力データＤ₁が供
給され，トランジスタ14のベースに第１の入力データＤ
₁を選択するセレクト信号Ｓ₁が供給される。トランジス
タ16のベースに第２の入力データＤ₂が供給され，トラ
ンジスタ17のベースに第２の入力データＤ₂を選択する
ためのセレクト信号Ｓ₂が供給される。また，トランジ
スタ15と18のベースには,D₁,D₂,S₁,S₂の論理振幅の中間
に相当する第２のリファレンス電位Ｖ_R2が供給される。 次に，セレクト信号Ｓ₁がハイレベル，セレクト信号
Ｓ₂がローレベルの時を考える。この時，第１の入力デ
ータＤ₁のレベルに拘らず，定電流源62に流れる電流Ｉ₁
はトランジスタ14を通して第６の抵抗47に流れる。従っ
て，トランジスタ15には電流が流れず，第７の抵抗45に
は電流が流れない。さらに，第２の入力データＤ₂がハ
イレベルの時は，トランジスタ16を通して定電流源63に
電流が流れ，第６の抵抗47にさらにＩ₁の電流が流れ
る。この時，トランジスタ18には電流が流れず，第７の
抵抗45にも流れない。従って，コレクタ接合部35は，第
６の抵抗47,第８の抵抗48に２倍のＩ₁の電流を流した電
位降下分のローレベルとなり，コレクタ接合部34は，第
８の抵抗48に２倍のＩ₁の電流を流した電位降下分のハ
イレベルとなる。 次に，第２の入力データＤ₂がローレベルになった時
を考えると，トランジスタ16,17のベースはともにロー
レベルとなり，トランジスタ18を通して定電流電源63に
電流Ｉ₁が流れ，第７の抵抗45に電流Ｉ₁が流れる。この
場合，第6,第７の抵抗47,45の両方に同じ電流値Ｉ₁が流
れるが，第６の抵抗47は第７の抵抗45の半分の抵抗値を
持つから，コレクタ結合部35は，第８の抵抗48に２倍の
Ｉ₁の電流を流した電位降下値と第６の抵抗47に電流値
Ｉ₁を流した電位降下値の和であるハイレベル，コレク
タ結合部34は，第８の抵抗48に２倍のＩ₁の電流を流し
た時の電位降下値と第７の抵抗45に電流Ｉ₁を流したロ
ーレベルとなる。 セレクタ信号Ｓ₁がローレベル，セレクト信号Ｓ₂がハ
イレベルの時の動作も，前述した動作説明と同様なの
で，その説明を省略する。 以上のようにセレクタ回路97は，排他的な論理レベル
が入力されるセレクト信号Ｓ₁,S₂のローレベルとなった
方の入力データＤ₁またはＤ₂が選択され，入力データが
ハイレベルの時はコレクタ結合部34がハイレベル，コレ
クタ結合部35がローレベル，または入力データがローレ
ベルの時はコレクタ結合部34がローレベル，コレクタ結
合部35がハイレベルとなる。従って，コレクタ結合部34
には入力データと同じ正の論理出力，コレクタ結合部35
には入力データの反転信号である負の論理出力が出力さ
れる。 本発明のフリップフロップにおいては，マスターラッ
チ回路95の出力信号Ｄ_Mの論理振幅Ｖ_lMは，セレクタ回
路97の出力信号Ｄ_Sやスレイブラッチ回路96の出力信号
Ｄ_Lの論理振幅Ｖ_lSの1/2の大きさになるように設定され
る。これは，各定電流源60,61,62,63の電流値Ｉ₁とし，
抵抗43,44の抵抗値をＲ_Sとすると，論理振幅Ｖ_lSは Ｖ_lSＩ₁・Ｒ_S で示され，また，マスターラッチ回路95では抵抗40,41
の抵抗値をＲ_Mとすると，その出力信号Ｄ_Mの論理振幅Ｖ
_lMは Ｖ_lMＩ₁・Ｒ_M で示されることから， なる関係を満すように抵抗値Ｒ_M,R_Sを設定すれば良い。 また，マスターラッチ回路95では，抵抗42を抵抗40,4
1と第１の電源電位70との間に接続されている。抵抗42
には常時ほぼＩ₁なる電流が流れるため，この抵抗値を
Ｒ_C0とすると，マスターラッチ回路95の出力信号Ｄ_Mは
Ｉ₁・Ｒ_C0の電位差だけ，直流レベルが低くシフトした
信号になる。 この時，直流レベルのシフト量がＤ_Mの論理振幅Ｖ_lM
の1/2になるようにＲ_C0の値を設定する。 また，セレクト回路97の抵抗47を 抵抗48を 抵抗45をＲ_Sとすることにより，コレクタ結合部34のハ
イレベルの電位をＶ_lMの1/2だけさげ，ローレベルをＶ
_lMの1.5倍にし，コレクタ結合部35のハイレベルの電位
をＶ_lMの3/4倍，ローレベルをＶ_lMと同じにし，コレク
タ結合部34,35間の電位差を を保つことができる。 この様にして，マスターラッチ回路95の入力トランジ
スタ１および２のベースは，各コレクタの電位より 分以上に高くなることがなく，また，スレイブラッチ回
路96の入力トランジスタ7,8のベースは，各コレクタの
電位より 分以上に高くなることがないため，トランジスタが飽和
することなく高速に動作するフリップフロップとなる。 〔発明の効果〕 以上説明したように本発明は， 少なくとも第１及び第２のトランジスタを含み，該第
１及び第２のトランジスタのエミッタが互いに結合され
た第１のエミッタ結合部と，第３及び第４のトランジス
タを含み，該第３及び第４のトランジスタのエミッタが
互いに結合された第２のエミッタ結合部と，前記第１の
エミッタ結合部にコレクタが接続された第５のトランジ
スタと前記第２のエミッタ結合部にコレクタが接続され
た第６のトランジスタとを含み，前記第５及び第６のト
ランジスタのエミッタが互いに結合された第３のエミッ
タ結合部の３つのエミッタ結合部を有し，前記第１のト
ランジスタのコレクタと前記第３のトランジスタのコレ
クタと前記第４のトランジスタのベースが互いに接続さ
れた第１のコレクタ結合部と，前記第２のトランジスタ
のコレクタと前記第４のトランジスタのコレクタと前記
第３のトランジスタのベースが互いに接続された第２の
コレクタ結合部の２つのコレクタ結合部を有し，前記第
１及び第２のコレクタ結合部にそれぞれ一端が接続され
た第１及び第２の抵抗を含み，該第１及び第２の抵抗の
他端が互いに接続された第１の共通コレクタ抵抗部を有
し，該第１の共通コレクタ抵抗部に一端が接続された第
３の抵抗を有し，前記第３のエミッタ結合部に一端が接
続された第１の定電流源を有し，前記第３の抵抗の他端
に接続された第１の電源電位から前記第１の定電流源の
他端に接続された第２の電源電位に向かって一定の電流
を流して差動動作させる第１のラッチ回路と， 第７及び第８のトランジスタを含み，該第７及び第８
のトランジスタのエミッタが互いに結合された第４のエ
ミッタ結合部と，第９及び第10のトランジスタを含み，
該第９及び第10のトランジスタのエミッタが互いに結合
された第５のエミッタ結合部と，前記第４のエミッタ結
合部にコレクタが接続された第11のトランジスタと前記
第５のエミッタ結合部にコレクタが接続された第12のト
ランジスタとを含み，前記第11及び第12のトランジスタ
のエミッタが互いに結合された第６のエミッタ結合部の
３つのエミッタ結合部を有し，前記第７のトランジスタ
のコレクタと前記第９のトランジスタのコレクタと前記
第10のトランジスタのベースが互いに接続された第３の
コレクタ結合部と，前記第８のトランジスタのコレクタ
と前記第10のトランジスタのコレクタと前記第９のトラ
ンジスタのベースが互いに接続された第４のコレクタ結
合部の２つのコレクタ結合部を有し，前記第３及び第４
のコレクタ結合部にそれぞれ一端が接続され，他端が共
通に前記第１の電源電位に接続された第４及び第５の抵
抗を有し，前記第６のエミッタ結合部に一端が接続さ
れ，他端が前記第２の電源電位に接続された第２の定電
流源を有し，前記第１のラッチ回路の正論理出力と負論
理出力の両方をバランス入力とする第２のラッチ回路
と， 第13乃至第15のトランジスタを含み、該第13乃至第15
のトランジスタのエミッタが互いに結合された第７のエ
ミッタ結合部と、第16乃至第18のトランジスタを含み、
該第16乃至第18のトランジスタのエミッタが互いに結合
された第８のエミッタ結合部とを有し、前記第13及び第
14のトランジスタと前記第16及び第17のトランジスタの
コレクタ同士が結合された第５のコレクタ結合部と，前
記第15のトランジスタ及び前記第18のトランジスタのコ
レクタ同士が結合された第６のコレクタ結合部とを有
し，前記第５及び第６のコレクタ結合部にそれぞれ一端
が接続された第６及び第７の抵抗を含み，該第６及び第
７の抵抗の他端が互いに接続された第２の共通コレクタ
抵抗部を有し，該第２の共通コレクタ抵抗部に一端が接
続された第８の抵抗を有し，前記第７及び第８のエミッ
タ結合部にそれぞれ一端が接続された第３及び第４の定
電流源を有し，前記第13乃至第15のトランジスタと前記
第３の定電流源とによって第１のゲート回路が構成さ
れ、前記第16乃至第18のトランジスタと前記第４の定電
流源とによって第２のゲート回路が構成され、前記第８
の抵抗の他端に接続された前記第１の電源電位から前記
３及び第４の定電流源の他端に接続された前記第２の電
源電位に向かって一定の電流を流して差動動作させ、前
記第１及び第２のゲート回路の入力のうちいずれか一方
を選択して，その正論理信号と負論理信号の両方を前記
第１のラッチ回路にバランス入力するセレクタ回路とか
ら構成され， セレクタ回路から第１のラッチ回路への伝播信号と第
１のラッチ回路から第２のラッチ回路への伝播信号を回
路外部との入出力信号の論理振幅より小さい論理振幅
で，かつ低い直流レベルにシフトさせた信号にして動作
させることにより，第１のラッチ回路の入力トランジス
タ及び第２のラッチ回路の入力トランジスタにおいて，
そのベース電位がそのコレクタ電位より高くなりすぎる
ことを防ぐことにより，入力トランジスタが飽和状態に
なることを防止し，飽和状態が引起こす第１のラッチ回
路及び第２のラッチ回路の伝播遅延時間の増加を防いで
いる。また，本回路構成をとることにより，第１のリフ
ァレンス電位を省略できるという利点もある。

【図面の簡単な説明】 第１図は本発明の一実施例によるフリップフロップの構
成を示す回路図，第２図は従来技術におけるフリップフ
ロップの構成例を示す回路図である。 １〜19……トランジスタ,40〜48……抵抗,60〜63……定
電流源,20〜27……エミッタ結合部,30〜35……コレクタ
結合部,50,51……共通コレクタ抵抗部,70……第１の電
源電位,71……第２の電源電位,73……第２のリファレン
ス電位,80,82……入力データ信号端子,81,83……セレク
タ信号端子,90……クロック信号端子,75……データ出力
端子,95……マスターラッチ回路,96……スレイブラッチ
回路,97……セレクタ回路。

Claims (1)

1. (57)【特許請求の範囲】 １．少なくとも第１及び第２のトランジスタを含み、該
   第１及び第２のトランジスタのエミッタが互いに結合さ
   れた第１のエミッタ結合部と、第３及び第４のトランジ
   スタを含み、該第３及び第４のトランジスタのエミッタ
   が互いに結合された第２のエミッタ結合部と、前記第１
   のエミッタ結合部にコレクタが接続された第５のトラン
   ジスタと前記第２のエミッタ結合部にコレクタが接続さ
   れた第６のトランジスタとを含み、前記第５及び第６の
   トランジスタのエミッタが互いに結合された第３のエミ
   ッタ結合部の３つのエミッタ結合部を有し、前記第１の
   トランジスタのコレクタと前記第３のトランジスタのコ
   レクタと前記第４のトランジスタのベースが互いに接続
   された第１のコレクタ結合部と、前記第２のトランジス
   タのコレクタと前記第４のトランジスタのコレクタと前
   記第３のトランジスタのベースが互いに接続された第２
   のコレクタ結合部の２つのコレクタ結合部を有し、前記
   第１及び第２のコレクタ結合部にそれぞれ一端が接続さ
   れた第１及び第２の抵抗を含み、該第１及び第２の抵抗
   の他端が互いに接続された第１の共通コレクタ抵抗部を
   有し、該第１の共通コレクタ抵抗部に一端が接続された
   第３の抵抗を有し、前記第３のエミッタ結合部に一端が
   接続された第１の定電流源を有し、前記第３の抵抗の他
   端に接続された第１の電源電位から前記第１の定電流源
   の他端に接続された第２の電源電位に向かって一定の電
   流を流して差動動作させる第１のラッチ回路と、 第７及び第８のトランジスタを含み、該第７及び第８の
   トランジスタのエミッタが互いに結合された第４のエミ
   ッタ結合部と、第９及び第10のトランジスタを含み、該
   第９及び第10のトランジスタのエミッタが互いに結合さ
   れた第５のエミッタ結合部と、前記第４のエミッタ結合
   部にコレクタが接続された第11のトランジスタと前記第
   ５のエミッタ結合部にコレクタが接続された第12のトラ
   ンジスタとを含み、前記第11及び第12のトランジスタの
   エミッタが互いに結合された第６のエミッタ結合部の３
   つのエミッタ結合部を有し、前記第７のトランジスタの
   コレクタと前記第９のトランジスタのコレクタと前記第
   10のトランジスタのベースが互いに接続された第３のコ
   レクタ結合部と、前記第８のトランジスタのコレクタと
   前記第10のトランジスタのコレクタと前記第９のトラン
   ジスタのベースが互いに接続された第４のコレクタ結合
   部の２つのコレクタ結合部を有し、前記第３及び第４の
   コレクタ結合部にそれぞれ一端が接続され、他端が共通
   に前記第１の電源電位に接続された第４及び第５の抵抗
   を有し、前記第６のエミッタ結合部に一端が接続され、
   他端が前記第２の電源電位に接続された第２の定電流源
   を有し、前記第１のラッチ回路の正論理出力と負論理出
   力の両方をバランス入力とする第２のラッチ回路と、 第13乃至第15のトランジスタを含み、該第13乃至第15の
   トランジスタのエミッタが互いに結合された第７のエミ
   ッタ結合部と、第16乃至第18のトランジスタを含み、該
   第16及び第18のトランジスタのエミッタが互いに結合さ
   れた第８のエミッタ結合部とを有し、前記第13及び第14
   のトランジスタと前記第16及び第17のトランジスタのコ
   レクタ同士が結合された第５のコレクタ結合部と、前記
   第15のトランジスタ及び前記第18のトランジスタのコレ
   クタ同士が結合された第６のコレクタ結合部とを有し、
   前記第５及び第６のコレクタ結合部にそれぞれ一端が接
   続された第６及び第７の抵抗を含み、該第６及び第７の
   抵抗の他端が互いに接続された第２の共通コレクタ抵抗
   部を有し、該第２の共通コレクタ抵抗部に一端が接続さ
   れた第８の抵抗を有し、前記第７及び第８のエミッタ結
   合部にそれぞれ一端が接続された第３及び第４の定電流
   源を有し、前記第13乃至第15のトランジスタと前記第３
   の定電流源とによって第１のゲート回路が構成され、前
   記第16乃至第18のトランジスタと前記第４の定電流源と
   によって第２のゲート回路が構成され、第８の抵抗の他
   端に接続された前記第１の電源電位から前記３及び第４
   の定電流源の他端に接続された前記第２の電源電位に向
   かって一定の電流を流して差動動作させ、前記第１及び
   第２のゲート回路の入力のうちのいずれか一方を選択し
   て、その正論理信号若しくは負論理信号の両方を前記第
   １のラッチ回路にバランス入力するセレクタ回路とから
   構成され、 前記セレクタ回路から前記第１のラッチ回路への伝播信
   号と前記第１のラッチ回路から前記第２のラッチ回路へ
   の伝播信号を回路外部との入出力信号の論理振幅よりも
   小さい論理振幅で、かつ低い直流レベルにシフトさせた
   信号にして動作させることを特徴とするフリップフロッ
   プ。