JPH04233316A - ラッチ回路 - Google Patents

ラッチ回路

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JPH04233316A
JPH04233316A JP3175806A JP17580691A JPH04233316A JP H04233316 A JPH04233316 A JP H04233316A JP 3175806 A JP3175806 A JP 3175806A JP 17580691 A JP17580691 A JP 17580691A JP H04233316 A JPH04233316 A JP H04233316A
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transistors
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electrode
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Johannes O Voorman
ヨハネス　オット　フールマン
Cornelis M Hart
コルネリス　マリア　ハート
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Koninklijke Philips NV
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Philips Gloeilampenfabrieken NV
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は各トランジスタが第１及
び第２主電極と制御電極とを有するようにした第１及び
第２トランジスタを以って構成した差動増幅器であって
、これら第１及び第２トランジスタの第１主電極が第１
相互接続点で相互接続され、制御電極が、取り込むべき
データ信号が供給されるデータ信号入力端子に結合され
ている当該差動増幅器と、前記の第１相互接続点に結合
され、この第１相互接続点にバイアス電流を発生するバ
イアス手段と、第１電源端子と第１及び第２出力端子と
の間に挿入された出力信号取出し用の第１及び第２負荷
インピーダンスと、各トランジスタが第１及び第２主電
極と制御電極とを有するようにした第３及び第４トラン
ジスタを具えるフリップ・フロップであって、第３トラ
ンジスタの第２主電極と第４トランジスタの制御電極と
が第１出力端子に結合され、第４トランジスタの第２主
電極と第３トランジスタの制御電極とが第２出力端子に
結合されている当該フリップ・フロップと、クロック信
号に応答して第１及び第２トランジスタの第２主電極を
第１及び第２出力端子にそれぞれ結合するスイッチング
手段であって、このスイッチング手段は、各トランジス
タが第１及び第２主電極と制御電極とを有するようにし
た第５及び第６トランジスタを以って構成され、これら
第５及び第６トランジスタの制御電極がクロック信号が
供給されるクロック信号入力端子に結合され、第５及び
第６トランジスタの第１主電極が第１及び第２トランジ
スタの第２主電極にそれぞれ結合され、第５及び第６ト
ランジスタの第２主電極が第１及び第２出力端子にそれ
ぞれ結合されている当該スイッチング手段とを具えてい
るラッチ回路に関するものである。本明細書で、トラン
ジスタの第１主電極、第２主電極及び制御電極は、バイ
ポーラトランジスタを用いた場合にはエミッタ、コレク
タ及びベースにそれぞれ対応し、ユニポーラトランジス
タを用いた場合にはソース、ドレイン及びゲートにそれ
ぞれ対応するものとする。
【０００２】
【従来の技術】この種類のラッチ回路は、１９８８年１
２月に発行された雑誌　”ＩＥＥＥ　Ｊｏｕｒｎａｌ　
ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ”，
　Ｖｏｌ．２３，　Ｎｏ．６　の第１３３４〜１３４４
頁に　”Ａｎ　８−ｂｉｔ　１００−ＭＨｚ　Ｆｕｌｌ
−Ｎｙｑｕｉｓｔ　Ａｎａｌｏｇ−ｔｏ−Ｄｉｇｉｔａ
ｌ　Ｃｏｎｖｅｒｔｅｒ”と題して記載された論文から
既知である。この従来のラッチ回路では、トランジスタ
がバイポーラＮＰＮ　型である。クロック信号が高い（
高レベルにある）場合には、スイッチング手段の第５及
び第６トランジスタが導通させられ差動増幅器の第１及
び第２トランジスタのコレクタを第１及び第２負荷イン
ピーダンスに接続する。この場合、増幅されたデータ信
号が第１及び第２出力端子に存在する。この時フリップ
・フロップは動作しない。その理由は、ベースが反転ク
ロック信号によりバイアスされた２つの他のトランジス
タにより第２相互接続点が無電流状態に保たれる為であ
る。
【０００３】クロック信号が低い場合、第５及び第６ト
ランジスタが非導通となり、差動増幅器の第１及び第２
トランジスタのコレクタと第１及び第２負荷インピーダ
ンスとの間の接続が遮断される。従って、データ信号が
更に変化してもこれにより第１及び第２出力端子間の電
圧差に最早や影響を及ぼさない。このラッチ回路はコレ
クタが第２相互接続点に接続された２つの他のトランジ
スタを有し、これら他のトランジスタのベースは反転ク
ロック信号を受ける入力端子に接続され、これら他のト
ランジスタのエミッタは第１及び第２エミッタ相互接続
点でそれぞれ第５およひ第６トランジスタのエミッタに
それぞれ接続されている。従って、クロック信号が降下
すると同時に、２つの他のトランジスタが反転クロック
信号により導通せしめられ、第２相互接続点が差動増幅
器の第１及び第２トランジスタのコレクタに接続される
。この場合バイアス手段のバイアス電流が第１及び第２
トランジスタを経て第２相互接続点に流れ、フリップ・
フロップが再びトリガされ、第１及び第２出力端子間の
差電圧が増幅され再現的に取り込まれる（ラッチされる
）。
【０００４】この従来のラッチ回路の欠点は、データ信
号入力端子における差電圧の正負符号が反転しない場合
、第１又は第２エミッタ相互接続点が長期間の間無電流
状態になるおそれがあるということである。この期間中
、関連のエミッタ相互接続点における電圧が変動するお
それがある。次に、差電圧の正負符号が反転すると、差
動増幅器の関連のトランジスタが導通し、電流をエミッ
タ相互接続点に供給する。エミッタ相互接続点には寄生
容量が存在する為、これら寄生容量が充電され、第１及
び第２出力端子間の差電圧がデータ信号の正負符号反転
に合致するまでにある時間を要するようになる。クロッ
ク信号の周波数が高いと、クロック信号が再び低くなっ
て回路がデータ取り込みモードになってもデータ信号の
大きさに依存して、第１及び第２出力端子間の差電圧の
正負符号反転がまだ生じないというおそれが生じうる。 この場合、誤った判定が行なわれてしまう。
【０００５】
【発明が解決しようとする課題】本発明の目的は、判定
精度を改善したラッチ回路を提供せんとするにある。本
発明は、各トランジスタが第１及び第２主電極と制御電
極とを有するようにした第１及び第２トランジスタを以
って構成した差動増幅器であって、これら第１及び第２
トランジスタの第１主電極が第１相互接続点で相互接続
され、制御電極が、取り込むべきデータ信号が供給され
るデータ信号入力端子に結合されている当該差動増幅器
と、前記の第１相互接続点に結合され、この第１相互接
続点にバイアス電流を発生するバイアス手段と、第１電
源端子と第１及び第２出力端子との間に挿入された出力
信号取出し用の第１及び第２負荷インピーダンスと、各
トランジスタが第１及び第２主電極と制御電極とを有す
るようにした第３及び第４トランジスタを具えるフリッ
プ・フロップであって、第３トランジスタの第２主電極
と第４トランジスタの制御電極とが第１出力端子に結合
され、第４トランジスタの第２主電極と第３トランジス
タの制御電極とが第２出力端子に結合されている当該フ
リップ・フロップと、
【０００６】クロック信号に応答して第１及び第２トラ
ンジスタの第２主電極を第１及び第２出力端子にそれぞ
れ結合するスイッチング手段であって、このスイッチン
グ手段は、各トランジスタが第１及び第２主電極と制御
電極とを有するようにした第５及び第６トランジスタを
以って構成され、これら第５及び第６トランジスタの制
御電極がクロック信号が供給されるクロック信号入力端
子に結合され、第５及び第６トランジスタの第１主電極
が第１及び第２トランジスタの第２主電極にそれぞれ結
合され、第５及び第６トランジスタの第２主電極が第１
及び第２出力端子にそれぞれ結合されている当該スイッ
チング手段とを具えているラッチ回路において、前記の
第２相互接続点が第２トランジスタの第２主電極に結合
され、前記のフリップ・フロップが更に、各トランジス
タが第１及び第２主電極と制御電極とを有するようにし
た第７及び第８トランジスタを具え、これら第７及び第
８トランジスタの第１主電極が第３相互接続点で相互接
続され且つ第１トランジスタの第２主電極に結合され、
第７トランジスタの制御電極及び第２主電極が第３トラ
ンジスタの対応する電極に接続され、第８トランジスタ
の制御電極及び第２主電極が第４トランジスタの対応す
る電極に接続されていることを特徴とする。
【０００７】本発明によるラッチ回路では、フリップ・
フロップが２つの追加のトランジスタを有し、トランジ
スタをバイポーラＮＰＮ　トランジスタとした場合にこ
れら追加のトランジスタのエミッタを第３相互接続点で
差動増幅器の第１トランジスタのコレクタに接続し、第
２相互接続点を第２トランジスタのコレクタに接続する
。クロック信号入力端子におけるクロック信号と第１ト
ランジスタのベースに接続されたデータ信号端子におけ
るデータ信号との双方が高い場合には、第１及び第５ト
ランジスタが導通し、第３相互接続点における電圧はク
ロック信号電圧が印加された際の単一ダイオード電圧に
固定される。データ信号が充分に大きいと、第２トラン
ジスタが非導通となり、第２相互接続点における電圧が
正方向に変動しうる。第２トランジスタがデータ信号に
応答して再び導通せしめられると、第２相互接続点にお
ける電圧は、クロック信号電圧が高い場合に第６トラン
ジスタを経て、クロック信号電圧が低い場合にフリップ
・フロップの第３及び第４トランジスタと第１及び第２
負荷インピーダンスとを経て固定される。最も臨界的な
状態は、第１トランジスタのベースにおけるデータ信号
が判定時直前に、すなわちクロック信号が低くなる直前
に著しく大きな正の状態から零のすぐ下の状態に変化す
る場合である。この場合、第１及び第２出力端子間で零
交差が検出される直前にデータ取り込み（ラッチング）
を行なうことができる。第２相互接続点がまだ完全に充
電されないという理由で第６トランジスタが適切にトリ
ガされない場合には、電流の欠乏の為に、データ取り込
み（ラッチング）動作の開始もわずかに遅延され、正し
い判定が行なわれるようになる。
【０００８】従来のラッチ回路に対し本発明によるラッ
チ回路では、設けるトランジスタの個数が１個だけ少な
くなり、従って電源電圧を小さくして或いは信号を大き
くして動作させることができる。更に、データ信号入力
端子と出力端子との間の信号路中のトランジスタの個数
が少なくなる為にデータ信号入力端子から出力端子まで
の遅延が短かくなる。
【０００９】以下図面につき説明するに、図１は従来の
ラッチ回路を示す。取り込むべき相補データ信号Ｄ，　
ＮＤ　がデータ信号入力端子１，２に供給される。これ
らデータ信号入力端子はトランジスタＴ１，　Ｔ２のベ
ースにそれぞれ接続され、これらトランジスタのエミッ
タは第１相互接続点３で相互接続されている。この接続
点３はバイアス電流源４を経て負電源端子５に接続され
ている。トランジスタＴ１及びＴ２のコレクタはトラン
ジスタＴ５及びＴ６のそれぞれのエミッタ−コレクタ通
路を経て、この回路では抵抗として配置した負荷インピ
ーダンス６及び７にそれぞれ接続されている。トランジ
スタＴ５のコレクタと負荷インピーダンス６との相互接
続点は第１出力端子８に接続され、トランジスタＴ６の
コレクタと負荷インピーダンス７との相互接続点は第２
出力端子９に接続されている。負荷インピーダンス６及
び７の他の２つの接続点は正電源端子１０に接続されて
いる。出力端子８及び９は更にフリップ・フロップとし
て配置したトランジスタＴ３及びＴ４に接続されている
。この回路の場合、トランジスタＴ４のベースとトラン
ジスタＴ３のコレクタとが出力端子８に接続され、トラ
ンジスタＴ３のベースとトランジスタＴ４のコレクタと
が出力端子９に接続されている。トランジスタＴ３及び
Ｔ４のエミッタは第２相互接続点１１で相互接続され、
この接続点１１は２つの他のトランジスタＴ５Ａ　及び
Ｔ６Ａ　のコレクタ−エミッタ通路を経てトランジスタ
Ｔ１及びＴ２のコレクタにそれぞれ接続されている。ト
ランジスタＴ５及びＴ６のベースは双方共クロック信号
ＣＬＫ　が供給されるクロック信号入力端子１２に接続
されている。他のトランジスタＴ５Ａ　及びＴ６Ａ　の
ベースは双方共相補クロック信号ＮＣＬＫが供給される
クロック信号入力端子１３に接続されている。
【００１０】クロック信号ＣＬＫ　が高く、相補クロッ
ク信号ＮＣＬＫが低い場合、トランジスタＴ５及びＴ６
が導通し、トランジスタＴ５Ａ　及びＴ６Ａ　が非導通
となる。従って、トランジスタＴ１及びＴ２のコレクタ
は負荷インピーダンス６及び７に接続され、増幅された
データ信号が出力端子８，９間に発生する。フリップ・
フロップの接続点１１は無電流である為、フリップ・フ
ロップは動作しない。クロック信号ＣＬＫ　が低く、相
補クロック信号ＮＣＬＫが高い場合には、トランジスタ
Ｔ５及びＴ６が非導通でトランジスタＴ５Ａ　及びＴ６
Ａ　が導通する。この場合、フリップ・フロップが動作
する。その理由は、接続点１１がトランジスタＴ５Ａ，
　Ｔ１　及びトランジスタＴ６Ａ，　Ｔ２　を経てバイ
アス電流源４に接続されている為である。従ってフリッ
プ・フロップは出力端子８及び９間に電圧差を再生し取
り込む（ラッチする）。この場合、データ信号Ｄ，　Ｎ
Ｄ　における変動はデータの取り込みに何の影響をも及
ぼさない。その理由は、これらの変動によって接続点１
１を流れる電流の合計を変化せしめない為である。
【００１１】クロック信号ＣＬＫ　が高い場合、フリッ
プ・フロップの接続点１１は無電流となる。従って、こ
の接続点１１における電圧は特定できない高い値に変動
するおそれがあり、その為、入力データ信号の正負符号
が丁度反転したフリップ・フロップの次のデータ取り込
み処理が不正確になるおそれがある。この不正確さは、
接続点１１に作用する寄生容量の再充電がゆっくり行わ
れ、その為正負符号の反転が負荷抵抗における電圧に遅
延して伝達され、この伝達が次の判定瞬時にとってあま
りにも遅くなりすぎるというおそれがあるという事実に
よって生ぜしめられる。この不正確さは、入力データ信
号が小さくなりクロック信号周波数が高くなると増大す
る。
【００１２】
【実施例】本発明によるラッチ回路ではこの不正確さを
著しく小さくするとともに臨界的状態でも依然として正
しい判定が行われるように判定瞬時をわずかに遅らせる
ものである。バイポーラＮＰＮ　トランジスタを有する
本発明によるラッチ回路の一実施例を図２に示す。この
回路においては、図１の素子と同様な素子に図１と同じ
符号を付した。この回路では前記の他のトランジスタＴ
５Ａ　及びＴ６Ａ　を省略し、従って相補クロック信号
入力端子１３を省略する。この場合トランジスタＴ２の
コレクタをフリップ・フロップＴ３，　Ｔ４の第２相互
接続点１１に直接接続し、一方、このフリップ・フロッ
プをトランジスタＴ７及びＴ８を以って拡張し、これら
トランジスタＴ７及びＴ８のベース及びコレクタをトラ
ンジスタＴ３及びＴ４のそれぞれの対応する電極に接続
し、これらトランジスタＴ７及びＴ８のエミッタを第３
相互接続点１４で相互接続するとともにトランジスタＴ
１のコレクタに接続する。トランジスタＴ３，　Ｔ４及
びトランジスタＴ７，　Ｔ８のベースは図１に示すよう
に出力端子９，８に直接接続せずにバッファトランジス
タＴ１０　及びＴ９のベース・エミッタ接合をそれぞれ
経てこれら出力端子９，８に接続する。これらトランジ
スタＴ９及びＴ１０　のコレクタは正電源端子１０に結
合され、エミッタはダイオードとして配置した２つのト
ランジスタＴ１１，　Ｔ１２及びＴ１３，　Ｔ１４の直
列回路として構成した適切な負荷インピーダンスとバイ
アス電流源１５及び１６とをそれぞれ経て負電源端子５
に接続されている。ダイオードとして配置したトランジ
スタはレベルシフタとして作用する。電流源１５，１６
とダイオードＴ１１，　Ｔ１２及びＴ１３，　Ｔ１４と
の間の相互接続点は出力端子１７及び１８にそれぞれ接
続され、これら出力端子から増幅した相補出力信号を取
出すことができる。
【００１３】クロック信号ＣＬＫ　が高い場合には、ト
ランジスタＴ５及びＴ６が導通し、トランジスタＴ１及
びＴ２のコレクタが負荷インピーダンス６及び７に接続
される。端子１，２におけるデータ信号Ｄ，ＮＤ　は出
力端子８，９に増幅されて現われる。トランジスタＴ５
及びＴ６のエミッタは対応するフリップ・フロップＴ７
，　Ｔ８及びＴ３，Ｔ４のエミッタに直接接続されてい
る為、クロックが高レベルとなって入力データ信号の正
負符号が丁度反転した最も臨界的な状態では、接続点１
４，　１１の再充電がゆっくりしていることにより正し
い差電圧を負荷インピーダンス６及び７に供給するのを
遅延させる。フリップ・フロップも遅延してトリガされ
る為、依然として正しい判定が行われる。クロック信号
ＣＬＫ　が低い場合には、トランジスタＴ５及びＴ６が
非導通となる。出力端子８及び９間の電圧差はフリップ
・フロップＴ３，　Ｔ７，　Ｔ４，　Ｔ８により取り込
まれる。電流源４のバイアス電流は端子１及び２におけ
る何等かのデータ信号変化の結果としてトランジスタＴ
１及びＴ２に分配される。しかし、フリップ・フロップ
はトランジスタＴ７及びＴ８の２重構造を有する為、こ
のバイアス電流分配により負荷インピーダンス６　及び
７　を流れる電流に影響を及ぼさず、フリップ・フロッ
プの（データ）取り込み動作がいかなるデータ信号変化
によっても妨害されない。
【００１４】図３はユニポーラＮチャネル　ＭＯＳトラ
ンジスタを有するラッチ回路の他の実施例を示す。他の
点ではこのラッチ回路は図２のラッチ回路と同じであり
、図３では図２と対応する素子に図２と同じ符号を付し
てある。本発明は図２及び３に示す実施例に限定される
ものではない。例えば、負荷インピーダンス６及び７は
抵抗を以って構成する以外にダイオードとして配置した
トランジスタの直列回路を以って構成することもできる
。関連の負荷インピーダンスＴ１１，　Ｔ１２，　１５
及びＴ１３，　Ｔ１４，　１６をそれぞれ有するバッフ
ァトランジスタＴ９及びＴ１０　を省略することもでき
る。この場合、トランジスタＴ３，　Ｔ７及びトランジ
スタＴ４，　Ｔ８のベースを出力端子９及び８にそれぞ
れ直接接続する必要がある。
【００１５】電流源４，１５及び１６の代わりに抵抗を
選択することもできる。更に、バイポーラＮＰＮ　トラ
ンジスタの代わりにバイポーラＰＮＰ　トランジスタを
用い、ユニポーラＮチャネルトランジスタの代わりにユ
ニポーラＰチャネルトランジスタを用いることができ、
この場合には端子５及び１０における電源電圧を反転さ
せる必要がある。或いは又、回路が部分的に、例えばト
ランジスタＴ１及びＴ２としてユニポーラトランジスタ
を有し、部分的に、例えばトランジスタＴ３及びＴ４と
してバイポーラトランジスタを有するようにすることが
できる。
【図面の簡単な説明】
【図１】バイポーラＮＰＮ　トランジスタを有する従来
のラッチ回路を示す回路図である。
【図２】バイポーラＮＰＮ　トランジスタを有する本発
明よるラッチ回路を示す回路図である。
【図３】ユニポーラＭＯＳ　トランジスタを有する本発
明によるラッチ回路を示す回路図である。
【符号の説明】
１，２　　データ信号入力端子 ３　　第１相互接続点 ６，７　　負荷インピーダンス ８，９　　出力端子 １１　　第２相互接続点 １４　　第３相互接続点

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】　　各トランジスタが第１及び第２主電極
    と制御電極とを有するようにした第１及び第２トランジ
    スタを以って構成した差動増幅器であって、これら第１
    及び第２トランジスタの第１主電極が第１相互接続点で
    相互接続され、制御電極が、取り込むべきデータ信号が
    供給されるデータ信号入力端子に結合されている当該差
    動増幅器と、前記の第１相互接続点に結合され、この第
    １相互接続点にバイアス電流を発生するバイアス手段と
    、第１電源端子と第１及び第２出力端子との間に挿入さ
    れた出力信号取出し用の第１及び第２負荷インピーダン
    スと、各トランジスタが第１及び第２主電極と制御電極
    とを有するようにした第３及び第４トランジスタを具え
    るフリップ・フロップであって、第３トランジスタの第
    ２主電極と第４トランジスタの制御電極とが第１出力端
    子に結合され、第４トランジスタの第２主電極と第３ト
    ランジスタの制御電極とが第２出力端子に結合されてい
    る当該フリップ・フロップと、クロック信号に応答して
    第１及び第２トランジスタの第２主電極を第１及び第２
    出力端子にそれぞれ結合するスイッチング手段であって
    、このスイッチング手段は、各トランジスタが第１及び
    第２主電極と制御電極とを有するようにした第５及び第
    ６トランジスタを以って構成され、これら第５及び第６
    トランジスタの制御電極がクロック信号が供給されるク
    ロック信号入力端子に結合され、第５及び第６トランジ
    スタの第１主電極が第１及び第２トランジスタの第２主
    電極にそれぞれ結合され、第５及び第６トランジスタの
    第２主電極が第１及び第２出力端子にそれぞれ結合され
    ている当該スイッチング手段とを具えているラッチ回路
    において、前記の第２相互接続点が第２トランジスタの
    第２主電極に結合され、前記のフリップ・フロップが更
    に、各トランジスタが第１及び第２主電極と制御電極と
    を有するようにした第７及び第８トランジスタを具え、
    これら第７及び第８トランジスタの第１主電極が第３相
    互接続点で相互接続され且つ第１トランジスタの第２主
    電極に結合され、第７トランジスタの制御電極及び第２
    主電極が第３トランジスタの対応する電極に接続され、
    第８トランジスタの制御電極及び第２主電極が第４トラ
    ンジスタの対応する電極に接続されていることを特徴と
    するラッチ回路。
  2. 【請求項２】　　請求項１に記載のラッチ回路において
    、各トランジスタが第１及び第２主電極と制御電極とを
    有するようにした第９及び第１０トランジスタが設けら
    れ、これら第９及び第１０トランジスタの制御電極が第
    １及び第２出力端子にそれぞれ結合され、第９及び第１
    ０トランジスタの第２主電極が第１電源端子に結合され
    、第９及び第１０トランジスタの第１主電極が第４及び
    第３トランジスタの制御電極にそれぞれ結合され且つそ
    れぞれ第３及び第４負荷インピーダンスを経て第２電源
    端子に結合されていることを特徴とするラッチ回路。
  3. 【請求項３】　　請求項２に記載のラッチ回路において
    、第３及び第４負荷インピーダンスがそれぞれ、電流源
    と少なくとも１つのトランジスタであってその制御電極
    がその第２主電極に接続された当該トランジスタとの直
    列回路を有することを特徴とするラッチ回路。
JP03175806A 1990-06-22 1991-06-21 ラッチ回路 Expired - Fee Related JP3137680B2 (ja)

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NL9001442 1990-06-22
NL9001442A NL9001442A (nl) 1990-06-22 1990-06-22 Vergrendelschakeling.

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