JP3137680B2 - ラッチ回路 - Google Patents
ラッチ回路Info
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- JP3137680B2 JP3137680B2 JP03175806A JP17580691A JP3137680B2 JP 3137680 B2 JP3137680 B2 JP 3137680B2 JP 03175806 A JP03175806 A JP 03175806A JP 17580691 A JP17580691 A JP 17580691A JP 3137680 B2 JP3137680 B2 JP 3137680B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
Description
【０００１】
【産業上の利用分野】本発明は各トランジスタが第１及
び第２主電極と制御電極とを有するようにした第１及び
第２トランジスタを以って構成した差動増幅器であっ
て、これら第１及び第２トランジスタの第１主電極が第
１相互接続点で相互接続され、制御電極が、取り込むべ
きデータ信号が供給されるデータ信号入力端子に結合さ
れている当該差動増幅器と、前記の第１相互接続点に結
合され、この第１相互接続点にバイアス電流を発生する
バイアス手段と、第１電源端子と第１及び第２出力端子
との間に挿入された出力信号取出し用の第１及び第２負
荷インピーダンスと、各トランジスタが第１及び第２主
電極と制御電極とを有するようにした第３及び第４トラ
ンジスタを具えるフリップ・フロップであって、第３ト
ランジスタの第２主電極と第４トランジスタの制御電極
とが第１出力端子に結合され、第４トランジスタの第２
主電極と第３トランジスタの制御電極とが第２出力端子
に結合されている当該フリップ・フロップと、クロック
信号に応答して第１及び第２トランジスタの第２主電極
を第１及び第２出力端子にそれぞれ結合するスイッチン
グ手段であって、このスイッチング手段は、各トランジ
スタが第１及び第２主電極と制御電極とを有するように
した第５及び第６トランジスタを以って構成され、これ
ら第５及び第６トランジスタの制御電極がクロック信号
が供給されるクロック信号入力端子に結合され、第５及
び第６トランジスタの第１主電極が第１及び第２トラン
ジスタの第２主電極にそれぞれ結合され、第５及び第６
トランジスタの第２主電極が第１及び第２出力端子にそ
れぞれ結合されている当該スイッチング手段とを具えて
いるラッチ回路に関するものである。本明細書で、トラ
ンジスタの第１主電極、第２主電極及び制御電極は、バ
イポーラトランジスタを用いた場合にはエミッタ、コレ
クタ及びベースにそれぞれ対応し、ユニポーラトランジ
スタを用いた場合にはソース、ドレイン及びゲートにそ
れぞれ対応するものとする。
び第２主電極と制御電極とを有するようにした第１及び
第２トランジスタを以って構成した差動増幅器であっ
て、これら第１及び第２トランジスタの第１主電極が第
１相互接続点で相互接続され、制御電極が、取り込むべ
きデータ信号が供給されるデータ信号入力端子に結合さ
れている当該差動増幅器と、前記の第１相互接続点に結
合され、この第１相互接続点にバイアス電流を発生する
バイアス手段と、第１電源端子と第１及び第２出力端子
との間に挿入された出力信号取出し用の第１及び第２負
荷インピーダンスと、各トランジスタが第１及び第２主
電極と制御電極とを有するようにした第３及び第４トラ
ンジスタを具えるフリップ・フロップであって、第３ト
ランジスタの第２主電極と第４トランジスタの制御電極
とが第１出力端子に結合され、第４トランジスタの第２
主電極と第３トランジスタの制御電極とが第２出力端子
に結合されている当該フリップ・フロップと、クロック
信号に応答して第１及び第２トランジスタの第２主電極
を第１及び第２出力端子にそれぞれ結合するスイッチン
グ手段であって、このスイッチング手段は、各トランジ
スタが第１及び第２主電極と制御電極とを有するように
した第５及び第６トランジスタを以って構成され、これ
ら第５及び第６トランジスタの制御電極がクロック信号
が供給されるクロック信号入力端子に結合され、第５及
び第６トランジスタの第１主電極が第１及び第２トラン
ジスタの第２主電極にそれぞれ結合され、第５及び第６
トランジスタの第２主電極が第１及び第２出力端子にそ
れぞれ結合されている当該スイッチング手段とを具えて
いるラッチ回路に関するものである。本明細書で、トラ
ンジスタの第１主電極、第２主電極及び制御電極は、バ
イポーラトランジスタを用いた場合にはエミッタ、コレ
クタ及びベースにそれぞれ対応し、ユニポーラトランジ
スタを用いた場合にはソース、ドレイン及びゲートにそ
れぞれ対応するものとする。
【０００２】
【従来の技術】この種類のラッチ回路は、1988年12月に
発行された雑誌 "IEEE Journal of Solid-State Circui
ts", Vol.23, No.6 の第1334〜1344頁に "An 8-bit 100
-MHz Full-Nyquist Analog-to-Digital Converter"と題
して記載された論文から既知である。この従来のラッチ
回路では、トランジスタがバイポーラNPN 型である。ク
ロック信号が高い（高レベルにある）場合には、スイッ
チング手段の第５及び第６トランジスタが導通させられ
差動増幅器の第１及び第２トランジスタのコレクタを第
１及び第２負荷インピーダンスに接続する。この場合、
増幅されたデータ信号が第１及び第２出力端子に存在す
る。この時フリップ・フロップは動作しない。その理由
は、ベースが反転クロック信号によりバイアスされた２
つの他のトランジスタにより第２相互接続点が無電流状
態に保たれる為である。
発行された雑誌 "IEEE Journal of Solid-State Circui
ts", Vol.23, No.6 の第1334〜1344頁に "An 8-bit 100
-MHz Full-Nyquist Analog-to-Digital Converter"と題
して記載された論文から既知である。この従来のラッチ
回路では、トランジスタがバイポーラNPN 型である。ク
ロック信号が高い（高レベルにある）場合には、スイッ
チング手段の第５及び第６トランジスタが導通させられ
差動増幅器の第１及び第２トランジスタのコレクタを第
１及び第２負荷インピーダンスに接続する。この場合、
増幅されたデータ信号が第１及び第２出力端子に存在す
る。この時フリップ・フロップは動作しない。その理由
は、ベースが反転クロック信号によりバイアスされた２
つの他のトランジスタにより第２相互接続点が無電流状
態に保たれる為である。
【０００３】クロック信号が低い場合、第５及び第６ト
ランジスタが非導通となり、差動増幅器の第１及び第２
トランジスタのコレクタと第１及び第２負荷インピーダ
ンスとの間の接続が遮断される。従って、データ信号が
更に変化してもこれにより第１及び第２出力端子間の電
圧差に最早や影響を及ぼさない。このラッチ回路はコレ
クタが第２相互接続点に接続された２つの他のトランジ
スタを有し、これら他のトランジスタのベースは反転ク
ロック信号を受ける入力端子に接続され、これら他のト
ランジスタのエミッタは第１及び第２エミッタ相互接続
点でそれぞれ第５およひ第６トランジスタのエミッタに
それぞれ接続されている。従って、クロック信号が降下
すると同時に、２つの他のトランジスタが反転クロック
信号により導通せしめられ、第２相互接続点が差動増幅
器の第１及び第２トランジスタのコレクタに接続され
る。この場合バイアス手段のバイアス電流が第１及び第
２トランジスタを経て第２相互接続点に流れ、フリップ
・フロップが再びトリガされ、第１及び第２出力端子間
の差電圧が増幅され再現的に取り込まれる（ラッチされ
る）。
ランジスタが非導通となり、差動増幅器の第１及び第２
トランジスタのコレクタと第１及び第２負荷インピーダ
ンスとの間の接続が遮断される。従って、データ信号が
更に変化してもこれにより第１及び第２出力端子間の電
圧差に最早や影響を及ぼさない。このラッチ回路はコレ
クタが第２相互接続点に接続された２つの他のトランジ
スタを有し、これら他のトランジスタのベースは反転ク
ロック信号を受ける入力端子に接続され、これら他のト
ランジスタのエミッタは第１及び第２エミッタ相互接続
点でそれぞれ第５およひ第６トランジスタのエミッタに
それぞれ接続されている。従って、クロック信号が降下
すると同時に、２つの他のトランジスタが反転クロック
信号により導通せしめられ、第２相互接続点が差動増幅
器の第１及び第２トランジスタのコレクタに接続され
る。この場合バイアス手段のバイアス電流が第１及び第
２トランジスタを経て第２相互接続点に流れ、フリップ
・フロップが再びトリガされ、第１及び第２出力端子間
の差電圧が増幅され再現的に取り込まれる（ラッチされ
る）。
【０００４】この従来のラッチ回路の欠点は、データ信
号入力端子における差電圧の正負符号が反転しない場
合、第１又は第２エミッタ相互接続点が長期間の間無電
流状態になるおそれがあるということである。この期間
中、関連のエミッタ相互接続点における電圧が変動する
おそれがある。次に、差電圧の正負符号が反転すると、
差動増幅器の関連のトランジスタが導通し、電流をエミ
ッタ相互接続点に供給する。エミッタ相互接続点には寄
生容量が存在する為、これら寄生容量が充電され、第１
及び第２出力端子間の差電圧がデータ信号の正負符号反
転に合致するまでにある時間を要するようになる。クロ
ック信号の周波数が高いと、クロック信号が再び低くな
って回路がデータ取り込みモードになってもデータ信号
の大きさに依存して、第１及び第２出力端子間の差電圧
の正負符号反転がまだ生じないというおそれが生じう
る。この場合、誤った判定が行なわれてしまう。
号入力端子における差電圧の正負符号が反転しない場
合、第１又は第２エミッタ相互接続点が長期間の間無電
流状態になるおそれがあるということである。この期間
中、関連のエミッタ相互接続点における電圧が変動する
おそれがある。次に、差電圧の正負符号が反転すると、
差動増幅器の関連のトランジスタが導通し、電流をエミ
ッタ相互接続点に供給する。エミッタ相互接続点には寄
生容量が存在する為、これら寄生容量が充電され、第１
及び第２出力端子間の差電圧がデータ信号の正負符号反
転に合致するまでにある時間を要するようになる。クロ
ック信号の周波数が高いと、クロック信号が再び低くな
って回路がデータ取り込みモードになってもデータ信号
の大きさに依存して、第１及び第２出力端子間の差電圧
の正負符号反転がまだ生じないというおそれが生じう
る。この場合、誤った判定が行なわれてしまう。
【０００５】
【発明が解決しようとする課題】本発明の目的は、判定
精度を改善したラッチ回路を提供せんとするにある。本
発明は、各トランジスタが第１及び第２主電極と制御電
極とを有するようにした第１及び第２トランジスタを以
って構成した差動増幅器であって、これら第１及び第２
トランジスタの第１主電極が第１相互接続点で相互接続
され、制御電極が、取り込むべきデータ信号が供給され
るデータ信号入力端子に結合されている当該差動増幅器
と、前記の第１相互接続点に結合され、この第１相互接
続点にバイアス電流を発生するバイアス手段と、第１電
源端子と第１及び第２出力端子との間に挿入された出力
信号取出し用の第１及び第２負荷インピーダンスと、各
トランジスタが第１及び第２主電極と制御電極とを有す
るようにした第３及び第４トランジスタを具えるフリッ
プ・フロップであって、第３トランジスタの第２主電極
と第４トランジスタの制御電極とが第１出力端子に結合
され、第４トランジスタの第２主電極と第３トランジス
タの制御電極とが第２出力端子に結合されている当該フ
リップ・フロップと、
精度を改善したラッチ回路を提供せんとするにある。本
発明は、各トランジスタが第１及び第２主電極と制御電
極とを有するようにした第１及び第２トランジスタを以
って構成した差動増幅器であって、これら第１及び第２
トランジスタの第１主電極が第１相互接続点で相互接続
され、制御電極が、取り込むべきデータ信号が供給され
るデータ信号入力端子に結合されている当該差動増幅器
と、前記の第１相互接続点に結合され、この第１相互接
続点にバイアス電流を発生するバイアス手段と、第１電
源端子と第１及び第２出力端子との間に挿入された出力
信号取出し用の第１及び第２負荷インピーダンスと、各
トランジスタが第１及び第２主電極と制御電極とを有す
るようにした第３及び第４トランジスタを具えるフリッ
プ・フロップであって、第３トランジスタの第２主電極
と第４トランジスタの制御電極とが第１出力端子に結合
され、第４トランジスタの第２主電極と第３トランジス
タの制御電極とが第２出力端子に結合されている当該フ
リップ・フロップと、
【０００６】クロック信号に応答して第１及び第２トラ
ンジスタの第２主電極を第１及び第２出力端子にそれぞ
れ結合するスイッチング手段であって、このスイッチン
グ手段は、各トランジスタが第１及び第２主電極と制御
電極とを有するようにした第５及び第６トランジスタを
以って構成され、これら第５及び第６トランジスタの制
御電極がクロック信号が供給されるクロック信号入力端
子に結合され、第５及び第６トランジスタの第１主電極
が第１及び第２トランジスタの第２主電極にそれぞれ結
合され、第５及び第６トランジスタの第２主電極が第１
及び第２出力端子にそれぞれ結合されている当該スイッ
チング手段とを具えているラッチ回路において、前記の
第２相互接続点が第２トランジスタの第２主電極に結合
され、前記のフリップ・フロップが更に、各トランジス
タが第１及び第２主電極と制御電極とを有するようにし
た第７及び第８トランジスタを具え、これら第７及び第
８トランジスタの第１主電極が第３相互接続点で相互接
続され且つ第１トランジスタの第２主電極に結合され、
第７トランジスタの制御電極及び第２主電極が第３トラ
ンジスタの対応する電極に接続され、第８トランジスタ
の制御電極及び第２主電極が第４トランジスタの対応す
る電極に接続されていることを特徴とする。
ンジスタの第２主電極を第１及び第２出力端子にそれぞ
れ結合するスイッチング手段であって、このスイッチン
グ手段は、各トランジスタが第１及び第２主電極と制御
電極とを有するようにした第５及び第６トランジスタを
以って構成され、これら第５及び第６トランジスタの制
御電極がクロック信号が供給されるクロック信号入力端
子に結合され、第５及び第６トランジスタの第１主電極
が第１及び第２トランジスタの第２主電極にそれぞれ結
合され、第５及び第６トランジスタの第２主電極が第１
及び第２出力端子にそれぞれ結合されている当該スイッ
チング手段とを具えているラッチ回路において、前記の
第２相互接続点が第２トランジスタの第２主電極に結合
され、前記のフリップ・フロップが更に、各トランジス
タが第１及び第２主電極と制御電極とを有するようにし
た第７及び第８トランジスタを具え、これら第７及び第
８トランジスタの第１主電極が第３相互接続点で相互接
続され且つ第１トランジスタの第２主電極に結合され、
第７トランジスタの制御電極及び第２主電極が第３トラ
ンジスタの対応する電極に接続され、第８トランジスタ
の制御電極及び第２主電極が第４トランジスタの対応す
る電極に接続されていることを特徴とする。
【０００７】本発明によるラッチ回路では、フリップ・
フロップが２つの追加のトランジスタを有し、トランジ
スタをバイポーラNPN トランジスタとした場合にこれら
追加のトランジスタのエミッタを第３相互接続点で差動
増幅器の第１トランジスタのコレクタに接続し、第２相
互接続点を第２トランジスタのコレクタに接続する。ク
ロック信号入力端子におけるクロック信号と第１トラン
ジスタのベースに接続されたデータ信号端子におけるデ
ータ信号との双方が高い場合には、第１及び第５トラン
ジスタが導通し、第３相互接続点における電圧はクロッ
ク信号電圧が印加された際の単一ダイオード電圧に固定
される。データ信号が充分に大きいと、第２トランジス
タが非導通となり、第２相互接続点における電圧が正方
向に変動しうる。第２トランジスタがデータ信号に応答
して再び導通せしめられると、第２相互接続点における
電圧は、クロック信号電圧が高い場合に第６トランジス
タを経て、クロック信号電圧が低い場合にフリップ・フ
ロップの第３及び第４トランジスタと第１及び第２負荷
インピーダンスとを経て固定される。最も臨界的な状態
は、第１トランジスタのベースにおけるデータ信号が判
定時直前に、すなわちクロック信号が低くなる直前に著
しく大きな正の状態から零のすぐ下の状態に変化する場
合である。この場合、第１及び第２出力端子間で零交差
が検出される直前にデータ取り込み（ラッチング）を行
なうことができる。第２相互接続点がまだ完全に充電さ
れないという理由で第６トランジスタが適切にトリガさ
れない場合には、電流の欠乏の為に、データ取り込み
（ラッチング）動作の開始もわずかに遅延され、正しい
判定が行なわれるようになる。
フロップが２つの追加のトランジスタを有し、トランジ
スタをバイポーラNPN トランジスタとした場合にこれら
追加のトランジスタのエミッタを第３相互接続点で差動
増幅器の第１トランジスタのコレクタに接続し、第２相
互接続点を第２トランジスタのコレクタに接続する。ク
ロック信号入力端子におけるクロック信号と第１トラン
ジスタのベースに接続されたデータ信号端子におけるデ
ータ信号との双方が高い場合には、第１及び第５トラン
ジスタが導通し、第３相互接続点における電圧はクロッ
ク信号電圧が印加された際の単一ダイオード電圧に固定
される。データ信号が充分に大きいと、第２トランジス
タが非導通となり、第２相互接続点における電圧が正方
向に変動しうる。第２トランジスタがデータ信号に応答
して再び導通せしめられると、第２相互接続点における
電圧は、クロック信号電圧が高い場合に第６トランジス
タを経て、クロック信号電圧が低い場合にフリップ・フ
ロップの第３及び第４トランジスタと第１及び第２負荷
インピーダンスとを経て固定される。最も臨界的な状態
は、第１トランジスタのベースにおけるデータ信号が判
定時直前に、すなわちクロック信号が低くなる直前に著
しく大きな正の状態から零のすぐ下の状態に変化する場
合である。この場合、第１及び第２出力端子間で零交差
が検出される直前にデータ取り込み（ラッチング）を行
なうことができる。第２相互接続点がまだ完全に充電さ
れないという理由で第６トランジスタが適切にトリガさ
れない場合には、電流の欠乏の為に、データ取り込み
（ラッチング）動作の開始もわずかに遅延され、正しい
判定が行なわれるようになる。
【０００８】従来のラッチ回路に対し本発明によるラッ
チ回路では、設けるトランジスタの個数が１個だけ少な
くなり、従って電源電圧を小さくして或いは信号を大き
くして動作させることができる。更に、データ信号入力
端子と出力端子との間の信号路中のトランジスタの個数
が少なくなる為にデータ信号入力端子から出力端子まで
の遅延が短かくなる。
チ回路では、設けるトランジスタの個数が１個だけ少な
くなり、従って電源電圧を小さくして或いは信号を大き
くして動作させることができる。更に、データ信号入力
端子と出力端子との間の信号路中のトランジスタの個数
が少なくなる為にデータ信号入力端子から出力端子まで
の遅延が短かくなる。
【０００９】以下図面につき説明するに、図１は従来の
ラッチ回路を示す。取り込むべき相補データ信号D, ND
がデータ信号入力端子１，２に供給される。これらデー
タ信号入力端子はトランジスタT1, T2のベースにそれぞ
れ接続され、これらトランジスタのエミッタは第１相互
接続点３で相互接続されている。この接続点３はバイア
ス電流源４を経て負電源端子５に接続されている。トラ
ンジスタT1及びT2のコレクタはトランジスタT5及びT6の
それぞれのエミッタ−コレクタ通路を経て、この回路で
は抵抗として配置した負荷インピーダンス６及び７にそ
れぞれ接続されている。トランジスタT5のコレクタと負
荷インピーダンス６との相互接続点は第１出力端子８に
接続され、トランジスタT6のコレクタと負荷インピーダ
ンス７との相互接続点は第２出力端子９に接続されてい
る。負荷インピーダンス６及び７の他の２つの接続点は
正電源端子10に接続されている。出力端子８及び９は更
にフリップ・フロップとして配置したトランジスタT3及
びT4に接続されている。この回路の場合、トランジスタ
T4のベースとトランジスタT3のコレクタとが出力端子８
に接続され、トランジスタT3のベースとトランジスタT4
のコレクタとが出力端子９に接続されている。トランジ
スタT3及びT4のエミッタは第２相互接続点11で相互接続
され、この接続点11は２つの他のトランジスタT5A 及び
T6A のコレクタ−エミッタ通路を経てトランジスタT1及
びT2のコレクタにそれぞれ接続されている。トランジス
タT5及びT6のベースは双方共クロック信号CLK が供給さ
れるクロック信号入力端子12に接続されている。他のト
ランジスタT5A 及びT6A のベースは双方共相補クロック
信号NCLKが供給されるクロック信号入力端子13に接続さ
れている。
ラッチ回路を示す。取り込むべき相補データ信号D, ND
がデータ信号入力端子１，２に供給される。これらデー
タ信号入力端子はトランジスタT1, T2のベースにそれぞ
れ接続され、これらトランジスタのエミッタは第１相互
接続点３で相互接続されている。この接続点３はバイア
ス電流源４を経て負電源端子５に接続されている。トラ
ンジスタT1及びT2のコレクタはトランジスタT5及びT6の
それぞれのエミッタ−コレクタ通路を経て、この回路で
は抵抗として配置した負荷インピーダンス６及び７にそ
れぞれ接続されている。トランジスタT5のコレクタと負
荷インピーダンス６との相互接続点は第１出力端子８に
接続され、トランジスタT6のコレクタと負荷インピーダ
ンス７との相互接続点は第２出力端子９に接続されてい
る。負荷インピーダンス６及び７の他の２つの接続点は
正電源端子10に接続されている。出力端子８及び９は更
にフリップ・フロップとして配置したトランジスタT3及
びT4に接続されている。この回路の場合、トランジスタ
T4のベースとトランジスタT3のコレクタとが出力端子８
に接続され、トランジスタT3のベースとトランジスタT4
のコレクタとが出力端子９に接続されている。トランジ
スタT3及びT4のエミッタは第２相互接続点11で相互接続
され、この接続点11は２つの他のトランジスタT5A 及び
T6A のコレクタ−エミッタ通路を経てトランジスタT1及
びT2のコレクタにそれぞれ接続されている。トランジス
タT5及びT6のベースは双方共クロック信号CLK が供給さ
れるクロック信号入力端子12に接続されている。他のト
ランジスタT5A 及びT6A のベースは双方共相補クロック
信号NCLKが供給されるクロック信号入力端子13に接続さ
れている。
【００１０】クロック信号CLK が高く、相補クロック信
号NCLKが低い場合、トランジスタT5及びT6が導通し、ト
ランジスタT5A 及びT6A が非導通となる。従って、トラ
ンジスタT1及びT2のコレクタは負荷インピーダンス６及
び７に接続され、増幅されたデータ信号が出力端子８，
９間に発生する。フリップ・フロップの接続点11は無電
流である為、フリップ・フロップは動作しない。クロッ
ク信号CLK が低く、相補クロック信号NCLKが高い場合に
は、トランジスタT5及びT6が非導通でトランジスタT5A
及びT6A が導通する。この場合、フリップ・フロップが
動作する。その理由は、接続点11がトランジスタT5A, T
1 及びトランジスタT6A, T2 を経てバイアス電流源４に
接続されている為である。従ってフリップ・フロップは
出力端子８及び９間に電圧差を再生し取り込む（ラッチ
する）。この場合、データ信号D, ND における変動はデ
ータの取り込みに何の影響をも及ぼさない。その理由
は、これらの変動によって接続点11を流れる電流の合計
を変化せしめない為である。
号NCLKが低い場合、トランジスタT5及びT6が導通し、ト
ランジスタT5A 及びT6A が非導通となる。従って、トラ
ンジスタT1及びT2のコレクタは負荷インピーダンス６及
び７に接続され、増幅されたデータ信号が出力端子８，
９間に発生する。フリップ・フロップの接続点11は無電
流である為、フリップ・フロップは動作しない。クロッ
ク信号CLK が低く、相補クロック信号NCLKが高い場合に
は、トランジスタT5及びT6が非導通でトランジスタT5A
及びT6A が導通する。この場合、フリップ・フロップが
動作する。その理由は、接続点11がトランジスタT5A, T
1 及びトランジスタT6A, T2 を経てバイアス電流源４に
接続されている為である。従ってフリップ・フロップは
出力端子８及び９間に電圧差を再生し取り込む（ラッチ
する）。この場合、データ信号D, ND における変動はデ
ータの取り込みに何の影響をも及ぼさない。その理由
は、これらの変動によって接続点11を流れる電流の合計
を変化せしめない為である。
【００１１】クロック信号CLK が高い場合、フリップ・
フロップの接続点11は無電流となる。従って、この接続
点11における電圧は特定できない高い値に変動するおそ
れがあり、その為、入力データ信号の正負符号が丁度反
転したフリップ・フロップの次のデータ取り込み処理が
不正確になるおそれがある。この不正確さは、接続点11
に作用する寄生容量の再充電がゆっくり行われ、その為
正負符号の反転が負荷抵抗における電圧に遅延して伝達
され、この伝達が次の判定瞬時にとってあまりにも遅く
なりすぎるというおそれがあるという事実によって生ぜ
しめられる。この不正確さは、入力データ信号が小さく
なりクロック信号周波数が高くなると増大する。
フロップの接続点11は無電流となる。従って、この接続
点11における電圧は特定できない高い値に変動するおそ
れがあり、その為、入力データ信号の正負符号が丁度反
転したフリップ・フロップの次のデータ取り込み処理が
不正確になるおそれがある。この不正確さは、接続点11
に作用する寄生容量の再充電がゆっくり行われ、その為
正負符号の反転が負荷抵抗における電圧に遅延して伝達
され、この伝達が次の判定瞬時にとってあまりにも遅く
なりすぎるというおそれがあるという事実によって生ぜ
しめられる。この不正確さは、入力データ信号が小さく
なりクロック信号周波数が高くなると増大する。
【００１２】
【実施例】本発明によるラッチ回路ではこの不正確さを
著しく小さくするとともに臨界的状態でも依然として正
しい判定が行われるように判定瞬時をわずかに遅らせる
ものである。バイポーラNPN トランジスタを有する本発
明によるラッチ回路の一実施例を図２に示す。この回路
においては、図１の素子と同様な素子に図１と同じ符号
を付した。この回路では前記の他のトランジスタT5A 及
びT6A を省略し、従って相補クロック信号入力端子13を
省略する。この場合トランジスタT2のコレクタをフリッ
プ・フロップT3, T4の第２相互接続点11に直接接続し、
一方、このフリップ・フロップをトランジスタT7及びT8
を以って拡張し、これらトランジスタT7及びT8のベース
及びコレクタをトランジスタT3及びT4のそれぞれの対応
する電極に接続し、これらトランジスタT7及びT8のエミ
ッタを第３相互接続点14で相互接続するとともにトラン
ジスタT1のコレクタに接続する。トランジスタT3, T4及
びトランジスタT7, T8のベースは図１に示すように出力
端子９，８に直接接続せずにバッファトランジスタT10
及びT9のベース・エミッタ接合をそれぞれ経てこれら出
力端子９，８に接続する。これらトランジスタT9及びT1
0 のコレクタは正電源端子10に結合され、エミッタはダ
イオードとして配置した２つのトランジスタT11, T12及
びT13, T14の直列回路として構成した適切な負荷インピ
ーダンスとバイアス電流源15及び16とをそれぞれ経て負
電源端子５に接続されている。ダイオードとして配置し
たトランジスタはレベルシフタとして作用する。電流源
15,16とダイオードT11, T12及びT13, T14との間の相互
接続点は出力端子17及び18にそれぞれ接続され、これら
出力端子から増幅した相補出力信号を取出すことができ
る。
著しく小さくするとともに臨界的状態でも依然として正
しい判定が行われるように判定瞬時をわずかに遅らせる
ものである。バイポーラNPN トランジスタを有する本発
明によるラッチ回路の一実施例を図２に示す。この回路
においては、図１の素子と同様な素子に図１と同じ符号
を付した。この回路では前記の他のトランジスタT5A 及
びT6A を省略し、従って相補クロック信号入力端子13を
省略する。この場合トランジスタT2のコレクタをフリッ
プ・フロップT3, T4の第２相互接続点11に直接接続し、
一方、このフリップ・フロップをトランジスタT7及びT8
を以って拡張し、これらトランジスタT7及びT8のベース
及びコレクタをトランジスタT3及びT4のそれぞれの対応
する電極に接続し、これらトランジスタT7及びT8のエミ
ッタを第３相互接続点14で相互接続するとともにトラン
ジスタT1のコレクタに接続する。トランジスタT3, T4及
びトランジスタT7, T8のベースは図１に示すように出力
端子９，８に直接接続せずにバッファトランジスタT10
及びT9のベース・エミッタ接合をそれぞれ経てこれら出
力端子９，８に接続する。これらトランジスタT9及びT1
0 のコレクタは正電源端子10に結合され、エミッタはダ
イオードとして配置した２つのトランジスタT11, T12及
びT13, T14の直列回路として構成した適切な負荷インピ
ーダンスとバイアス電流源15及び16とをそれぞれ経て負
電源端子５に接続されている。ダイオードとして配置し
たトランジスタはレベルシフタとして作用する。電流源
15,16とダイオードT11, T12及びT13, T14との間の相互
接続点は出力端子17及び18にそれぞれ接続され、これら
出力端子から増幅した相補出力信号を取出すことができ
る。
【００１３】クロック信号CLK が高い場合には、トラン
ジスタT5及びT6が導通し、トランジスタT1及びT2のコレ
クタが負荷インピーダンス６及び７に接続される。端子
１，２におけるデータ信号D,ND は出力端子８，９に増
幅されて現われる。トランジスタT5及びT6のエミッタは
対応するフリップ・フロップT7, T8及びT3,T4のエミッ
タに直接接続されている為、クロックが高レベルとなっ
て入力データ信号の正負符号が丁度反転した最も臨界的
な状態では、接続点14, 11の再充電がゆっくりしている
ことにより正しい差電圧を負荷インピーダンス６及び７
に供給するのを遅延させる。フリップ・フロップも遅延
してトリガされる為、依然として正しい判定が行われ
る。クロック信号CLK が低い場合には、トランジスタT5
及びT6が非導通となる。出力端子８及び９間の電圧差は
フリップ・フロップT3, T7, T4, T8により取り込まれ
る。電流源４のバイアス電流は端子１及び２における何
等かのデータ信号変化の結果としてトランジスタT1及び
T2に分配される。しかし、フリップ・フロップはトラン
ジスタT7及びT8の２重構造を有する為、このバイアス電
流分配により負荷インピーダンス6 及び7 を流れる電流
に影響を及ぼさず、フリップ・フロップの（データ）取
り込み動作がいかなるデータ信号変化によっても妨害さ
れない。
ジスタT5及びT6が導通し、トランジスタT1及びT2のコレ
クタが負荷インピーダンス６及び７に接続される。端子
１，２におけるデータ信号D,ND は出力端子８，９に増
幅されて現われる。トランジスタT5及びT6のエミッタは
対応するフリップ・フロップT7, T8及びT3,T4のエミッ
タに直接接続されている為、クロックが高レベルとなっ
て入力データ信号の正負符号が丁度反転した最も臨界的
な状態では、接続点14, 11の再充電がゆっくりしている
ことにより正しい差電圧を負荷インピーダンス６及び７
に供給するのを遅延させる。フリップ・フロップも遅延
してトリガされる為、依然として正しい判定が行われ
る。クロック信号CLK が低い場合には、トランジスタT5
及びT6が非導通となる。出力端子８及び９間の電圧差は
フリップ・フロップT3, T7, T4, T8により取り込まれ
る。電流源４のバイアス電流は端子１及び２における何
等かのデータ信号変化の結果としてトランジスタT1及び
T2に分配される。しかし、フリップ・フロップはトラン
ジスタT7及びT8の２重構造を有する為、このバイアス電
流分配により負荷インピーダンス6 及び7 を流れる電流
に影響を及ぼさず、フリップ・フロップの（データ）取
り込み動作がいかなるデータ信号変化によっても妨害さ
れない。
【００１４】図３はユニポーラＮチャネル MOSトランジ
スタを有するラッチ回路の他の実施例を示す。他の点で
はこのラッチ回路は図２のラッチ回路と同じであり、図
３では図２と対応する素子に図２と同じ符号を付してあ
る。本発明は図２及び３に示す実施例に限定されるもの
ではない。例えば、負荷インピーダンス６及び７は抵抗
を以って構成する以外にダイオードとして配置したトラ
ンジスタの直列回路を以って構成することもできる。関
連の負荷インピーダンスT11, T12, 15及びT13, T14, 16
をそれぞれ有するバッファトランジスタT9及びT10 を省
略することもできる。この場合、トランジスタT3, T7及
びトランジスタT4, T8のベースを出力端子９及び８にそ
れぞれ直接接続する必要がある。
スタを有するラッチ回路の他の実施例を示す。他の点で
はこのラッチ回路は図２のラッチ回路と同じであり、図
３では図２と対応する素子に図２と同じ符号を付してあ
る。本発明は図２及び３に示す実施例に限定されるもの
ではない。例えば、負荷インピーダンス６及び７は抵抗
を以って構成する以外にダイオードとして配置したトラ
ンジスタの直列回路を以って構成することもできる。関
連の負荷インピーダンスT11, T12, 15及びT13, T14, 16
をそれぞれ有するバッファトランジスタT9及びT10 を省
略することもできる。この場合、トランジスタT3, T7及
びトランジスタT4, T8のベースを出力端子９及び８にそ
れぞれ直接接続する必要がある。
【００１５】電流源４，15及び16の代わりに抵抗を選択
することもできる。更に、バイポーラNPN トランジスタ
の代わりにバイポーラPNP トランジスタを用い、ユニポ
ーラＮチャネルトランジスタの代わりにユニポーラＰチ
ャネルトランジスタを用いることができ、この場合には
端子５及び10における電源電圧を反転させる必要があ
る。或いは又、回路が部分的に、例えばトランジスタT1
及びT2としてユニポーラトランジスタを有し、部分的
に、例えばトランジスタT3及びT4としてバイポーラトラ
ンジスタを有するようにすることができる。
することもできる。更に、バイポーラNPN トランジスタ
の代わりにバイポーラPNP トランジスタを用い、ユニポ
ーラＮチャネルトランジスタの代わりにユニポーラＰチ
ャネルトランジスタを用いることができ、この場合には
端子５及び10における電源電圧を反転させる必要があ
る。或いは又、回路が部分的に、例えばトランジスタT1
及びT2としてユニポーラトランジスタを有し、部分的
に、例えばトランジスタT3及びT4としてバイポーラトラ
ンジスタを有するようにすることができる。
【図１】バイポーラNPN トランジスタを有する従来のラ
ッチ回路を示す回路図である。
ッチ回路を示す回路図である。
【図２】バイポーラNPN トランジスタを有する本発明よ
るラッチ回路を示す回路図である。
るラッチ回路を示す回路図である。
【図３】ユニポーラMOS トランジスタを有する本発明に
よるラッチ回路を示す回路図である。
よるラッチ回路を示す回路図である。
１，２ データ信号入力端子 ３ 第１相互接続点 ６，７ 負荷インピーダンス ８，９ 出力端子 11 第２相互接続点 14 第３相互接続点
───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (72)発明者 コルネリス マリア ハート オランダ国 5621 ベーアー アインド ーフェンフルーネバウツウェッハ１ (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 3/286 H03K 3/023
Claims (3)
- 【請求項１】 各トランジスタが第１及び第２主電極と
制御電極とを有するようにした第１及び第２トランジス
タを以って構成した差動増幅器であって、これら第１及
び第２トランジスタの第１主電極が第１相互接続点で相
互接続され、制御電極が、取り込むべきデータ信号が供
給されるデータ信号入力端子に結合されている当該差動
増幅器と、前記の第１相互接続点に結合され、この第１
相互接続点にバイアス電流を発生するバイアス手段と、
第１電源端子と第１及び第２出力端子との間に挿入され
た出力信号取出し用の第１及び第２負荷インピーダンス
と、各トランジスタが第１及び第２主電極と制御電極と
を有するようにした第３及び第４トランジスタを具える
フリップ・フロップであって、第３トランジスタの第２
主電極と第４トランジスタの制御電極とが第１出力端子
に結合され、第４トランジスタの第２主電極と第３トラ
ンジスタの制御電極とが第２出力端子に結合されている
当該フリップ・フロップと、クロック信号に応答して第
１及び第２トランジスタの第２主電極を第１及び第２出
力端子にそれぞれ結合するスイッチング手段であって、
このスイッチング手段は、各トランジスタが第１及び第
２主電極と制御電極とを有するようにした第５及び第６
トランジスタを以って構成され、これら第５及び第６ト
ランジスタの制御電極がクロック信号が供給されるクロ
ック信号入力端子に結合され、第５及び第６トランジス
タの第１主電極が第１及び第２トランジスタの第２主電
極にそれぞれ結合され、第５及び第６トランジスタの第
２主電極が第１及び第２出力端子にそれぞれ結合されて
いる当該スイッチング手段とを具えているラッチ回路に
おいて、前記の第２相互接続点が第２トランジスタの第
２主電極に結合され、前記のフリップ・フロップが更
に、各トランジスタが第１及び第２主電極と制御電極と
を有するようにした第７及び第８トランジスタを具え、
これら第７及び第８トランジスタの第１主電極が第３相
互接続点で相互接続され且つ第１トランジスタの第２主
電極に結合され、第７トランジスタの制御電極及び第２
主電極が第３トランジスタの対応する電極に接続され、
第８トランジスタの制御電極及び第２主電極が第４トラ
ンジスタの対応する電極に接続されていることを特徴と
するラッチ回路。 - 【請求項２】 請求項１に記載のラッチ回路において、
各トランジスタが第１及び第２主電極と制御電極とを有
するようにした第９及び第10トランジスタが設けられ、
これら第９及び第10トランジスタの制御電極が第１及び
第２出力端子にそれぞれ結合され、第９及び第10トラン
ジスタの第２主電極が第１電源端子に結合され、第９及
び第10トランジスタの第１主電極が第４及び第３トラン
ジスタの制御電極にそれぞれ結合され且つそれぞれ第３
及び第４負荷インピーダンスを経て第２電源端子に結合
されていることを特徴とするラッチ回路。 - 【請求項３】 請求項２に記載のラッチ回路において、
第３及び第４負荷インピーダンスがそれぞれ、電流源と
少なくとも１つのトランジスタであってその制御電極が
その第２主電極に接続された当該トランジスタとの直列
回路を有することを特徴とするラッチ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL9001442 | 1990-06-22 | ||
| NL9001442A NL9001442A (nl) | 1990-06-22 | 1990-06-22 | Vergrendelschakeling. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04233316A JPH04233316A (ja) | 1992-08-21 |
| JP3137680B2 true JP3137680B2 (ja) | 2001-02-26 |
Family
ID=19857307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03175806A Expired - Fee Related JP3137680B2 (ja) | 1990-06-22 | 1991-06-21 | ラッチ回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5103117A (ja) |
| EP (1) | EP0463682B1 (ja) |
| JP (1) | JP3137680B2 (ja) |
| DE (1) | DE69118249T2 (ja) |
| NL (1) | NL9001442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8018783B2 (en) | 2007-03-19 | 2011-09-13 | Fujitsu Limited | Storage circuit and storage method |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0501827B1 (en) * | 1991-03-01 | 1996-04-17 | Kabushiki Kaisha Toshiba | Multiplying circuit |
| US5343428A (en) * | 1992-10-05 | 1994-08-30 | Motorola Inc. | Memory having a latching BICMOS sense amplifier |
| US5430336A (en) * | 1992-10-23 | 1995-07-04 | Sony Corporation | Emitter coupled logic circuit |
| JP2570575B2 (ja) * | 1993-06-17 | 1997-01-08 | 日本電気株式会社 | フリップフロップ回路 |
| US7009438B2 (en) * | 1999-10-08 | 2006-03-07 | Lucent Technologies Inc. | Trans-admittance trans-impedance logic for integrated circuits |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5329057A (en) * | 1976-08-30 | 1978-03-17 | Nec Corp | Master slave type flip flop circuit |
| US4274017A (en) * | 1978-12-26 | 1981-06-16 | International Business Machines Corporation | Cascode polarity hold latch having integrated set/reset capability |
| US4542308A (en) * | 1982-12-23 | 1985-09-17 | Advanced Micro Devices, Inc. | Sampling comparator circuit for processing a differential input |
| FR2548378B1 (fr) * | 1983-06-29 | 1985-10-25 | Labo Electronique Physique | Comparateur de tension analogique, et convertisseur analogique-numerique utilisant un tel comparateur |
| FR2581811A1 (fr) * | 1985-05-10 | 1986-11-14 | Radiotechnique Compelec | Module multiplexeur numerique a n entrees et multiplexeur a n2 entrees incorporant de tels modules |
-
1990
- 1990-06-22 NL NL9001442A patent/NL9001442A/nl unknown
-
1991
- 1991-06-10 US US07/713,184 patent/US5103117A/en not_active Expired - Fee Related
- 1991-06-18 EP EP91201525A patent/EP0463682B1/en not_active Expired - Lifetime
- 1991-06-18 DE DE69118249T patent/DE69118249T2/de not_active Expired - Fee Related
- 1991-06-21 JP JP03175806A patent/JP3137680B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8018783B2 (en) | 2007-03-19 | 2011-09-13 | Fujitsu Limited | Storage circuit and storage method |
Also Published As
| Publication number | Publication date |
|---|---|
| US5103117A (en) | 1992-04-07 |
| DE69118249D1 (de) | 1996-05-02 |
| EP0463682B1 (en) | 1996-03-27 |
| EP0463682A1 (en) | 1992-01-02 |
| DE69118249T2 (de) | 1996-10-02 |
| JPH04233316A (ja) | 1992-08-21 |
| NL9001442A (nl) | 1992-01-16 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |