JP3980337B2 - トラックホールド回路 - Google Patents
トラックホールド回路 Download PDFInfo
- Publication number
- JP3980337B2 JP3980337B2 JP2001360516A JP2001360516A JP3980337B2 JP 3980337 B2 JP3980337 B2 JP 3980337B2 JP 2001360516 A JP2001360516 A JP 2001360516A JP 2001360516 A JP2001360516 A JP 2001360516A JP 3980337 B2 JP3980337 B2 JP 3980337B2
- Authority
- JP
- Japan
- Prior art keywords
- npn transistor
- emitter
- base
- constant current
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Images
Landscapes
- Amplifiers (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換器などに用いられるトラックホールド回路に関する。さらに詳しくは、電源電圧間に直列に接続される縦積みトランジスタの数を少なくすることにより、低電源電圧でも動作するトラックホールド回路に関する。
【０００２】
【従来の技術】
従来のトラックホールド回路は、たとえば図３にその一例のブロック図が示されるような構成になっている。図３において、Ｑ１ｐとＱ２ｐはＰＮＰトランジスタ、Ｑ１ｎとＱ２ｎはＮＰＮトランジスタ、Ｄ１とＤ２はクランプダイオードで、これらによりブリッジ回路１を構成している。Ｑ７ｎとＱ８ｎはエミッタ結合したスイッチングトランジスタ、ＩＳ１、ＩＳ２およびＩＳ１０は、正電源ＶCCから負電源ＶEEに向かって電流を流す定電流源であり、ＩＳ１を流れる電流値とＩＳ２を流れる電流値を等しく、かつ、２つの合計がＩＳ１０を流れる電流値に等しくなるように設定してある。ＣＭは電圧を保持するためのメモリキャパシタ、ＢＡ１は高入力インピーダンスのバッファアンプである。
【０００３】
この回路において、クロック入力端子ＴＲＡＣＫをハイ、クロック入力端子ＨＯＬＤをローに設定し、スイッチングトランジスタＱ８ｎに電流を流す。その結果、トランジスタＱ１ｐにはＩＳ１の電流値、Ｑ１ｎには略（ＩＳ１０の電流値）−（ＩＳ２の電流値）の電流が流れる。ＩＳ１の電流値とＩＳ２の電流値とを等しく、かつ、２つの合計がＩＳ１０の電流値に等しくなるように設定してあるので、トランジスタＱ１ｐとＱ１ｎに流れる電流は等しい。トランジスタＱ１ｐ、Ｑ１ｎ、Ｑ２ｎ、Ｑ２ｐのＶBE特性が等しければ、４つのトランジスタはブリッジとして動作し、メモリキャパシタＣＭの電位は、入力信号に追従する。
【０００４】
つぎに、クロック入力端子ＴＲＡＣＫをロー、クロック入力端子ＨＯＬＤをハイに変え、スイッチングトランジスタＱ７ｎに電流を流す。このとき、トランジスタＱ１ｐとＱ１ｎは遮断され、ダイオードＤ１、Ｄ２にＩＳ２の電流値の電流が流れる。ダイオードＤ１のアノードとダイオードＤ２のカソードは、バッファアンプＢＡ１の出力を受けているため、メモリキャパシタＣＭの電位に等しくなる。この結果、トランジスタＱ２ｎ、Ｑ２ｐのベース・エミッタ間にも逆バイアスがかかってトランジスタＱ２ｎ、Ｑ２ｐも遮断され、結果としてメモリキャパシタＣＭは、入力信号から切り離されてホールドモードへ移行する。この結果、メモリキャパシタＣＭには、クロック入力を反転する直前の入力信号の電位が保存され、トラックホールド回路として動作する。
【０００５】
【発明が解決しようとする課題】
従来のトラックホールド回路は、前述のような構成になっているため、ブリッジ回路の２個のトランジスタ（Ｑ１ｐとＱ１ｎ）とスイッチングトランジスタＱ８ｎおよび正電源側の定電流源ＩＳ１と負電源側の定電流源ＩＳ１０が電源電圧間に直列に接続されていることになる。定電流源もトランジスタにより構成されているため、結局５個のトランジスタが縦積みに接続されていることになる。その結果、動作電圧が高くなり、低電源電圧動作が困難になるという問題がある。
【０００６】
本発明は、このような問題を解決するためになされたもので、縦積みトランジスタの数を減らして、低電源電圧動作に適したトラックホールド回路を提供することを目的とする。
【０００７】
本発明の他の目的は、スイッチングトランジスタの駆動を、カレントミラー回路を用いて行う場合でも、オンオフの切替スピードが遅くならないような構成にすることにある。
【０００８】
【課題を解決するための手段】
本発明によるトラックホールド回路は、ベースを共通にし、入力信号を与えられる第１のＰＮＰトランジスタおよび第１のＮＰＮトランジスタと、
前記第１のＰＮＰトランジスタのエミッタにそのベースが接続される第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタにそのベースが接続される第２のＰＮＰトランジスタと、
前記第２のＮＰＮトランジスタと前記第２のＰＮＰトランジスタのエミッタを共通とし、その共通エミッタに一端が接続され、他端が接地されるメモリキャパシタと、
前記メモリキャパシタの一端に入力が接続されるバッファアンプと、
前記バッファアンプの出力がアノードに接続され、カソードが前記第１のＰＮＰトランジスタのエミッタに接続される第１のダイオードと、
前記バッファアンプの出力がカソードに接続され、アノードが前記第１のＮＰＮトランジスタのエミッタに接続される第２のダイオードと、
前記第１のＰＮＰトランジスタのエミッタと前記第２のＮＰＮトランジスタのベースとの接続点と正電源との間に設けられる第１の定電流源と、
前記第１のＮＰＮトランジスタのエミッタと前記第２のＰＮＰトランジスタのベースとの接続点と正電源との間に設けられる第２の定電流源
とを具備し、前記第１のＰＮＰトランジスタと前記第２のＰＮＰトランジスタのコレクタが負電源に接続され、前記第１のＮＰＮトランジスタと前記第２のＮＰＮトランジスタのコレクタが正電源に接続され、前記バッファアンプの出力を出力とする構成を有するトラックホールド回路であって、
前記第１のＰＮＰトランジスタのエミッタと前記第２のＮＰＮトランジスタのベースとの接続点にそのコレクタが接続され、エミッタが負電源に接続される第３のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタと前記第２のＰＮＰトランジスタのベースとの接続点にそのコレクタが接続され、エミッタが負電源に接続される第４のＮＰＮトランジスタと、
前記第３のＮＰＮトランジスタのベースにそのベースとコレクタが接続され、エミッタが負電源に接続される第５のＮＰＮトランジスタと、
前記第４のＮＰＮトランジスタのベースにそのベースとコレクタが接続され、エミッタが負電源に接続される第６のＮＰＮトランジスタと、
前記第５および第６のＮＰＮトランジスタのそれぞれのコレクタにそのコレクタが接続され、ベースが正負のクロック信号源に接続される第３および第４のＰＮＰトランジスタと、
前記第３および第４のＰＮＰトランジスタの共通エミッタと正電源との間に接続される第３の定電流源
とがさらに設けられている。
【０００９】
この構成にすることにより、ブリッジ回路を駆動するのに、カレントミラー回路を介して行っているため、ブリッジ回路を構成する第１のＰＮＰトランジスタのエミッタと負電源との間に接続される第３のＮＰＮトランジスタと、ブリッジ回路を構成する第１のＮＰＮトランジスタのエミッタと負電源との間に接続される第４のＮＰＮトランジスタに流れる電流の和を、第１の定電流源と第２の定電流源との和にすることができ、負電源側に定電流源を縦積みに接続する必要がない。その結果、縦積みトランジスタの数を減らすことができ、低電源電圧により駆動できるトラックホールド回路を構成することができる。
【００１０】
前記第３のＮＰＮトランジスタのベースと前記第５のＮＰＮトランジスタのベースおよびコレクタの接続点と、正電源との間に第４の定電流源が設けられ、前記第４のＮＰＮトランジスタのベースと前記第６のＮＰＮトランジスタのベースおよびコレクタの接続点と、正電源との間に第５の定電流源が設けられ、前記第１の定電流源の電流値と前記第２の定電流源の電流値とが等しく、前記第４の定電流源の電流値と前記第５の定電流源の電流値とが等しく、前記第１の定電流源の電流値が、前記第４の定電流源の電流値と前記第３の定電流源の電流値の１／２との和に任意の正定数Ｋを掛け合せたものに等しく、かつ、前記第２の定電流源の電流値が、前記第５の定電流源と前記第３の定電流源の電流値の１／２との和に前記任意の正定数Ｋを掛け合せたものと等しくなるように、前記各定電流源が設定されなければならない。
【００１１】
そうすることにより、第３または第４のＰＮＰトランジスタの一方がオフの場合でも、そのオフになるトランジスタに接続されるカレントミラー回路のトランジスタ、すなわち第３および第５のＮＰＮトランジスタ、または第４および第６のトランジスタにも、第４または第５の定電流源の電流が流れ、完全にはオフにならないで電流が僅かに流れているため、オンになった場合に速いスピードで動作し始め、スイッチング時間が遅くなることがない。
【００１２】
【発明の実施の形態】
つぎに、図面を参照しながら本発明によるトラックホールド回路について説明をする。本発明によるトラックホールド回路は、たとえば図１にその一実施形態の回路構成が示されているように、入力端子Ｖinを有し、トランジスタＱ１ｐ、Ｑ１ｎ、Ｑ２ｎ、およびＱ２ｐでブリッジ回路１が構成され、そのブリッジ回路１の出力側に、接地との間に接続されるメモリキャパシタＣＭを介してバッファアンプＢＡ１が接続され、その出力がブリッジ回路１にフィードバックされると共に出力として取り出せるように、出力端子Ｖoutに接続されている。そして、ブリッジ回路１と正電源ＶCCとの間に第１および第２の定電流源ＩＳ１、ＩＳ２が接続され、ブリッジ回路１の入力端子に入力される信号に追従し、またはホールドした信号を前記バッファアンプから出力するようにトラックとホールドの入力端子をそれぞれベースに有し、スイッチング用の第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐにより駆動されるようになっている。
【００１３】
本発明では、スイッチング用の第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのエミッタが共通に接続されて、第３の定電流源ＩＳ３を介して正電源ＶCCに接続され、第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐそれぞれのコレクタと負電源との間に、第５および第６のＮＰＮトランジスタＱ５ｎ、Ｑ６ｎが、そのコレクタとベースの接続点およびエミッタを接続してそれぞれ設けられ、さらに、第３および第４のＮＰＮトランジスタＱ３ｎ、Ｑ４ｎが、そのベースをそれぞれ第５および第６のＮＰＮトランジスタＱ５ｎ、Ｑ６ｎのコレクタとベースの接続点に接続し、そのコレクタとエミッタを第１および第２の定電流源ＩＳ１、ＩＳ２と負電源ＶEEとの間にそれぞれ接続して設けられることにより、第３ないし第６のＮＰＮトランジスタＱ３ｎ〜Ｑ６ｎからなるカレントミラー回路２が構成され、そのカレントミラー回路２を介して、前述のブリッジ回路１が駆動されるようになっている。
【００１４】
ブリッジ回路１は、たとえば図１に示されるような構成にすることができる。すなわち、たとえば第１のＰＮＰトランジスタＱ１ｐと、たとえば第１のＮＰＮトランジスタＱ１ｎとのベースが共通にされて入力信号端子Ｖinに接続され、第１のＰＮＰトランジスタＱ１ｐは、そのエミッタが第２のＮＰＮトランジスタＱ２ｎのベースに接続されると共に、そのコレクタが負電源ＶEEに接続され、第１のＮＰＮトランジスタＱ１ｎは、そのエミッタが、たとえば第２のＰＮＰトランジスタＱ２ｐのベースに接続され、そのコレクタが正電源ＶCCに接続されている。第２のＮＰＮトランジスタＱ２ｎおよび第２のＰＮＰトランジスタＱ２ｐは、そのエミッタが共通に接続されて出力部とされ、第２のＮＰＮトランジスタＱ２ｎのコレクタが正電源ＶCCに、第２のＰＮＰトランジスタＱ２ｐのコレクタが負電源ＶEEにそれぞれ接続されている。そして、第２ＮＰＮトランジスタＱ２ｎおよび第２ＰＮＰトランジスタＱ２ｐのそれぞれのベース間に第２ＮＰＮトランジスタのベース側をカソードとして第１および第２のダイオードＤ１、Ｄ２が直列に接続されている。この構造により、従来から周知のブリッジ回路１が構成されている。
【００１５】
ブリッジ回路１の出力部である第２ＮＰＮトランジスタＱ２ｎおよび第２ＰＮＰトランジスタＱ２ｐのエミッタ接続部（共通エミッタ）と接地との間に信号電圧を保持するメモリキャパシタＣＭが接続され、また、その共通エミッタおよびメモリキャパシタＣＭの接続部に入力端を接続してバッファアンプＢＡ１が設けられ、そのバッファアンプＢＡ１の出力端は、第１および第２ダイオードＤ１、Ｄ２の接続部にフィードバックされると共に、出力信号端子Ｖoutに接続されている。また、第１ＮＰＮトランジスタＱ１ｎのエミッタと正電源ＶCCとの間に第２定電流源ＩＳ２が、第１ＰＮＰトランジスタＱ１ｐのエミッタと正電源ＶCCとの間に第１の定電流源ＩＳ１がそれぞれ接続され、第１ＰＮＰトランジスタＱ１ｐのエミッタと、負電源ＶEEとの間に、前述の第３ＮＰＮトランジスタＱ３ｎのコレクタとエミッタとが、第１ＮＰＮトランジスタＱ１ｎのエミッタと負電源ＶEEとの間に、前述の第４ＮＰＮトランジスタＱ４ｎのコレクタとエミッタとがそれぞれ接続されている。これらの接続により図３に示されるのと同様のトラックホールド回路が構成されている。
【００１６】
本発明では、このスイッチング用の第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのベースへのトラックホールド信号入力を、カレントミラー回路２を介して入力することにより、ブリッジ回路を駆動する構成になっていることに特徴がある。
【００１７】
前述のように、スイッチング用の第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐが、それぞれのエミッタを共通として第３の定電流源ＩＳ３を介して正電源ＶCCに接続され、第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのベースがそれぞれＴＲＡＣＫとＨＯＬＤの入力端子とされている。
【００１８】
第３ＰＮＰトランジスタＱ３ｐのコレクタには、第５ＮＰＮトランジスタＱ５ｎのベースとコレクタとが共通にされて接続され、第４ＰＮＰトランジスタＱ４ｐのコレクタには、第６ＮＰＮトランジスタＱ６ｎのベースとコレクタとが共通にされて接続され、第５および第６のトランジスタＱ５ｎ、Ｑ６ｎのエミッタは、それぞれ負電源ＶEEに接続されている。そして、第３ＮＰＮトランジスタＱ３ｎのベースが第５ＮＰＮトランジスタＱ５ｎの共通にされたベースとコレクタに接続され、第４ＮＰＮトランジスタＱ４ｎのベースが第６ＮＰＮトランジスタＱ６ｎの共通にされたベースとコレクタに接続され、第３〜第６のＮＰＮトランジスタによりカレントミラー回路２が構成され、このカレントミラー回路２を介して、前述のブリッジ回路１を駆動する構成になっている。
【００１９】
その結果、図３に示されるような負電源側に定電流源を設けることなく、カレントミラー回路２を介してブリッジ回路１を駆動でき、従来５個であった縦積みトランジスタを４個にすることができる。
【００２０】
前述の回路構成により、電源電圧を低減させることができる。しかし、ＨＯＬＤにハイの信号が入力される場合、すなわち第４ＰＮＰトランジスタＱ４ｐが遮断（オフ）になった場合、第６ＮＰＮトランジスタＱ６ｎのベース電位は略負電源ＶEEの電位になってしまうため、つぎにオンになる場合の動作が遅れ、高速動作をし難い。このような問題を解決するのが、図２に示される回路である。
【００２１】
すなわち、図２において、第３および第５のＮＰＮトランジスタＱ３ｎとＱ５ｎのベース接続部と、正電源ＶCCとの間に第４の定電流源ＩＳ４が接続され、第４および第６のＮＰＮトランジスタＱ４ｎ、Ｑ６ｎのベース接続部と正電源ＶCCとの間に第５の定電流源ＩＳ５が接続されている。そして、第１〜第５の定電流源ＩＳ１〜ＩＳ５を流れる電流Ｉ１〜Ｉ５の間につぎの関係を満たすように設定されている。ただし、Ｋは任意の正の定数である。
Ｉ１＝Ｉ２
Ｉ４＝Ｉ５
Ｉ１＝Ｋ・(Ｉ３／２＋Ｉ４)
Ｉ２＝Ｋ・(Ｉ３／２＋Ｉ５)
この構成にすることにより、カレントミラー回路の第３および第４のＮＰＮトランジスタに流れる電流は、Ｋ・Ｉ４からＫ・Ｉ４＋Ｉ２であり、ブリッジ回路を流れる電流は、０（オフ）からＩ２−Ｋ・Ｉ４の範囲となるので、これに留意して、全体の回路を設計すれば良い。
【００２２】
【発明の効果】
以上のように、本発明によれば、電源電圧の正負間に直列に接続される、いわゆる縦積みのトランジスタの数を減らすことができるため、低電源電圧動作に適したトラックホールド回路を得ることができる。
【図面の簡単な説明】
【図１】本発明によるトラックホールド回路の一実施形態を示す回路説明図である。
【図２】本発明によるトラックホールド回路の他の実施形態を示す回路説明図である。
【図３】従来のトラックホールド回路を示す回路説明図である。
【符号の説明】
１ ブリッジ回路
２ カレントミラー回路
ＣＭ メモリキャパシタ
ＢＡ１ バッファアンプ
【発明の属する技術分野】
本発明は、Ａ／Ｄ変換器などに用いられるトラックホールド回路に関する。さらに詳しくは、電源電圧間に直列に接続される縦積みトランジスタの数を少なくすることにより、低電源電圧でも動作するトラックホールド回路に関する。
【０００２】
【従来の技術】
従来のトラックホールド回路は、たとえば図３にその一例のブロック図が示されるような構成になっている。図３において、Ｑ１ｐとＱ２ｐはＰＮＰトランジスタ、Ｑ１ｎとＱ２ｎはＮＰＮトランジスタ、Ｄ１とＤ２はクランプダイオードで、これらによりブリッジ回路１を構成している。Ｑ７ｎとＱ８ｎはエミッタ結合したスイッチングトランジスタ、ＩＳ１、ＩＳ２およびＩＳ１０は、正電源ＶCCから負電源ＶEEに向かって電流を流す定電流源であり、ＩＳ１を流れる電流値とＩＳ２を流れる電流値を等しく、かつ、２つの合計がＩＳ１０を流れる電流値に等しくなるように設定してある。ＣＭは電圧を保持するためのメモリキャパシタ、ＢＡ１は高入力インピーダンスのバッファアンプである。
【０００３】
この回路において、クロック入力端子ＴＲＡＣＫをハイ、クロック入力端子ＨＯＬＤをローに設定し、スイッチングトランジスタＱ８ｎに電流を流す。その結果、トランジスタＱ１ｐにはＩＳ１の電流値、Ｑ１ｎには略（ＩＳ１０の電流値）−（ＩＳ２の電流値）の電流が流れる。ＩＳ１の電流値とＩＳ２の電流値とを等しく、かつ、２つの合計がＩＳ１０の電流値に等しくなるように設定してあるので、トランジスタＱ１ｐとＱ１ｎに流れる電流は等しい。トランジスタＱ１ｐ、Ｑ１ｎ、Ｑ２ｎ、Ｑ２ｐのＶBE特性が等しければ、４つのトランジスタはブリッジとして動作し、メモリキャパシタＣＭの電位は、入力信号に追従する。
【０００４】
つぎに、クロック入力端子ＴＲＡＣＫをロー、クロック入力端子ＨＯＬＤをハイに変え、スイッチングトランジスタＱ７ｎに電流を流す。このとき、トランジスタＱ１ｐとＱ１ｎは遮断され、ダイオードＤ１、Ｄ２にＩＳ２の電流値の電流が流れる。ダイオードＤ１のアノードとダイオードＤ２のカソードは、バッファアンプＢＡ１の出力を受けているため、メモリキャパシタＣＭの電位に等しくなる。この結果、トランジスタＱ２ｎ、Ｑ２ｐのベース・エミッタ間にも逆バイアスがかかってトランジスタＱ２ｎ、Ｑ２ｐも遮断され、結果としてメモリキャパシタＣＭは、入力信号から切り離されてホールドモードへ移行する。この結果、メモリキャパシタＣＭには、クロック入力を反転する直前の入力信号の電位が保存され、トラックホールド回路として動作する。
【０００５】
【発明が解決しようとする課題】
従来のトラックホールド回路は、前述のような構成になっているため、ブリッジ回路の２個のトランジスタ（Ｑ１ｐとＱ１ｎ）とスイッチングトランジスタＱ８ｎおよび正電源側の定電流源ＩＳ１と負電源側の定電流源ＩＳ１０が電源電圧間に直列に接続されていることになる。定電流源もトランジスタにより構成されているため、結局５個のトランジスタが縦積みに接続されていることになる。その結果、動作電圧が高くなり、低電源電圧動作が困難になるという問題がある。
【０００６】
本発明は、このような問題を解決するためになされたもので、縦積みトランジスタの数を減らして、低電源電圧動作に適したトラックホールド回路を提供することを目的とする。
【０００７】
本発明の他の目的は、スイッチングトランジスタの駆動を、カレントミラー回路を用いて行う場合でも、オンオフの切替スピードが遅くならないような構成にすることにある。
【０００８】
【課題を解決するための手段】
本発明によるトラックホールド回路は、ベースを共通にし、入力信号を与えられる第１のＰＮＰトランジスタおよび第１のＮＰＮトランジスタと、
前記第１のＰＮＰトランジスタのエミッタにそのベースが接続される第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタにそのベースが接続される第２のＰＮＰトランジスタと、
前記第２のＮＰＮトランジスタと前記第２のＰＮＰトランジスタのエミッタを共通とし、その共通エミッタに一端が接続され、他端が接地されるメモリキャパシタと、
前記メモリキャパシタの一端に入力が接続されるバッファアンプと、
前記バッファアンプの出力がアノードに接続され、カソードが前記第１のＰＮＰトランジスタのエミッタに接続される第１のダイオードと、
前記バッファアンプの出力がカソードに接続され、アノードが前記第１のＮＰＮトランジスタのエミッタに接続される第２のダイオードと、
前記第１のＰＮＰトランジスタのエミッタと前記第２のＮＰＮトランジスタのベースとの接続点と正電源との間に設けられる第１の定電流源と、
前記第１のＮＰＮトランジスタのエミッタと前記第２のＰＮＰトランジスタのベースとの接続点と正電源との間に設けられる第２の定電流源
とを具備し、前記第１のＰＮＰトランジスタと前記第２のＰＮＰトランジスタのコレクタが負電源に接続され、前記第１のＮＰＮトランジスタと前記第２のＮＰＮトランジスタのコレクタが正電源に接続され、前記バッファアンプの出力を出力とする構成を有するトラックホールド回路であって、
前記第１のＰＮＰトランジスタのエミッタと前記第２のＮＰＮトランジスタのベースとの接続点にそのコレクタが接続され、エミッタが負電源に接続される第３のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタと前記第２のＰＮＰトランジスタのベースとの接続点にそのコレクタが接続され、エミッタが負電源に接続される第４のＮＰＮトランジスタと、
前記第３のＮＰＮトランジスタのベースにそのベースとコレクタが接続され、エミッタが負電源に接続される第５のＮＰＮトランジスタと、
前記第４のＮＰＮトランジスタのベースにそのベースとコレクタが接続され、エミッタが負電源に接続される第６のＮＰＮトランジスタと、
前記第５および第６のＮＰＮトランジスタのそれぞれのコレクタにそのコレクタが接続され、ベースが正負のクロック信号源に接続される第３および第４のＰＮＰトランジスタと、
前記第３および第４のＰＮＰトランジスタの共通エミッタと正電源との間に接続される第３の定電流源
とがさらに設けられている。
【０００９】
この構成にすることにより、ブリッジ回路を駆動するのに、カレントミラー回路を介して行っているため、ブリッジ回路を構成する第１のＰＮＰトランジスタのエミッタと負電源との間に接続される第３のＮＰＮトランジスタと、ブリッジ回路を構成する第１のＮＰＮトランジスタのエミッタと負電源との間に接続される第４のＮＰＮトランジスタに流れる電流の和を、第１の定電流源と第２の定電流源との和にすることができ、負電源側に定電流源を縦積みに接続する必要がない。その結果、縦積みトランジスタの数を減らすことができ、低電源電圧により駆動できるトラックホールド回路を構成することができる。
【００１０】
前記第３のＮＰＮトランジスタのベースと前記第５のＮＰＮトランジスタのベースおよびコレクタの接続点と、正電源との間に第４の定電流源が設けられ、前記第４のＮＰＮトランジスタのベースと前記第６のＮＰＮトランジスタのベースおよびコレクタの接続点と、正電源との間に第５の定電流源が設けられ、前記第１の定電流源の電流値と前記第２の定電流源の電流値とが等しく、前記第４の定電流源の電流値と前記第５の定電流源の電流値とが等しく、前記第１の定電流源の電流値が、前記第４の定電流源の電流値と前記第３の定電流源の電流値の１／２との和に任意の正定数Ｋを掛け合せたものに等しく、かつ、前記第２の定電流源の電流値が、前記第５の定電流源と前記第３の定電流源の電流値の１／２との和に前記任意の正定数Ｋを掛け合せたものと等しくなるように、前記各定電流源が設定されなければならない。
【００１１】
そうすることにより、第３または第４のＰＮＰトランジスタの一方がオフの場合でも、そのオフになるトランジスタに接続されるカレントミラー回路のトランジスタ、すなわち第３および第５のＮＰＮトランジスタ、または第４および第６のトランジスタにも、第４または第５の定電流源の電流が流れ、完全にはオフにならないで電流が僅かに流れているため、オンになった場合に速いスピードで動作し始め、スイッチング時間が遅くなることがない。
【００１２】
【発明の実施の形態】
つぎに、図面を参照しながら本発明によるトラックホールド回路について説明をする。本発明によるトラックホールド回路は、たとえば図１にその一実施形態の回路構成が示されているように、入力端子Ｖinを有し、トランジスタＱ１ｐ、Ｑ１ｎ、Ｑ２ｎ、およびＱ２ｐでブリッジ回路１が構成され、そのブリッジ回路１の出力側に、接地との間に接続されるメモリキャパシタＣＭを介してバッファアンプＢＡ１が接続され、その出力がブリッジ回路１にフィードバックされると共に出力として取り出せるように、出力端子Ｖoutに接続されている。そして、ブリッジ回路１と正電源ＶCCとの間に第１および第２の定電流源ＩＳ１、ＩＳ２が接続され、ブリッジ回路１の入力端子に入力される信号に追従し、またはホールドした信号を前記バッファアンプから出力するようにトラックとホールドの入力端子をそれぞれベースに有し、スイッチング用の第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐにより駆動されるようになっている。
【００１３】
本発明では、スイッチング用の第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのエミッタが共通に接続されて、第３の定電流源ＩＳ３を介して正電源ＶCCに接続され、第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐそれぞれのコレクタと負電源との間に、第５および第６のＮＰＮトランジスタＱ５ｎ、Ｑ６ｎが、そのコレクタとベースの接続点およびエミッタを接続してそれぞれ設けられ、さらに、第３および第４のＮＰＮトランジスタＱ３ｎ、Ｑ４ｎが、そのベースをそれぞれ第５および第６のＮＰＮトランジスタＱ５ｎ、Ｑ６ｎのコレクタとベースの接続点に接続し、そのコレクタとエミッタを第１および第２の定電流源ＩＳ１、ＩＳ２と負電源ＶEEとの間にそれぞれ接続して設けられることにより、第３ないし第６のＮＰＮトランジスタＱ３ｎ〜Ｑ６ｎからなるカレントミラー回路２が構成され、そのカレントミラー回路２を介して、前述のブリッジ回路１が駆動されるようになっている。
【００１４】
ブリッジ回路１は、たとえば図１に示されるような構成にすることができる。すなわち、たとえば第１のＰＮＰトランジスタＱ１ｐと、たとえば第１のＮＰＮトランジスタＱ１ｎとのベースが共通にされて入力信号端子Ｖinに接続され、第１のＰＮＰトランジスタＱ１ｐは、そのエミッタが第２のＮＰＮトランジスタＱ２ｎのベースに接続されると共に、そのコレクタが負電源ＶEEに接続され、第１のＮＰＮトランジスタＱ１ｎは、そのエミッタが、たとえば第２のＰＮＰトランジスタＱ２ｐのベースに接続され、そのコレクタが正電源ＶCCに接続されている。第２のＮＰＮトランジスタＱ２ｎおよび第２のＰＮＰトランジスタＱ２ｐは、そのエミッタが共通に接続されて出力部とされ、第２のＮＰＮトランジスタＱ２ｎのコレクタが正電源ＶCCに、第２のＰＮＰトランジスタＱ２ｐのコレクタが負電源ＶEEにそれぞれ接続されている。そして、第２ＮＰＮトランジスタＱ２ｎおよび第２ＰＮＰトランジスタＱ２ｐのそれぞれのベース間に第２ＮＰＮトランジスタのベース側をカソードとして第１および第２のダイオードＤ１、Ｄ２が直列に接続されている。この構造により、従来から周知のブリッジ回路１が構成されている。
【００１５】
ブリッジ回路１の出力部である第２ＮＰＮトランジスタＱ２ｎおよび第２ＰＮＰトランジスタＱ２ｐのエミッタ接続部（共通エミッタ）と接地との間に信号電圧を保持するメモリキャパシタＣＭが接続され、また、その共通エミッタおよびメモリキャパシタＣＭの接続部に入力端を接続してバッファアンプＢＡ１が設けられ、そのバッファアンプＢＡ１の出力端は、第１および第２ダイオードＤ１、Ｄ２の接続部にフィードバックされると共に、出力信号端子Ｖoutに接続されている。また、第１ＮＰＮトランジスタＱ１ｎのエミッタと正電源ＶCCとの間に第２定電流源ＩＳ２が、第１ＰＮＰトランジスタＱ１ｐのエミッタと正電源ＶCCとの間に第１の定電流源ＩＳ１がそれぞれ接続され、第１ＰＮＰトランジスタＱ１ｐのエミッタと、負電源ＶEEとの間に、前述の第３ＮＰＮトランジスタＱ３ｎのコレクタとエミッタとが、第１ＮＰＮトランジスタＱ１ｎのエミッタと負電源ＶEEとの間に、前述の第４ＮＰＮトランジスタＱ４ｎのコレクタとエミッタとがそれぞれ接続されている。これらの接続により図３に示されるのと同様のトラックホールド回路が構成されている。
【００１６】
本発明では、このスイッチング用の第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのベースへのトラックホールド信号入力を、カレントミラー回路２を介して入力することにより、ブリッジ回路を駆動する構成になっていることに特徴がある。
【００１７】
前述のように、スイッチング用の第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐが、それぞれのエミッタを共通として第３の定電流源ＩＳ３を介して正電源ＶCCに接続され、第３および第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのベースがそれぞれＴＲＡＣＫとＨＯＬＤの入力端子とされている。
【００１８】
第３ＰＮＰトランジスタＱ３ｐのコレクタには、第５ＮＰＮトランジスタＱ５ｎのベースとコレクタとが共通にされて接続され、第４ＰＮＰトランジスタＱ４ｐのコレクタには、第６ＮＰＮトランジスタＱ６ｎのベースとコレクタとが共通にされて接続され、第５および第６のトランジスタＱ５ｎ、Ｑ６ｎのエミッタは、それぞれ負電源ＶEEに接続されている。そして、第３ＮＰＮトランジスタＱ３ｎのベースが第５ＮＰＮトランジスタＱ５ｎの共通にされたベースとコレクタに接続され、第４ＮＰＮトランジスタＱ４ｎのベースが第６ＮＰＮトランジスタＱ６ｎの共通にされたベースとコレクタに接続され、第３〜第６のＮＰＮトランジスタによりカレントミラー回路２が構成され、このカレントミラー回路２を介して、前述のブリッジ回路１を駆動する構成になっている。
【００１９】
その結果、図３に示されるような負電源側に定電流源を設けることなく、カレントミラー回路２を介してブリッジ回路１を駆動でき、従来５個であった縦積みトランジスタを４個にすることができる。
【００２０】
前述の回路構成により、電源電圧を低減させることができる。しかし、ＨＯＬＤにハイの信号が入力される場合、すなわち第４ＰＮＰトランジスタＱ４ｐが遮断（オフ）になった場合、第６ＮＰＮトランジスタＱ６ｎのベース電位は略負電源ＶEEの電位になってしまうため、つぎにオンになる場合の動作が遅れ、高速動作をし難い。このような問題を解決するのが、図２に示される回路である。
【００２１】
すなわち、図２において、第３および第５のＮＰＮトランジスタＱ３ｎとＱ５ｎのベース接続部と、正電源ＶCCとの間に第４の定電流源ＩＳ４が接続され、第４および第６のＮＰＮトランジスタＱ４ｎ、Ｑ６ｎのベース接続部と正電源ＶCCとの間に第５の定電流源ＩＳ５が接続されている。そして、第１〜第５の定電流源ＩＳ１〜ＩＳ５を流れる電流Ｉ１〜Ｉ５の間につぎの関係を満たすように設定されている。ただし、Ｋは任意の正の定数である。
Ｉ１＝Ｉ２
Ｉ４＝Ｉ５
Ｉ１＝Ｋ・(Ｉ３／２＋Ｉ４)
Ｉ２＝Ｋ・(Ｉ３／２＋Ｉ５)
この構成にすることにより、カレントミラー回路の第３および第４のＮＰＮトランジスタに流れる電流は、Ｋ・Ｉ４からＫ・Ｉ４＋Ｉ２であり、ブリッジ回路を流れる電流は、０（オフ）からＩ２−Ｋ・Ｉ４の範囲となるので、これに留意して、全体の回路を設計すれば良い。
【００２２】
【発明の効果】
以上のように、本発明によれば、電源電圧の正負間に直列に接続される、いわゆる縦積みのトランジスタの数を減らすことができるため、低電源電圧動作に適したトラックホールド回路を得ることができる。
【図面の簡単な説明】
【図１】本発明によるトラックホールド回路の一実施形態を示す回路説明図である。
【図２】本発明によるトラックホールド回路の他の実施形態を示す回路説明図である。
【図３】従来のトラックホールド回路を示す回路説明図である。
【符号の説明】
１ ブリッジ回路
２ カレントミラー回路
ＣＭ メモリキャパシタ
ＢＡ１ バッファアンプ
Claims (2)
- ベースを共通にし、入力信号を与えられる第１のＰＮＰトランジスタおよび第１のＮＰＮトランジスタと、
前記第１のＰＮＰトランジスタのエミッタにそのベースが接続される第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタにそのベースが接続される第２のＰＮＰトランジスタと、
前記第２のＮＰＮトランジスタと前記第２のＰＮＰトランジスタのエミッタを共通とし、その共通エミッタに一端が接続され、他端が接地されるメモリキャパシタと、
前記メモリキャパシタの一端に入力が接続されるバッファアンプと、
前記バッファアンプの出力がアノードに接続され、カソードが前記第１のＰＮＰトランジスタのエミッタに接続される第１のダイオードと、
前記バッファアンプの出力がカソードに接続され、アノードが前記第１のＮＰＮトランジスタのエミッタに接続される第２のダイオードと、
前記第１のＰＮＰトランジスタのエミッタと前記第２のＮＰＮトランジスタのベースとの接続点と、正電源との間に設けられる第１の定電流源と、
前記第１のＮＰＮトランジスタのエミッタと前記第２のＰＮＰトランジスタのベースとの接続点と、正電源との間に設けられる第２の定電流源
とを具備し、前記第１のＰＮＰトランジスタと前記第２のＰＮＰトランジスタのコレクタが負電源に接続され、前記第１のＮＰＮトランジスタと前記第２のＮＰＮトランジスタのコレクタが正電源に接続され、前記バッファアンプの出力を出力とする構成を有するトラックホールド回路であって、
前記第１のＰＮＰトランジスタのエミッタと前記第２のＮＰＮトランジスタのベースとの接続点にそのコレクタが接続され、エミッタが負電源に接続される第３のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタと前記第２のＰＮＰトランジスタのベースとの接続点にそのコレクタが接続され、エミッタが負電源に接続される第４のＮＰＮトランジスタと、
前記第３のＮＰＮトランジスタのベースにそのベースとコレクタが接続され、エミッタが負電源に接続される第５のＮＰＮトランジスタと、
前記第４のＮＰＮトランジスタのベースにそのベースとコレクタが接続され、エミッタが負電源に接続される第６のＮＰＮトランジスタと、
前記第５および第６のＮＰＮトランジスタのそれぞれのコレクタにそのコレクタが接続され、ベースが正負のクロック信号源に接続される第３および第４のＰＮＰトランジスタと、
前記第３および第４のＰＮＰトランジスタの共通エミッタと正電源との間に接続される第３の定電流源
とがさらに設けられてなるトラックホールド回路。 - 前記第３のＮＰＮトランジスタのベースと前記第５のＮＰＮトランジスタのベースおよびコレクタの接続点と、正電源との間に第４の定電流源が設けられ、
前記第４のＮＰＮトランジスタのベースと前記第６のＮＰＮトランジスタのベースおよびコレクタの接続点と、正電源との間に第５の定電流源が設けられ、
前記第１の定電流源の電流値と前記第２の定電流源の電流値とが等しく、前記第４の定電流源の電流値と前記第５の定電流源の電流値とが等しく、前記第１の定電流源の電流値が、前記第４の定電流源の電流値と前記第３の定電流源の電流値の１／２との和に任意の正定数Ｋを掛け合せたものに等しく、かつ、前記第２の定電流源の電流値が、前記第５の定電流源と前記第３の定電流源の電流値の１／２との和に前記任意の正定数Ｋを掛け合せたものと等しくなるように、前記各定電流源が設定されてなる請求項１記載のトラックホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001360516A JP3980337B2 (ja) | 2001-11-27 | 2001-11-27 | トラックホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001360516A JP3980337B2 (ja) | 2001-11-27 | 2001-11-27 | トラックホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003163553A JP2003163553A (ja) | 2003-06-06 |
| JP3980337B2 true JP3980337B2 (ja) | 2007-09-26 |
Family
ID=19171307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001360516A Expired - Lifetime JP3980337B2 (ja) | 2001-11-27 | 2001-11-27 | トラックホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3980337B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477564B1 (ko) * | 2002-08-19 | 2005-03-18 | 이디텍 주식회사 | 영상출력시스템에 내장되는 에이디변환기의 트랙앤홀드회로장치 |
-
2001
- 2001-11-27 JP JP2001360516A patent/JP3980337B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003163553A (ja) | 2003-06-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4053796A (en) | Rectifying circuit | |
| JP2861346B2 (ja) | 電流ミラー回路 | |
| JPH0374529B2 (ja) | ||
| EP0056809A1 (en) | CASCODE CURRENT SOURCE. | |
| JP3980337B2 (ja) | トラックホールド回路 | |
| EP0156410A1 (en) | Amplifier arrangement | |
| EP0132005A2 (en) | Voltage signal translator | |
| JP2008544714A (ja) | 低電圧ｖｃｃを供給される差動トランジスタ対電流スイッチ | |
| JP3200021B2 (ja) | 出力回路装置 | |
| JPH0452654B2 (ja) | ||
| JPS632487B2 (ja) | ||
| JPH06169225A (ja) | 電圧電流変換回路 | |
| JP2998334B2 (ja) | Ｅｃｌ型半導体集積回路装置 | |
| US6400184B1 (en) | Transistor output circuit | |
| JP3172310B2 (ja) | バッファ回路 | |
| US4841171A (en) | High speed comparator circuit with single supply voltage | |
| JPH0650788Y2 (ja) | デジタル信号発生回路 | |
| JPS6098715A (ja) | 比較器 | |
| JPH03128528A (ja) | マスタースライス方式半導体集積回路装置 | |
| JPS6244574Y2 (ja) | ||
| US20050218951A1 (en) | Flip-flop circuit and frequency division circuit using same | |
| EP0120125A1 (en) | Bias circuit which is independent of output device voltage characteristics for biassing an amplifier in class AB operation | |
| JPH08237044A (ja) | プッシュプル回路 | |
| KR20030053493A (ko) | 낮은 전류 입력 임피던스를 갖는 ab급 바이폴라 전류콘베이어 | |
| JPH0983267A (ja) | 差動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040908 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070510 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070605 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070627 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |