JP2003163553A - トラックホールド回路 - Google Patents
トラックホールド回路Info
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- JP2003163553A JP2003163553A JP2001360516A JP2001360516A JP2003163553A JP 2003163553 A JP2003163553 A JP 2003163553A JP 2001360516 A JP2001360516 A JP 2001360516A JP 2001360516 A JP2001360516 A JP 2001360516A JP 2003163553 A JP2003163553 A JP 2003163553A
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Abstract
(57)【要約】
【課題】 縦積みトランジスタの数を減らして、低電源
電圧動作に適したトラックホールド回路を提供する。 【解決手段】 トランジスタブリッジゲート回路をカレ
ントミラー電流スイッチで駆動することにより、低電源
電圧動作を可能にした。さらに、カレントミラー回路を
用いる場合に、オンオフ切替の高速性を維持するため、
カレントミラー電流スイッチを構成するトランジスタが
オフしないように、バイアス電流を与える電流源を付加
した。
電圧動作に適したトラックホールド回路を提供する。 【解決手段】 トランジスタブリッジゲート回路をカレ
ントミラー電流スイッチで駆動することにより、低電源
電圧動作を可能にした。さらに、カレントミラー回路を
用いる場合に、オンオフ切替の高速性を維持するため、
カレントミラー電流スイッチを構成するトランジスタが
オフしないように、バイアス電流を与える電流源を付加
した。
Description
【０００１】
【発明の属する技術分野】本発明は、Ａ／Ｄ変換器など
に用いられるトラックホールド回路に関する。さらに詳
しくは、電源電圧間に直列に接続される縦積みトランジ
スタの数を少なくすることにより、低電源電圧でも動作
するトラックホールド回路に関する。
に用いられるトラックホールド回路に関する。さらに詳
しくは、電源電圧間に直列に接続される縦積みトランジ
スタの数を少なくすることにより、低電源電圧でも動作
するトラックホールド回路に関する。
【０００２】
【従来の技術】従来のトラックホールド回路は、たとえ
ば図３にその一例のブロック図が示されるような構成に
なっている。図３において、Ｑ１ｐとＱ２ｐはＰＮＰト
ランジスタ、Ｑ１ｎとＱ２ｎはＮＰＮトランジスタ、Ｄ
１とＤ２はクランプダイオードで、これらによりブリッ
ジ回路１を構成している。Ｑ７ｎとＱ８ｎはエミッタ結
合したスイッチングトランジスタ、ＩＳ１、ＩＳ２およ
びＩＳ１０は、正電源Ｖ CCから負電源ＶEEに向かって電
流を流す定電流源であり、ＩＳ１を流れる電流値とＩＳ
２を流れる電流値を等しく、かつ、２つの合計がＩＳ１
０を流れる電流値に等しくなるように設定してある。Ｃ
Ｍは電圧を保持するためのメモリキャパシタ、ＢＡ１は
高入力インピーダンスのバッファアンプである。
ば図３にその一例のブロック図が示されるような構成に
なっている。図３において、Ｑ１ｐとＱ２ｐはＰＮＰト
ランジスタ、Ｑ１ｎとＱ２ｎはＮＰＮトランジスタ、Ｄ
１とＤ２はクランプダイオードで、これらによりブリッ
ジ回路１を構成している。Ｑ７ｎとＱ８ｎはエミッタ結
合したスイッチングトランジスタ、ＩＳ１、ＩＳ２およ
びＩＳ１０は、正電源Ｖ CCから負電源ＶEEに向かって電
流を流す定電流源であり、ＩＳ１を流れる電流値とＩＳ
２を流れる電流値を等しく、かつ、２つの合計がＩＳ１
０を流れる電流値に等しくなるように設定してある。Ｃ
Ｍは電圧を保持するためのメモリキャパシタ、ＢＡ１は
高入力インピーダンスのバッファアンプである。
【０００３】この回路において、クロック入力端子ＴＲ
ＡＣＫをハイ、クロック入力端子ＨＯＬＤをローに設定
し、スイッチングトランジスタＱ８ｎに電流を流す。そ
の結果、トランジスタＱ１ｐにはＩＳ１の電流値、Ｑ１
ｎには略（ＩＳ１０の電流値）−（ＩＳ２の電流値）の
電流が流れる。ＩＳ１の電流値とＩＳ２の電流値とを等
しく、かつ、２つの合計がＩＳ１０の電流値に等しくな
るように設定してあるので、トランジスタＱ１ｐとＱ１
ｎに流れる電流は等しい。トランジスタＱ１ｐ、Ｑ１
ｎ、Ｑ２ｎ、Ｑ２ｐのＶBE特性が等しければ、４つのト
ランジスタはブリッジとして動作し、メモリキャパシタ
ＣＭの電位は、入力信号に追従する。
ＡＣＫをハイ、クロック入力端子ＨＯＬＤをローに設定
し、スイッチングトランジスタＱ８ｎに電流を流す。そ
の結果、トランジスタＱ１ｐにはＩＳ１の電流値、Ｑ１
ｎには略（ＩＳ１０の電流値）−（ＩＳ２の電流値）の
電流が流れる。ＩＳ１の電流値とＩＳ２の電流値とを等
しく、かつ、２つの合計がＩＳ１０の電流値に等しくな
るように設定してあるので、トランジスタＱ１ｐとＱ１
ｎに流れる電流は等しい。トランジスタＱ１ｐ、Ｑ１
ｎ、Ｑ２ｎ、Ｑ２ｐのＶBE特性が等しければ、４つのト
ランジスタはブリッジとして動作し、メモリキャパシタ
ＣＭの電位は、入力信号に追従する。
【０００４】つぎに、クロック入力端子ＴＲＡＣＫをロ
ー、クロック入力端子ＨＯＬＤをハイに変え、スイッチ
ングトランジスタＱ７ｎに電流を流す。このとき、トラ
ンジスタＱ１ｐとＱ１ｎは遮断され、ダイオードＤ１、
Ｄ２にＩＳ２の電流値の電流が流れる。ダイオードＤ１
のアノードとダイオードＤ２のカソードは、バッファア
ンプＢＡ１の出力を受けているため、メモリキャパシタ
ＣＭの電位に等しくなる。この結果、トランジスタＱ２
ｎ、Ｑ２ｐのベース・エミッタ間にも逆バイアスがかか
ってトランジスタＱ２ｎ、Ｑ２ｐも遮断され、結果とし
てメモリキャパシタＣＭは、入力信号から切り離されて
ホールドモードへ移行する。この結果、メモリキャパシ
タＣＭには、クロック入力を反転する直前の入力信号の
電位が保存され、トラックホールド回路として動作す
る。
ー、クロック入力端子ＨＯＬＤをハイに変え、スイッチ
ングトランジスタＱ７ｎに電流を流す。このとき、トラ
ンジスタＱ１ｐとＱ１ｎは遮断され、ダイオードＤ１、
Ｄ２にＩＳ２の電流値の電流が流れる。ダイオードＤ１
のアノードとダイオードＤ２のカソードは、バッファア
ンプＢＡ１の出力を受けているため、メモリキャパシタ
ＣＭの電位に等しくなる。この結果、トランジスタＱ２
ｎ、Ｑ２ｐのベース・エミッタ間にも逆バイアスがかか
ってトランジスタＱ２ｎ、Ｑ２ｐも遮断され、結果とし
てメモリキャパシタＣＭは、入力信号から切り離されて
ホールドモードへ移行する。この結果、メモリキャパシ
タＣＭには、クロック入力を反転する直前の入力信号の
電位が保存され、トラックホールド回路として動作す
る。
【０００５】
【発明が解決しようとする課題】従来のトラックホール
ド回路は、前述のような構成になっているため、ブリッ
ジ回路の２個のトランジスタ（Ｑ１ｐとＱ１ｎ）とスイ
ッチングトランジスタＱ８ｎおよび正電源側の定電流源
ＩＳ１と負電源側の定電流源ＩＳ１０が電源電圧間に直
列に接続されていることになる。定電流源もトランジス
タにより構成されているため、結局５個のトランジスタ
が縦積みに接続されていることになる。その結果、動作
電圧が高くなり、低電源電圧動作が困難になるという問
題がある。
ド回路は、前述のような構成になっているため、ブリッ
ジ回路の２個のトランジスタ（Ｑ１ｐとＱ１ｎ）とスイ
ッチングトランジスタＱ８ｎおよび正電源側の定電流源
ＩＳ１と負電源側の定電流源ＩＳ１０が電源電圧間に直
列に接続されていることになる。定電流源もトランジス
タにより構成されているため、結局５個のトランジスタ
が縦積みに接続されていることになる。その結果、動作
電圧が高くなり、低電源電圧動作が困難になるという問
題がある。
【０００６】本発明は、このような問題を解決するため
になされたもので、縦積みトランジスタの数を減らし
て、低電源電圧動作に適したトラックホールド回路を提
供することを目的とする。
になされたもので、縦積みトランジスタの数を減らし
て、低電源電圧動作に適したトラックホールド回路を提
供することを目的とする。
【０００７】本発明の他の目的は、スイッチングトラン
ジスタの駆動を、カレントミラー回路を用いて行う場合
でも、オンオフの切替スピードが遅くならないような構
成にすることにある。
ジスタの駆動を、カレントミラー回路を用いて行う場合
でも、オンオフの切替スピードが遅くならないような構
成にすることにある。
【０００８】
【課題を解決するための手段】本発明によるトラックホ
ールド回路は、ベースを共通にし、入力信号を与えられ
る第１のＰＮＰトランジスタおよび第１のＮＰＮトラン
ジスタと、前記第１のＰＮＰトランジスタのエミッタに
そのベースが接続される第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタにそのベース
が接続される第２のＰＮＰトランジスタと、前記第２の
ＮＰＮトランジスタと前記第２のＰＮＰトランジスタの
エミッタを共通とし、その共通エミッタに一端が接続さ
れ、他端が接地されるメモリキャパシタと、前記メモリ
キャパシタの一端に入力が接続されるバッファアンプ
と、前記バッファアンプの出力がアノードに接続され、
カソードが前記第１のＰＮＰトランジスタのエミッタに
接続される第１のダイオードと、前記バッファアンプの
出力がカソードに接続され、アノードが前記第１のＮＰ
Ｎトランジスタのエミッタに接続される第２のダイオー
ドと、前記第１のＰＮＰトランジスタのエミッタと前記
第２のＮＰＮトランジスタのベースとの接続点と正電源
との間に設けられる第１の定電流源と、前記第１のＮＰ
Ｎトランジスタのエミッタと前記第２のＰＮＰトランジ
スタのベースとの接続点と正電源との間に設けられる第
２の定電流源とを具備し、前記第１のＰＮＰトランジス
タと前記第２のＰＮＰトランジスタのコレクタが負電源
に接続され、前記第１のＮＰＮトランジスタと前記第２
のＮＰＮトランジスタのコレクタが正電源に接続され、
前記バッファアンプの出力を出力とする構成を有するト
ラックホールド回路であって、前記第１のＰＮＰトラン
ジスタのエミッタと前記第２のＮＰＮトランジスタのベ
ースとの接続点にそのコレクタが接続され、エミッタが
負電源に接続される第３のＮＰＮトランジスタと、前記
第１のＮＰＮトランジスタのエミッタと前記第２のＰＮ
Ｐトランジスタのベースとの接続点にそのコレクタが接
続され、エミッタが負電源に接続される第４のＮＰＮト
ランジスタと、前記第３のＮＰＮトランジスタのベース
にそのベースとコレクタが接続され、エミッタが負電源
に接続される第５のＮＰＮトランジスタと、前記第４の
ＮＰＮトランジスタのベースにそのベースとコレクタが
接続され、エミッタが負電源に接続される第６のＮＰＮ
トランジスタと、前記第５および第６のＮＰＮトランジ
スタのそれぞれのコレクタにそのコレクタが接続され、
ベースが正負のクロック信号源に接続される第３および
第４のＰＮＰトランジスタと、前記第３および第４のＰ
ＮＰトランジスタの共通エミッタと正電源との間に接続
される第３の定電流源とがさらに設けられている。
ールド回路は、ベースを共通にし、入力信号を与えられ
る第１のＰＮＰトランジスタおよび第１のＮＰＮトラン
ジスタと、前記第１のＰＮＰトランジスタのエミッタに
そのベースが接続される第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタにそのベース
が接続される第２のＰＮＰトランジスタと、前記第２の
ＮＰＮトランジスタと前記第２のＰＮＰトランジスタの
エミッタを共通とし、その共通エミッタに一端が接続さ
れ、他端が接地されるメモリキャパシタと、前記メモリ
キャパシタの一端に入力が接続されるバッファアンプ
と、前記バッファアンプの出力がアノードに接続され、
カソードが前記第１のＰＮＰトランジスタのエミッタに
接続される第１のダイオードと、前記バッファアンプの
出力がカソードに接続され、アノードが前記第１のＮＰ
Ｎトランジスタのエミッタに接続される第２のダイオー
ドと、前記第１のＰＮＰトランジスタのエミッタと前記
第２のＮＰＮトランジスタのベースとの接続点と正電源
との間に設けられる第１の定電流源と、前記第１のＮＰ
Ｎトランジスタのエミッタと前記第２のＰＮＰトランジ
スタのベースとの接続点と正電源との間に設けられる第
２の定電流源とを具備し、前記第１のＰＮＰトランジス
タと前記第２のＰＮＰトランジスタのコレクタが負電源
に接続され、前記第１のＮＰＮトランジスタと前記第２
のＮＰＮトランジスタのコレクタが正電源に接続され、
前記バッファアンプの出力を出力とする構成を有するト
ラックホールド回路であって、前記第１のＰＮＰトラン
ジスタのエミッタと前記第２のＮＰＮトランジスタのベ
ースとの接続点にそのコレクタが接続され、エミッタが
負電源に接続される第３のＮＰＮトランジスタと、前記
第１のＮＰＮトランジスタのエミッタと前記第２のＰＮ
Ｐトランジスタのベースとの接続点にそのコレクタが接
続され、エミッタが負電源に接続される第４のＮＰＮト
ランジスタと、前記第３のＮＰＮトランジスタのベース
にそのベースとコレクタが接続され、エミッタが負電源
に接続される第５のＮＰＮトランジスタと、前記第４の
ＮＰＮトランジスタのベースにそのベースとコレクタが
接続され、エミッタが負電源に接続される第６のＮＰＮ
トランジスタと、前記第５および第６のＮＰＮトランジ
スタのそれぞれのコレクタにそのコレクタが接続され、
ベースが正負のクロック信号源に接続される第３および
第４のＰＮＰトランジスタと、前記第３および第４のＰ
ＮＰトランジスタの共通エミッタと正電源との間に接続
される第３の定電流源とがさらに設けられている。
【０００９】この構成にすることにより、ブリッジ回路
を駆動するのに、カレントミラー回路を介して行ってい
るため、ブリッジ回路を構成する第１のＰＮＰトランジ
スタのエミッタと負電源との間に接続される第３のＮＰ
Ｎトランジスタと、ブリッジ回路を構成する第１のＮＰ
Ｎトランジスタのエミッタと負電源との間に接続される
第４のＮＰＮトランジスタに流れる電流の和を、第１の
定電流源と第２の定電流源との和にすることができ、負
電源側に定電流源を縦積みに接続する必要がない。その
結果、縦積みトランジスタの数を減らすことができ、低
電源電圧により駆動できるトラックホールド回路を構成
することができる。
を駆動するのに、カレントミラー回路を介して行ってい
るため、ブリッジ回路を構成する第１のＰＮＰトランジ
スタのエミッタと負電源との間に接続される第３のＮＰ
Ｎトランジスタと、ブリッジ回路を構成する第１のＮＰ
Ｎトランジスタのエミッタと負電源との間に接続される
第４のＮＰＮトランジスタに流れる電流の和を、第１の
定電流源と第２の定電流源との和にすることができ、負
電源側に定電流源を縦積みに接続する必要がない。その
結果、縦積みトランジスタの数を減らすことができ、低
電源電圧により駆動できるトラックホールド回路を構成
することができる。
【００１０】前記第３のＮＰＮトランジスタのベースと
前記第５のＮＰＮトランジスタのベースおよびコレクタ
の接続点と、正電源との間に第４の定電流源が設けら
れ、前記第４のＮＰＮトランジスタのベースと前記第６
のＮＰＮトランジスタのベースおよびコレクタの接続点
と、正電源との間に第５の定電流源が設けられ、前記第
１の定電流源の電流値と前記第２の定電流源の電流値と
が等しく、前記第４の定電流源の電流値と前記第５の定
電流源の電流値とが等しく、前記第１の定電流源の電流
値が、前記第４の定電流源の電流値と前記第３の定電流
源の電流値の１／２との和に任意の正定数Ｋを掛け合せ
たものに等しく、かつ、前記第２の定電流源の電流値
が、前記第５の定電流源と前記第３の定電流源の電流値
の１／２との和に前記任意の正定数Ｋを掛け合せたもの
と等しくなるように、前記各定電流源が設定されなけれ
ばならない。
前記第５のＮＰＮトランジスタのベースおよびコレクタ
の接続点と、正電源との間に第４の定電流源が設けら
れ、前記第４のＮＰＮトランジスタのベースと前記第６
のＮＰＮトランジスタのベースおよびコレクタの接続点
と、正電源との間に第５の定電流源が設けられ、前記第
１の定電流源の電流値と前記第２の定電流源の電流値と
が等しく、前記第４の定電流源の電流値と前記第５の定
電流源の電流値とが等しく、前記第１の定電流源の電流
値が、前記第４の定電流源の電流値と前記第３の定電流
源の電流値の１／２との和に任意の正定数Ｋを掛け合せ
たものに等しく、かつ、前記第２の定電流源の電流値
が、前記第５の定電流源と前記第３の定電流源の電流値
の１／２との和に前記任意の正定数Ｋを掛け合せたもの
と等しくなるように、前記各定電流源が設定されなけれ
ばならない。
【００１１】そうすることにより、第３または第４のＰ
ＮＰトランジスタの一方がオフの場合でも、そのオフに
なるトランジスタに接続されるカレントミラー回路のト
ランジスタ、すなわち第３および第５のＮＰＮトランジ
スタ、または第４および第６のトランジスタにも、第４
または第５の定電流源の電流が流れ、完全にはオフにな
らないで電流が僅かに流れているため、オンになった場
合に速いスピードで動作し始め、スイッチング時間が遅
くなることがない。
ＮＰトランジスタの一方がオフの場合でも、そのオフに
なるトランジスタに接続されるカレントミラー回路のト
ランジスタ、すなわち第３および第５のＮＰＮトランジ
スタ、または第４および第６のトランジスタにも、第４
または第５の定電流源の電流が流れ、完全にはオフにな
らないで電流が僅かに流れているため、オンになった場
合に速いスピードで動作し始め、スイッチング時間が遅
くなることがない。
【００１２】
【発明の実施の形態】つぎに、図面を参照しながら本発
明によるトラックホールド回路について説明をする。本
発明によるトラックホールド回路は、たとえば図１にそ
の一実施形態の回路構成が示されているように、入力端
子Ｖinを有し、トランジスタＱ１ｐ、Ｑ１ｎ、Ｑ２ｎ、
およびＱ２ｐでブリッジ回路１が構成され、そのブリッ
ジ回路１の出力側に、接地との間に接続されるメモリキ
ャパシタＣＭを介してバッファアンプＢＡ１が接続さ
れ、その出力がブリッジ回路１にフィードバックされる
と共に出力として取り出せるように、出力端子Ｖoutに
接続されている。そして、ブリッジ回路１と正電源ＶCC
との間に第１および第２の定電流源ＩＳ１、ＩＳ２が接
続され、ブリッジ回路１の入力端子に入力される信号に
追従し、またはホールドした信号を前記バッファアンプ
から出力するようにトラックとホールドの入力端子をそ
れぞれベースに有し、スイッチング用の第３および第４
のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐにより駆動される
ようになっている。
明によるトラックホールド回路について説明をする。本
発明によるトラックホールド回路は、たとえば図１にそ
の一実施形態の回路構成が示されているように、入力端
子Ｖinを有し、トランジスタＱ１ｐ、Ｑ１ｎ、Ｑ２ｎ、
およびＱ２ｐでブリッジ回路１が構成され、そのブリッ
ジ回路１の出力側に、接地との間に接続されるメモリキ
ャパシタＣＭを介してバッファアンプＢＡ１が接続さ
れ、その出力がブリッジ回路１にフィードバックされる
と共に出力として取り出せるように、出力端子Ｖoutに
接続されている。そして、ブリッジ回路１と正電源ＶCC
との間に第１および第２の定電流源ＩＳ１、ＩＳ２が接
続され、ブリッジ回路１の入力端子に入力される信号に
追従し、またはホールドした信号を前記バッファアンプ
から出力するようにトラックとホールドの入力端子をそ
れぞれベースに有し、スイッチング用の第３および第４
のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐにより駆動される
ようになっている。
【００１３】本発明では、スイッチング用の第３および
第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのエミッタが
共通に接続されて、第３の定電流源ＩＳ３を介して正電
源Ｖ CCに接続され、第３および第４のＰＮＰトランジス
タＱ３ｐ、Ｑ４ｐそれぞれのコレクタと負電源との間
に、第５および第６のＮＰＮトランジスタＱ５ｎ、Ｑ６
ｎが、そのコレクタとベースの接続点およびエミッタを
接続してそれぞれ設けられ、さらに、第３および第４の
ＮＰＮトランジスタＱ３ｎ、Ｑ４ｎが、そのベースをそ
れぞれ第５および第６のＮＰＮトランジスタＱ５ｎ、Ｑ
６ｎのコレクタとベースの接続点に接続し、そのコレク
タとエミッタを第１および第２の定電流源ＩＳ１、ＩＳ
２と負電源ＶEEとの間にそれぞれ接続して設けられるこ
とにより、第３ないし第６のＮＰＮトランジスタＱ３ｎ
〜Ｑ６ｎからなるカレントミラー回路２が構成され、そ
のカレントミラー回路２を介して、前述のブリッジ回路
１が駆動されるようになっている。
第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのエミッタが
共通に接続されて、第３の定電流源ＩＳ３を介して正電
源Ｖ CCに接続され、第３および第４のＰＮＰトランジス
タＱ３ｐ、Ｑ４ｐそれぞれのコレクタと負電源との間
に、第５および第６のＮＰＮトランジスタＱ５ｎ、Ｑ６
ｎが、そのコレクタとベースの接続点およびエミッタを
接続してそれぞれ設けられ、さらに、第３および第４の
ＮＰＮトランジスタＱ３ｎ、Ｑ４ｎが、そのベースをそ
れぞれ第５および第６のＮＰＮトランジスタＱ５ｎ、Ｑ
６ｎのコレクタとベースの接続点に接続し、そのコレク
タとエミッタを第１および第２の定電流源ＩＳ１、ＩＳ
２と負電源ＶEEとの間にそれぞれ接続して設けられるこ
とにより、第３ないし第６のＮＰＮトランジスタＱ３ｎ
〜Ｑ６ｎからなるカレントミラー回路２が構成され、そ
のカレントミラー回路２を介して、前述のブリッジ回路
１が駆動されるようになっている。
【００１４】ブリッジ回路１は、たとえば図１に示され
るような構成にすることができる。すなわち、たとえば
第１のＰＮＰトランジスタＱ１ｐと、たとえば第１のＮ
ＰＮトランジスタＱ１ｎとのベースが共通にされて入力
信号端子Ｖinに接続され、第１のＰＮＰトランジスタＱ
１ｐは、そのエミッタが第２のＮＰＮトランジスタＱ２
ｎのベースに接続されると共に、そのコレクタが負電源
ＶEEに接続され、第１のＮＰＮトランジスタＱ１ｎは、
そのエミッタが、たとえば第２のＰＮＰトランジスタＱ
２ｐのベースに接続され、そのコレクタが正電源ＶCCに
接続されている。第２のＮＰＮトランジスタＱ２ｎおよ
び第２のＰＮＰトランジスタＱ２ｐは、そのエミッタが
共通に接続されて出力部とされ、第２のＮＰＮトランジ
スタＱ２ｎのコレクタが正電源ＶCCに、第２のＰＮＰト
ランジスタＱ２ｐのコレクタが負電源ＶEEにそれぞれ接
続されている。そして、第２ＮＰＮトランジスタＱ２ｎ
および第２ＰＮＰトランジスタＱ２ｐのそれぞれのベー
ス間に第２ＮＰＮトランジスタのベース側をカソードと
して第１および第２のダイオードＤ１、Ｄ２が直列に接
続されている。この構造により、従来から周知のブリッ
ジ回路１が構成されている。
るような構成にすることができる。すなわち、たとえば
第１のＰＮＰトランジスタＱ１ｐと、たとえば第１のＮ
ＰＮトランジスタＱ１ｎとのベースが共通にされて入力
信号端子Ｖinに接続され、第１のＰＮＰトランジスタＱ
１ｐは、そのエミッタが第２のＮＰＮトランジスタＱ２
ｎのベースに接続されると共に、そのコレクタが負電源
ＶEEに接続され、第１のＮＰＮトランジスタＱ１ｎは、
そのエミッタが、たとえば第２のＰＮＰトランジスタＱ
２ｐのベースに接続され、そのコレクタが正電源ＶCCに
接続されている。第２のＮＰＮトランジスタＱ２ｎおよ
び第２のＰＮＰトランジスタＱ２ｐは、そのエミッタが
共通に接続されて出力部とされ、第２のＮＰＮトランジ
スタＱ２ｎのコレクタが正電源ＶCCに、第２のＰＮＰト
ランジスタＱ２ｐのコレクタが負電源ＶEEにそれぞれ接
続されている。そして、第２ＮＰＮトランジスタＱ２ｎ
および第２ＰＮＰトランジスタＱ２ｐのそれぞれのベー
ス間に第２ＮＰＮトランジスタのベース側をカソードと
して第１および第２のダイオードＤ１、Ｄ２が直列に接
続されている。この構造により、従来から周知のブリッ
ジ回路１が構成されている。
【００１５】ブリッジ回路１の出力部である第２ＮＰＮ
トランジスタＱ２ｎおよび第２ＰＮＰトランジスタＱ２
ｐのエミッタ接続部（共通エミッタ）と接地との間に信
号電圧を保持するメモリキャパシタＣＭが接続され、ま
た、その共通エミッタおよびメモリキャパシタＣＭの接
続部に入力端を接続してバッファアンプＢＡ１が設けら
れ、そのバッファアンプＢＡ１の出力端は、第１および
第２ダイオードＤ１、Ｄ２の接続部にフィードバックさ
れると共に、出力信号端子Ｖoutに接続されている。ま
た、第１ＮＰＮトランジスタＱ１ｎのエミッタと正電源
ＶCCとの間に第２定電流源ＩＳ２が、第１ＰＮＰトラン
ジスタＱ１ｐのエミッタと正電源ＶCCとの間に第１の定
電流源ＩＳ１がそれぞれ接続され、第１ＰＮＰトランジ
スタＱ１ｐのエミッタと、負電源ＶEEとの間に、前述の
第３ＮＰＮトランジスタＱ３ｎのコレクタとエミッタと
が、第１ＮＰＮトランジスタＱ１ｎのエミッタと負電源
Ｖ EEとの間に、前述の第４ＮＰＮトランジスタＱ４ｎの
コレクタとエミッタとがそれぞれ接続されている。これ
らの接続により図３に示されるのと同様のトラックホー
ルド回路が構成されている。
トランジスタＱ２ｎおよび第２ＰＮＰトランジスタＱ２
ｐのエミッタ接続部（共通エミッタ）と接地との間に信
号電圧を保持するメモリキャパシタＣＭが接続され、ま
た、その共通エミッタおよびメモリキャパシタＣＭの接
続部に入力端を接続してバッファアンプＢＡ１が設けら
れ、そのバッファアンプＢＡ１の出力端は、第１および
第２ダイオードＤ１、Ｄ２の接続部にフィードバックさ
れると共に、出力信号端子Ｖoutに接続されている。ま
た、第１ＮＰＮトランジスタＱ１ｎのエミッタと正電源
ＶCCとの間に第２定電流源ＩＳ２が、第１ＰＮＰトラン
ジスタＱ１ｐのエミッタと正電源ＶCCとの間に第１の定
電流源ＩＳ１がそれぞれ接続され、第１ＰＮＰトランジ
スタＱ１ｐのエミッタと、負電源ＶEEとの間に、前述の
第３ＮＰＮトランジスタＱ３ｎのコレクタとエミッタと
が、第１ＮＰＮトランジスタＱ１ｎのエミッタと負電源
Ｖ EEとの間に、前述の第４ＮＰＮトランジスタＱ４ｎの
コレクタとエミッタとがそれぞれ接続されている。これ
らの接続により図３に示されるのと同様のトラックホー
ルド回路が構成されている。
【００１６】本発明では、このスイッチング用の第３お
よび第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのベース
へのトラックホールド信号入力を、カレントミラー回路
２を介して入力することにより、ブリッジ回路を駆動す
る構成になっていることに特徴がある。
よび第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐのベース
へのトラックホールド信号入力を、カレントミラー回路
２を介して入力することにより、ブリッジ回路を駆動す
る構成になっていることに特徴がある。
【００１７】前述のように、スイッチング用の第３およ
び第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐが、それぞ
れのエミッタを共通として第３の定電流源ＩＳ３を介し
て正電源ＶCCに接続され、第３および第４のＰＮＰトラ
ンジスタＱ３ｐ、Ｑ４ｐのベースがそれぞれＴＲＡＣＫ
とＨＯＬＤの入力端子とされている。
び第４のＰＮＰトランジスタＱ３ｐ、Ｑ４ｐが、それぞ
れのエミッタを共通として第３の定電流源ＩＳ３を介し
て正電源ＶCCに接続され、第３および第４のＰＮＰトラ
ンジスタＱ３ｐ、Ｑ４ｐのベースがそれぞれＴＲＡＣＫ
とＨＯＬＤの入力端子とされている。
【００１８】第３ＰＮＰトランジスタＱ３ｐのコレクタ
には、第５ＮＰＮトランジスタＱ５ｎのベースとコレク
タとが共通にされて接続され、第４ＰＮＰトランジスタ
Ｑ４ｐのコレクタには、第６ＮＰＮトランジスタＱ６ｎ
のベースとコレクタとが共通にされて接続され、第５お
よび第６のトランジスタＱ５ｎ、Ｑ６ｎのエミッタは、
それぞれ負電源ＶEEに接続されている。そして、第３Ｎ
ＰＮトランジスタＱ３ｎのベースが第５ＮＰＮトランジ
スタＱ５ｎの共通にされたベースとコレクタに接続さ
れ、第４ＮＰＮトランジスタＱ４ｎのベースが第６ＮＰ
ＮトランジスタＱ６ｎの共通にされたベースとコレクタ
に接続され、第３〜第６のＮＰＮトランジスタによりカ
レントミラー回路２が構成され、このカレントミラー回
路２を介して、前述のブリッジ回路１を駆動する構成に
なっている。
には、第５ＮＰＮトランジスタＱ５ｎのベースとコレク
タとが共通にされて接続され、第４ＰＮＰトランジスタ
Ｑ４ｐのコレクタには、第６ＮＰＮトランジスタＱ６ｎ
のベースとコレクタとが共通にされて接続され、第５お
よび第６のトランジスタＱ５ｎ、Ｑ６ｎのエミッタは、
それぞれ負電源ＶEEに接続されている。そして、第３Ｎ
ＰＮトランジスタＱ３ｎのベースが第５ＮＰＮトランジ
スタＱ５ｎの共通にされたベースとコレクタに接続さ
れ、第４ＮＰＮトランジスタＱ４ｎのベースが第６ＮＰ
ＮトランジスタＱ６ｎの共通にされたベースとコレクタ
に接続され、第３〜第６のＮＰＮトランジスタによりカ
レントミラー回路２が構成され、このカレントミラー回
路２を介して、前述のブリッジ回路１を駆動する構成に
なっている。
【００１９】その結果、図３に示されるような負電源側
に定電流源を設けることなく、カレントミラー回路２を
介してブリッジ回路１を駆動でき、従来５個であった縦
積みトランジスタを４個にすることができる。
に定電流源を設けることなく、カレントミラー回路２を
介してブリッジ回路１を駆動でき、従来５個であった縦
積みトランジスタを４個にすることができる。
【００２０】前述の回路構成により、電源電圧を低減さ
せることができる。しかし、ＨＯＬＤにハイの信号が入
力される場合、すなわち第４ＰＮＰトランジスタＱ４ｐ
が遮断（オフ）になった場合、第６ＮＰＮトランジスタ
Ｑ６ｎのベース電位は略負電源ＶEEの電位になってしま
うため、つぎにオンになる場合の動作が遅れ、高速動作
をし難い。このような問題を解決するのが、図２に示さ
れる回路である。
せることができる。しかし、ＨＯＬＤにハイの信号が入
力される場合、すなわち第４ＰＮＰトランジスタＱ４ｐ
が遮断（オフ）になった場合、第６ＮＰＮトランジスタ
Ｑ６ｎのベース電位は略負電源ＶEEの電位になってしま
うため、つぎにオンになる場合の動作が遅れ、高速動作
をし難い。このような問題を解決するのが、図２に示さ
れる回路である。
【００２１】すなわち、図２において、第３および第５
のＮＰＮトランジスタＱ３ｎとＱ５ｎのベース接続部
と、正電源ＶCCとの間に第４の定電流源ＩＳ４が接続さ
れ、第４および第６のＮＰＮトランジスタＱ４ｎ、Ｑ６
ｎのベース接続部と正電源ＶCCとの間に第５の定電流源
ＩＳ５が接続されている。そして、第１〜第５の定電流
源ＩＳ１〜ＩＳ５を流れる電流Ｉ１〜Ｉ５の間につぎの
関係を満たすように設定されている。ただし、Ｋは任意
の正の定数である。 Ｉ１＝Ｉ２ Ｉ４＝Ｉ５ Ｉ１＝Ｋ・(Ｉ３／２＋Ｉ５) Ｉ２＝Ｋ・(Ｉ３／２＋Ｉ４) この構成にすることにより、カレントミラー回路の第３
および第４のＮＰＮトランジスタに流れる電流は、Ｋ・
Ｉ４からＫ・Ｉ４＋Ｉ２であり、ブリッジ回路を流れる
電流は、０（オフ）からＩ２−Ｋ・Ｉ４の範囲となるの
で、これに留意して、全体の回路を設計すれば良い。
のＮＰＮトランジスタＱ３ｎとＱ５ｎのベース接続部
と、正電源ＶCCとの間に第４の定電流源ＩＳ４が接続さ
れ、第４および第６のＮＰＮトランジスタＱ４ｎ、Ｑ６
ｎのベース接続部と正電源ＶCCとの間に第５の定電流源
ＩＳ５が接続されている。そして、第１〜第５の定電流
源ＩＳ１〜ＩＳ５を流れる電流Ｉ１〜Ｉ５の間につぎの
関係を満たすように設定されている。ただし、Ｋは任意
の正の定数である。 Ｉ１＝Ｉ２ Ｉ４＝Ｉ５ Ｉ１＝Ｋ・(Ｉ３／２＋Ｉ５) Ｉ２＝Ｋ・(Ｉ３／２＋Ｉ４) この構成にすることにより、カレントミラー回路の第３
および第４のＮＰＮトランジスタに流れる電流は、Ｋ・
Ｉ４からＫ・Ｉ４＋Ｉ２であり、ブリッジ回路を流れる
電流は、０（オフ）からＩ２−Ｋ・Ｉ４の範囲となるの
で、これに留意して、全体の回路を設計すれば良い。
【００２２】
【発明の効果】以上のように、本発明によれば、電源電
圧の正負間に直列に接続される、いわゆる縦積みのトラ
ンジスタの数を減らすことができるため、低電源電圧動
作に適したトラックホールド回路を得ることができる。
圧の正負間に直列に接続される、いわゆる縦積みのトラ
ンジスタの数を減らすことができるため、低電源電圧動
作に適したトラックホールド回路を得ることができる。
【図１】本発明によるトラックホールド回路の一実施形
態を示す回路説明図である。
態を示す回路説明図である。
【図２】本発明によるトラックホールド回路の他の実施
形態を示す回路説明図である。
形態を示す回路説明図である。
【図３】従来のトラックホールド回路を示す回路説明図
である。
である。
１ ブリッジ回路
２ カレントミラー回路
ＣＭ メモリキャパシタ
ＢＡ１ バッファアンプ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J069 AA01 AA54 AC03 CA37 CA65
FA20 HA08 HA19 HA29 HA39
KA03 KA05 KA09 KA21 MA09
MA23 SA00
5J500 AA01 AA54 AC37 AC65 AF20
AH08 AH19 AH29 AH39 AK03
AK05 AK09 AK21 AM09 AM23
AS00 CA03
Claims (2)
- 【請求項１】 ベースを共通にし、入力信号を与えられ
る第１のＰＮＰトランジスタおよび第１のＮＰＮトラン
ジスタと、前記第１のＰＮＰトランジスタのエミッタに
そのベースが接続される第２のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタにそのベース
が接続される第２のＰＮＰトランジスタと、前記第２の
ＮＰＮトランジスタと前記第２のＰＮＰトランジスタの
エミッタを共通とし、その共通エミッタに一端が接続さ
れ、他端が接地されるメモリキャパシタと、前記メモリ
キャパシタの一端に入力が接続されるバッファアンプ
と、前記バッファアンプの出力がアノードに接続され、
カソードが前記第１のＰＮＰトランジスタのエミッタに
接続される第１のダイオードと、前記バッファアンプの
出力がカソードに接続され、アノードが前記第１のＮＰ
Ｎトランジスタのエミッタに接続される第２のダイオー
ドと、前記第１のＰＮＰトランジスタのエミッタと前記
第２のＮＰＮトランジスタのベースとの接続点と、正電
源との間に設けられる第１の定電流源と、前記第１のＮ
ＰＮトランジスタのエミッタと前記第２のＰＮＰトラン
ジスタのベースとの接続点と、正電源との間に設けられ
る第２の定電流源とを具備し、前記第１のＰＮＰトラン
ジスタと前記第２のＰＮＰトランジスタのコレクタが負
電源に接続され、前記第１のＮＰＮトランジスタと前記
第２のＮＰＮトランジスタのコレクタが正電源に接続さ
れ、前記バッファアンプの出力を出力とする構成を有す
るトラックホールド回路であって、前記第１のＰＮＰト
ランジスタのエミッタと前記第２のＮＰＮトランジスタ
のベースとの接続点にそのコレクタが接続され、エミッ
タが負電源に接続される第３のＮＰＮトランジスタと、
前記第１のＮＰＮトランジスタのエミッタと前記第２の
ＰＮＰトランジスタのベースとの接続点にそのコレクタ
が接続され、エミッタが負電源に接続される第４のＮＰ
Ｎトランジスタと、前記第３のＮＰＮトランジスタのベ
ースにそのベースとコレクタが接続され、エミッタが負
電源に接続される第５のＮＰＮトランジスタと、前記第
４のＮＰＮトランジスタのベースにそのベースとコレク
タが接続され、エミッタが負電源に接続される第６のＮ
ＰＮトランジスタと、前記第５および第６のＮＰＮトラ
ンジスタのそれぞれのコレクタにそのコレクタが接続さ
れ、ベースが正負のクロック信号源に接続される第３お
よび第４のＰＮＰトランジスタと、前記第３および第４
のＰＮＰトランジスタの共通エミッタと正電源との間に
接続される第３の定電流源とがさらに設けられてなるト
ラックホールド回路。 - 【請求項２】 前記第３のＮＰＮトランジスタのベース
と前記第５のＮＰＮトランジスタのベースおよびコレク
タの接続点と、正電源との間に第４の定電流源が設けら
れ、前記第４のＮＰＮトランジスタのベースと前記第６
のＮＰＮトランジスタのベースおよびコレクタの接続点
と、正電源との間に第５の定電流源が設けられ、前記第
１の定電流源の電流値と前記第２の定電流源の電流値と
が等しく、前記第４の定電流源の電流値と前記第５の定
電流源の電流値とが等しく、前記第１の定電流源の電流
値が、前記第４の定電流源の電流値と前記第３の定電流
源の電流値の１／２との和に任意の正定数Ｋを掛け合せ
たものに等しく、かつ、前記第２の定電流源の電流値
が、前記第５の定電流源と前記第３の定電流源の電流値
の１／２との和に前記任意の正定数Ｋを掛け合せたもの
と等しくなるように、前記各定電流源が設定されてなる
請求項１記載のトラックホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001360516A JP3980337B2 (ja) | 2001-11-27 | 2001-11-27 | トラックホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001360516A JP3980337B2 (ja) | 2001-11-27 | 2001-11-27 | トラックホールド回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003163553A true JP2003163553A (ja) | 2003-06-06 |
| JP3980337B2 JP3980337B2 (ja) | 2007-09-26 |
Family
ID=19171307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001360516A Expired - Lifetime JP3980337B2 (ja) | 2001-11-27 | 2001-11-27 | トラックホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3980337B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477564B1 (ko) * | 2002-08-19 | 2005-03-18 | 이디텍 주식회사 | 영상출력시스템에 내장되는 에이디변환기의 트랙앤홀드회로장치 |
-
2001
- 2001-11-27 JP JP2001360516A patent/JP3980337B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100477564B1 (ko) * | 2002-08-19 | 2005-03-18 | 이디텍 주식회사 | 영상출력시스템에 내장되는 에이디변환기의 트랙앤홀드회로장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3980337B2 (ja) | 2007-09-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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