JPH0245378B2 - - Google Patents
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- JPH0245378B2 JPH0245378B2 JP56048775A JP4877581A JPH0245378B2 JP H0245378 B2 JPH0245378 B2 JP H0245378B2 JP 56048775 A JP56048775 A JP 56048775A JP 4877581 A JP4877581 A JP 4877581A JP H0245378 B2 JPH0245378 B2 JP H0245378B2
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- JP
- Japan
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- transistor
- circuit
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- 238000006243 chemical reaction Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/001—Arrangements for reducing power consumption in bipolar transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
- H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
- H03F3/3096—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal using a single transistor with output on emitter and collector as phase splitter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明はインバータ回路に関する。
インバータ回路は論理回路の基本となる重要な
電子回路である。最近の半導体集積回路の大容量
化、多くの応用回路の集積化等によりそれら回路
内でのレベル変換更には外部負荷を駆動するため
ハイレベル変換等インバータ回路は益々重要とな
り種種なインバータ回路が考えられている。
電子回路である。最近の半導体集積回路の大容量
化、多くの応用回路の集積化等によりそれら回路
内でのレベル変換更には外部負荷を駆動するため
ハイレベル変換等インバータ回路は益々重要とな
り種種なインバータ回路が考えられている。
インバータ回路においては、要求されるレベル
変換を満たさなければならないことは当然のこと
であるが、この外、変換に当つての消費電力が小
さいこと、変換レベル波形の立上りが急しゆんで
あること、更には変換動作に伴い回路の不安定を
来さないことなども考慮されなければならない。
しかしながら現在これらの問題がすべて解決され
ているとは言えない。特にON−OFFを交互に繰
り返す縦続接続された２個の出力段トランジスタ
がそれぞれのトランジスタのON／OFF時間のず
れにより同時にON状態になり大きな電流（以下
この電流をスルー電流という）が流れるためVcc
電源回路のインピーダンスなどによる電圧降下
（スルー電圧という）を来たし全回路動作を不安
定にしたり、消費電力の増大を来すことが問題と
なつている。
変換を満たさなければならないことは当然のこと
であるが、この外、変換に当つての消費電力が小
さいこと、変換レベル波形の立上りが急しゆんで
あること、更には変換動作に伴い回路の不安定を
来さないことなども考慮されなければならない。
しかしながら現在これらの問題がすべて解決され
ているとは言えない。特にON−OFFを交互に繰
り返す縦続接続された２個の出力段トランジスタ
がそれぞれのトランジスタのON／OFF時間のず
れにより同時にON状態になり大きな電流（以下
この電流をスルー電流という）が流れるためVcc
電源回路のインピーダンスなどによる電圧降下
（スルー電圧という）を来たし全回路動作を不安
定にしたり、消費電力の増大を来すことが問題と
なつている。
第１図はかかる一従来例のインバータ回路を示
す回路図である。
す回路図である。
図で１は入力端子、２は出力端子、３はVcc電
源、Q1は入力トランジスタ、Q2，Q3は縦続接続
された出力段トランジスタである。第２図に示す
ように端子１からの入力信号（同図ａ）は端子２
から反転された出力信号（同図ｂ）としてとり出
される。この場合トランジスタQ3のON時にトラ
ンジスタQ2もONしている時間があるため前述の
スルー電流が瞬間的に流れ、これによりスルー電
圧が発生しVcc電圧を降下させる（同図ｃ）。
源、Q1は入力トランジスタ、Q2，Q3は縦続接続
された出力段トランジスタである。第２図に示す
ように端子１からの入力信号（同図ａ）は端子２
から反転された出力信号（同図ｂ）としてとり出
される。この場合トランジスタQ3のON時にトラ
ンジスタQ2もONしている時間があるため前述の
スルー電流が瞬間的に流れ、これによりスルー電
圧が発生しVcc電圧を降下させる（同図ｃ）。
第３図ａ〜ｄはこの間の事情を良く説明するた
めに必要な各部の信号波形を示したものである。
同図ａに示す波形の入力信号が入力端子１に加え
られるとQ1のコレクタからは同図ｂに示すよう
にQ1の有するスイツチング時間に対応して遅れ
た信号が出力されQ2のベースに与えられる。一
方Q1のエミツタからは同図ｃに示すように入力
信号とほぼ同じ波形の信号が出力されQ3のベー
スに与えられる。Q2はベースバイアス抵抗R2と
負荷抵抗R4を介してVccによりそれぞれの電圧を
与えられることにより常時はON動作をしており
出力端子２に接続される負荷（図面には示してい
ない）に電流を供給している。そして前記のQ1
のコレクタ出力信号がベースに与えられるとベー
スの電位が下がりしきい値電圧VQ2以下になると
OFFされる。一方Q3は常時はOFFしているがQ1
のエミツタ出力信号がベースに与えられる結果そ
のベース電位が上がりしきい値電圧VQ3以上にな
るとONされる。かくしてQ2が未だON状態にあ
る間にQ3が同時にON状態に入つてしまいスルー
時間TON1後にようやくQ2がOFFされることにな
る。このQ2とQ3が同時にONしている場合には
Vccと接地間に次式で与えられる大電流（スルー
電流）が流れる。
めに必要な各部の信号波形を示したものである。
同図ａに示す波形の入力信号が入力端子１に加え
られるとQ1のコレクタからは同図ｂに示すよう
にQ1の有するスイツチング時間に対応して遅れ
た信号が出力されQ2のベースに与えられる。一
方Q1のエミツタからは同図ｃに示すように入力
信号とほぼ同じ波形の信号が出力されQ3のベー
スに与えられる。Q2はベースバイアス抵抗R2と
負荷抵抗R4を介してVccによりそれぞれの電圧を
与えられることにより常時はON動作をしており
出力端子２に接続される負荷（図面には示してい
ない）に電流を供給している。そして前記のQ1
のコレクタ出力信号がベースに与えられるとベー
スの電位が下がりしきい値電圧VQ2以下になると
OFFされる。一方Q3は常時はOFFしているがQ1
のエミツタ出力信号がベースに与えられる結果そ
のベース電位が上がりしきい値電圧VQ3以上にな
るとONされる。かくしてQ2が未だON状態にあ
る間にQ3が同時にON状態に入つてしまいスルー
時間TON1後にようやくQ2がOFFされることにな
る。このQ2とQ3が同時にONしている場合には
Vccと接地間に次式で与えられる大電流（スルー
電流）が流れる。
Icp＝Vcc／VSCQ2＋VSCQ3＋R4… (1)
ただし、VSCQ2，VSCQ3はQ2，Q3の飽和抵抗
従来技術の回路は、このスルー電流により、
Vcc電源インピーダンスやVccライン及び接地ラ
インのインピーダンスにより同図ｄに示すように
電圧降下（スルー電圧）を生じ、それが寄生信号
となり、VCCラインあるいは接地ラインを振ら
せて発振を生じるなどインバータ回路以外の他回
路に影響を与え回路全体を不安定になり、更に回
路の消費電力が増大するなどの欠点を有してい
る。
Vcc電源インピーダンスやVccライン及び接地ラ
インのインピーダンスにより同図ｄに示すように
電圧降下（スルー電圧）を生じ、それが寄生信号
となり、VCCラインあるいは接地ラインを振ら
せて発振を生じるなどインバータ回路以外の他回
路に影響を与え回路全体を不安定になり、更に回
路の消費電力が増大するなどの欠点を有してい
る。
本発明の目的は入力トランジスタのコレクタと
出力段トランジスタのベース間に位相反転回路を
挿入することにより、上述のかかる欠点を除去し
た安定なインバータ回路を提供することにある。
出力段トランジスタのベース間に位相反転回路を
挿入することにより、上述のかかる欠点を除去し
た安定なインバータ回路を提供することにある。
本発明のインバータ回路は、ベースを入力端と
した一導電型の第１のトランジスタと、電流源
と、前記電流源と前記第１のトランジスタのコレ
クタとの間に設けられ前記第１のトランジスタが
導通状態の時に前記電流源からの電流を受けて所
定の電圧を生じる電圧降下手段と、前記電流源に
ベースが接続されエミツタが出力端子に電気的に
接続された前記一導電型の第２のトランジスタ
と、コレクタが前記出力端子に接続された前記一
導電型の第３のトランジスタと、前記電圧降下手
段が生じた電圧を抵抗を介してベース・エミツタ
路に受け前記第３のトランジスタのベース電圧を
制御する逆導電型の第４のトランジスタとを含ん
で構成される。
した一導電型の第１のトランジスタと、電流源
と、前記電流源と前記第１のトランジスタのコレ
クタとの間に設けられ前記第１のトランジスタが
導通状態の時に前記電流源からの電流を受けて所
定の電圧を生じる電圧降下手段と、前記電流源に
ベースが接続されエミツタが出力端子に電気的に
接続された前記一導電型の第２のトランジスタ
と、コレクタが前記出力端子に接続された前記一
導電型の第３のトランジスタと、前記電圧降下手
段が生じた電圧を抵抗を介してベース・エミツタ
路に受け前記第３のトランジスタのベース電圧を
制御する逆導電型の第４のトランジスタとを含ん
で構成される。
以下図面を用い本発明の回路について詳細に説
明する。
明する。
第４図は本発明の一実施例であるインバータ回
路の回路図である。NPN型の第１トランジスタ
Q4、第２トランジスタQ6、第３トランジスタQ7
が含まれており、第１トランジスタQ4のベース
は抵抗R5を介して入力端子１に接続されており、
第２トランジスタQ6のエミツタは直接第３トラ
ンジスタQ7のコレクタに、このQ7のエミツタは
接地点に、Q6のコレクタは抵抗R9を介してVcc
電源３にそれぞれ接続され、Q7のコレクタより
出力端子２が取り出されQ6とQ7とはこの回路の
出力段を形成している。そして、Q4のコレクタ
はPNP型トランジスタQ5のベースと電圧降下手
段としてのダイオードD1のカソードに接続され、
Q5のエミツタは抵抗R7を介してQ6のベースにD1
のアノードとともに接続され、さらに定電流回路
を構成するトランジスタQ9を介してVccに接続さ
れる。一方Q5のコレクタはQ7のベースに接続さ
れさらに抵抗R8を介して接地点に接続されて本
発明の一実施例の回路はでき上る。なおトランジ
スタQ8，Q9，Q10及び抵抗R6は定電流回路を構成
しており、第１図に示した一従来例の回路におい
て抵抗R2を置換したもので回路の動作レベルの
安定化のために用いられているものである。
路の回路図である。NPN型の第１トランジスタ
Q4、第２トランジスタQ6、第３トランジスタQ7
が含まれており、第１トランジスタQ4のベース
は抵抗R5を介して入力端子１に接続されており、
第２トランジスタQ6のエミツタは直接第３トラ
ンジスタQ7のコレクタに、このQ7のエミツタは
接地点に、Q6のコレクタは抵抗R9を介してVcc
電源３にそれぞれ接続され、Q7のコレクタより
出力端子２が取り出されQ6とQ7とはこの回路の
出力段を形成している。そして、Q4のコレクタ
はPNP型トランジスタQ5のベースと電圧降下手
段としてのダイオードD1のカソードに接続され、
Q5のエミツタは抵抗R7を介してQ6のベースにD1
のアノードとともに接続され、さらに定電流回路
を構成するトランジスタQ9を介してVccに接続さ
れる。一方Q5のコレクタはQ7のベースに接続さ
れさらに抵抗R8を介して接地点に接続されて本
発明の一実施例の回路はでき上る。なおトランジ
スタQ8，Q9，Q10及び抵抗R6は定電流回路を構成
しており、第１図に示した一従来例の回路におい
て抵抗R2を置換したもので回路の動作レベルの
安定化のために用いられているものである。
従つて、第１図の一従来例の回路と、第３図の
一実施例の回路で異なる点は、第１トランジスタ
Q4のコレクタと、第２、第３トランジスタQ6，
Q7のベース間に、ダイオードD1、抵抗R7及び
PNP型のトランジスタQ5からなる位相反転回路
を挿入したことにある。
一実施例の回路で異なる点は、第１トランジスタ
Q4のコレクタと、第２、第３トランジスタQ6，
Q7のベース間に、ダイオードD1、抵抗R7及び
PNP型のトランジスタQ5からなる位相反転回路
を挿入したことにある。
この結果この一実施例の回路においては、第５
図ｃに示す如くこれまで問題とされていた第２図
ｃに示す如き大きなスルー電圧の発生は見られな
くなる。
図ｃに示す如くこれまで問題とされていた第２図
ｃに示す如き大きなスルー電圧の発生は見られな
くなる。
次に第６図に示す各部における信号波形を参照
しながらこの回路の動作について説明する。
しながらこの回路の動作について説明する。
入力端子１から第６図ａに示す入力信号がQ4
のベースに与えられると、信号が(十)の間Q4はON
となりQ4のコレクタには同図ｂに示すようにQ4
の有するスイツチング時間に応じて遅延かつ位相
の反転された出力信号が現われる。この信号はそ
のままQ5のベースに入力されるので、今度はQ5
がONしてQ5にはQ9，R7，R8をとおる経路でコ
レクタ電流が流れQ5のコレクタには同図ｃに示
すようにもう一度位相が反転されて入力信号と同
相の波形を有する出力信号が現われこれがQ7の
ベースに入力される。一方Q6のベースにはダイ
オードD1を介してQ4のコレクタ出力信号がほと
んどそのままの形で与えられることになる。ここ
でQ6及びQ7のON状態になるしきい値電圧を同図
ｂ，ｃに示すようにそれぞれVQ6及びVQ7とする
と、トランジスタQ6はQ4のコレクタ信号電圧の
大きさがこのVQ6以下になるとOFFになり、ト
ランジスタQ7はQ5のコレクタの出力信号電圧の
大きさがこのVQ7以上になるとONになる。従つ
てこの場合のスルー時間TON2はQ7がONしてQ6が
OFFするまでの極めて短い時間に限定されるこ
とになり同図ｄに示すようにこれまで問題とされ
ていた大きなスルー電圧は発生しなくなり、安定
なインバータ回路となつている。
のベースに与えられると、信号が(十)の間Q4はON
となりQ4のコレクタには同図ｂに示すようにQ4
の有するスイツチング時間に応じて遅延かつ位相
の反転された出力信号が現われる。この信号はそ
のままQ5のベースに入力されるので、今度はQ5
がONしてQ5にはQ9，R7，R8をとおる経路でコ
レクタ電流が流れQ5のコレクタには同図ｃに示
すようにもう一度位相が反転されて入力信号と同
相の波形を有する出力信号が現われこれがQ7の
ベースに入力される。一方Q6のベースにはダイ
オードD1を介してQ4のコレクタ出力信号がほと
んどそのままの形で与えられることになる。ここ
でQ6及びQ7のON状態になるしきい値電圧を同図
ｂ，ｃに示すようにそれぞれVQ6及びVQ7とする
と、トランジスタQ6はQ4のコレクタ信号電圧の
大きさがこのVQ6以下になるとOFFになり、ト
ランジスタQ7はQ5のコレクタの出力信号電圧の
大きさがこのVQ7以上になるとONになる。従つ
てこの場合のスルー時間TON2はQ7がONしてQ6が
OFFするまでの極めて短い時間に限定されるこ
とになり同図ｄに示すようにこれまで問題とされ
ていた大きなスルー電圧は発生しなくなり、安定
なインバータ回路となつている。
以上の説明より明らかなように、大きなスルー
電流の発生を防止するためには、トランジスタ
Q6及びQ7が同時にONする時間をできるだけ短く
する必要がある。すなわち、第６図ｂ，ｃに示す
ように、トランジスタQ6がONからOFFに代るａ
点とトランジスタQ7がOFFからONに代るｂ点を
できるだけ一致させると共にトランジスタQ6が
OFFからONに代るa′点とトランジスタQ7がON
からOFFに代るb′点をできるだけ一致させる必要
がある。この目的ために、本実施例においては、
トランジスタQ5として上記の条件に近いスイツ
チング特性のものを選ぶとともに、PNP型のト
ランジスタQ5を用いることで同トランジスタの
エミツタ電流を適切に設定できるようにしてスイ
ツチング時間を制御し、上記条件にさらに近くな
るようにしている。すなわち、ダイオードD1、
抵抗R7及びトランジスタQ5のベース・エミツタ
路は閉回路を構成するから、トランジスタQ5の
エミツタ電流は、ダイオードD1の順方向電位か
らトランジスタQ5のベース・エミツタ電圧を引
いた値を抵抗R7の抵抗値で割つたものとなる。
良く知られているように、トランジスタのスイツ
チング特性は、そのエミツタ電流に依存すること
から抵抗R7を適切に設定することによつてトラ
ンジスタQ5のスイツチング特性が上述した第６
図の条件により近くなるようにしている。
電流の発生を防止するためには、トランジスタ
Q6及びQ7が同時にONする時間をできるだけ短く
する必要がある。すなわち、第６図ｂ，ｃに示す
ように、トランジスタQ6がONからOFFに代るａ
点とトランジスタQ7がOFFからONに代るｂ点を
できるだけ一致させると共にトランジスタQ6が
OFFからONに代るa′点とトランジスタQ7がON
からOFFに代るb′点をできるだけ一致させる必要
がある。この目的ために、本実施例においては、
トランジスタQ5として上記の条件に近いスイツ
チング特性のものを選ぶとともに、PNP型のト
ランジスタQ5を用いることで同トランジスタの
エミツタ電流を適切に設定できるようにしてスイ
ツチング時間を制御し、上記条件にさらに近くな
るようにしている。すなわち、ダイオードD1、
抵抗R7及びトランジスタQ5のベース・エミツタ
路は閉回路を構成するから、トランジスタQ5の
エミツタ電流は、ダイオードD1の順方向電位か
らトランジスタQ5のベース・エミツタ電圧を引
いた値を抵抗R7の抵抗値で割つたものとなる。
良く知られているように、トランジスタのスイツ
チング特性は、そのエミツタ電流に依存すること
から抵抗R7を適切に設定することによつてトラ
ンジスタQ5のスイツチング特性が上述した第６
図の条件により近くなるようにしている。
第７図は本発明のもう一つの他の実施例のイン
バータ回路を示す回路図である。
バータ回路を示す回路図である。
この実施例の回路と前述の第４図に示した実施
例の回路で異なる点は、出力段のトランジスタ
Q6のエミツタが直接Q7のコレクタに接続されず
に、ダイオードD2を介して接続されている点だ
けである。このD2は出力端子２のレベルを安定
にするために挿入されているものである。
例の回路で異なる点は、出力段のトランジスタ
Q6のエミツタが直接Q7のコレクタに接続されず
に、ダイオードD2を介して接続されている点だ
けである。このD2は出力端子２のレベルを安定
にするために挿入されているものである。
本発明の回路の要件であるトランジスタQ5、
ダイオードD1、抵抗R7からなる位相反転回路の
挿入は、かかるインバータ回路に適用しても、前
述の第３図に示した実施例の回路の場合と同じ効
果をあげることができる。
ダイオードD1、抵抗R7からなる位相反転回路の
挿入は、かかるインバータ回路に適用しても、前
述の第３図に示した実施例の回路の場合と同じ効
果をあげることができる。
上述の説明は一導電型のトランジスタとして
NPN型トランジスタについて行つたが、これが
PNP型トランジスタの場合にも本発明が適用で
きることは言うまでもない。
NPN型トランジスタについて行つたが、これが
PNP型トランジスタの場合にも本発明が適用で
きることは言うまでもない。
以上詳細に説明したように、本発明のインバー
タ回路は、一導電型の第１、第２、第３トランジ
スタを含んで構成されるインバータ回路におい
て、入力トランジスタである第１トランジスタの
コレクタと縦続接続され出力段を構成する第２、
第３トランジスタのベース間に、第１、第２、第
３トランジスタと反対導電型のトランジスタ、ダ
イオード及び抵抗から成る位相反転回路を挿入す
ることにより、第１、第２トランジスタのON／
OFFに切り代る時刻をほとんど一致させ得たこ
とにより、従来技術で問題とされていたスルー電
圧の発生をほとんど無くすことができる。従つて
従来大きなスルー電圧の発生により発振などの回
路の不安定を来たしていたことが無くなるので、
非常に安定なインバータ回路が得られるという効
果がある。
タ回路は、一導電型の第１、第２、第３トランジ
スタを含んで構成されるインバータ回路におい
て、入力トランジスタである第１トランジスタの
コレクタと縦続接続され出力段を構成する第２、
第３トランジスタのベース間に、第１、第２、第
３トランジスタと反対導電型のトランジスタ、ダ
イオード及び抵抗から成る位相反転回路を挿入す
ることにより、第１、第２トランジスタのON／
OFFに切り代る時刻をほとんど一致させ得たこ
とにより、従来技術で問題とされていたスルー電
圧の発生をほとんど無くすことができる。従つて
従来大きなスルー電圧の発生により発振などの回
路の不安定を来たしていたことが無くなるので、
非常に安定なインバータ回路が得られるという効
果がある。
第１図は一従来例のインバータ回路を示す回路
図、第２図はこの回路の各部における信号波形
図、第３図はその一部拡大図、第４図は本発明の
一実施例のインバータ回路を示す回路図、第５図
はこの回路の各部における信号波形図、第６図は
その一部拡大図、第７図は本発明の他の一実施例
のインバータ回路を示す回路図である。 １…入力端子、２…出力端子、３…Vcc電源、
R1〜R9…抵抗、Q1〜Q10…トランジスタ、D1，
D2…ダイオード。
図、第２図はこの回路の各部における信号波形
図、第３図はその一部拡大図、第４図は本発明の
一実施例のインバータ回路を示す回路図、第５図
はこの回路の各部における信号波形図、第６図は
その一部拡大図、第７図は本発明の他の一実施例
のインバータ回路を示す回路図である。 １…入力端子、２…出力端子、３…Vcc電源、
R1〜R9…抵抗、Q1〜Q10…トランジスタ、D1，
D2…ダイオード。
Claims (1)
- 【特許請求の範囲】 １ ベースを入力端とした一導電型の第１のトラ
ンジスタと、電流源と、前記電流源と前記第１の
トランジスタのコレクタとの間に設けられ前記第
１のトランジスタが導通状態の時に前記電流源か
らの電流を受けて所定の電圧を生じる電圧降下手
段と、前記電流源にベースが接続されエミツタが
出力端子に電気的に接続された前記一導電型の第
２のトランジスタと、コレクタが前記出力端子に
接続された前記一導電型の第３のトランジスタ
と、前記電圧降下手段が生じた電圧を抵抗を介し
てベース・エミツタ路に受け前記第３のトランジ
スタのベース電圧を制御する逆導電型の第４のト
ランジスタとを含むことを特徴とするインバータ
回路。 ２ 前記電圧降下手段はダイオードであり、この
ダイオードのアノード及びカソードは前記電流源
及び前記第１のトランジスタのコレクタそれぞれ
接続されていることを特徴とする特許請求の範囲
第１項記載のインバータ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048775A JPS57162837A (en) | 1981-04-01 | 1981-04-01 | Inverter circuit |
| US06/364,335 US4508979A (en) | 1981-04-01 | 1982-04-01 | Single-ended push-pull circuit having a small through-current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048775A JPS57162837A (en) | 1981-04-01 | 1981-04-01 | Inverter circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57162837A JPS57162837A (en) | 1982-10-06 |
| JPH0245378B2 true JPH0245378B2 (ja) | 1990-10-09 |
Family
ID=12812633
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048775A Granted JPS57162837A (en) | 1981-04-01 | 1981-04-01 | Inverter circuit |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4508979A (ja) |
| JP (1) | JPS57162837A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2783108B2 (ja) * | 1993-03-02 | 1998-08-06 | 日本電気株式会社 | 半導体集積回路 |
| US5841313A (en) * | 1995-08-30 | 1998-11-24 | Cherry Semiconductor Corporation | Switch with programmable delay |
| US5781058A (en) * | 1995-08-30 | 1998-07-14 | Cherry Semiconductor Corporation | Totem pole driver with cross conduction protection and default low impedance state output |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53118356A (en) * | 1977-03-25 | 1978-10-16 | Nec Corp | Darlington circuit containing clamping diode |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564281A (en) * | 1966-12-23 | 1971-02-16 | Hitachi Ltd | High speed logic circuits and method of constructing the same |
| US3914628A (en) * | 1972-10-27 | 1975-10-21 | Raytheon Co | T-T-L driver circuitry |
| US3934157A (en) * | 1974-09-23 | 1976-01-20 | Bell Telephone Laboratories, Incorporated | TTL circuit |
| US4045689A (en) * | 1976-06-01 | 1977-08-30 | National Semiconductor Corporation | Circuit for squaring the transfer characteristics of a ttl gate |
| JPS582437B2 (ja) * | 1978-11-25 | 1983-01-17 | 富士通株式会社 | スリ−ステイト出力回路 |
-
1981
- 1981-04-01 JP JP56048775A patent/JPS57162837A/ja active Granted
-
1982
- 1982-04-01 US US06/364,335 patent/US4508979A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53118356A (en) * | 1977-03-25 | 1978-10-16 | Nec Corp | Darlington circuit containing clamping diode |
Also Published As
| Publication number | Publication date |
|---|---|
| US4508979A (en) | 1985-04-02 |
| JPS57162837A (en) | 1982-10-06 |
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