JP3457924B2 - トランジスタ駆動回路 - Google Patents
トランジスタ駆動回路Info
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
Description
【０００１】
【発明の属する技術分野】本発明は、バイポーラトラン
ジスタをスイッチ素子としたスイッチ回路において利用
するスイッチトランジスタ駆動回路に関する。
ジスタをスイッチ素子としたスイッチ回路において利用
するスイッチトランジスタ駆動回路に関する。
【０００２】
【従来の技術】従来のバイポーラトランジスタをスイッ
チ素子として利用したスイッチ回路において、同トラン
ジスタの駆動回路は、図３に示すように、トランジスタ
５（ＴＲ１）のベースに小容量トランジスタ９（ＴＲ
２）のエミッタを前置接続している。小容量トランジス
タ９（ＴＲ２）のコレクタには抵抗Rを介して電圧を設
定するVccが接続されており、トランジスタ９（ＴＲ
２）からベース電流を供給してトランジスタ５（ＴＲ
１）を立ち上げるようにしている。抵抗RはTR1をONさせ
たときのTR1のベース電流を制御する働きがある。この
抵抗によりONのときのTR1のベースへの電流の過剰な流
れ込みを抑えることができる。この例では抵抗は前置ト
ランジスタ９のコレクタに繋がれているが、その代わり
に前置トランジスタ９のエミッタとTR1のベース間に挿
入しても良い。このような駆動回路では、TR1のベース
とTR2のエミッタ間、Tr2のコレクタとＶccに到るまでに
回路に付帯する配線インダクタンスのために、信号入力
から信号を与えても、TR2のコレクタ電流の立ち上りに
遅延が生じる。その遅延時間は配線インダクタンスをL
としたときに、ＬとＲに比例し、Ｖccに反比例する。配
線インダクタンスの遅延時間への影響をさけるためにＶ
ccの電圧をできるだけ高く設定する。このＶccの値は必
要とするスイッチ時間にもよるが、例えばTr1を１μ秒
以下でオンさせる場合は、１０Ｖ以上に設定される場合
が多い。しかし高い電圧に設定した場合、スイッチ時間
が短縮されて動作は速くなるが、TR２のコレクタ損失や
コレクタに接続されている抵抗Rでの損失が大きくなる
とい問題が生じる。このため高速動作をさせる場合は、
トランジスタと抵抗での発熱損失という問題が生じてい
た。
チ素子として利用したスイッチ回路において、同トラン
ジスタの駆動回路は、図３に示すように、トランジスタ
５（ＴＲ１）のベースに小容量トランジスタ９（ＴＲ
２）のエミッタを前置接続している。小容量トランジス
タ９（ＴＲ２）のコレクタには抵抗Rを介して電圧を設
定するVccが接続されており、トランジスタ９（ＴＲ
２）からベース電流を供給してトランジスタ５（ＴＲ
１）を立ち上げるようにしている。抵抗RはTR1をONさせ
たときのTR1のベース電流を制御する働きがある。この
抵抗によりONのときのTR1のベースへの電流の過剰な流
れ込みを抑えることができる。この例では抵抗は前置ト
ランジスタ９のコレクタに繋がれているが、その代わり
に前置トランジスタ９のエミッタとTR1のベース間に挿
入しても良い。このような駆動回路では、TR1のベース
とTR2のエミッタ間、Tr2のコレクタとＶccに到るまでに
回路に付帯する配線インダクタンスのために、信号入力
から信号を与えても、TR2のコレクタ電流の立ち上りに
遅延が生じる。その遅延時間は配線インダクタンスをL
としたときに、ＬとＲに比例し、Ｖccに反比例する。配
線インダクタンスの遅延時間への影響をさけるためにＶ
ccの電圧をできるだけ高く設定する。このＶccの値は必
要とするスイッチ時間にもよるが、例えばTr1を１μ秒
以下でオンさせる場合は、１０Ｖ以上に設定される場合
が多い。しかし高い電圧に設定した場合、スイッチ時間
が短縮されて動作は速くなるが、TR２のコレクタ損失や
コレクタに接続されている抵抗Rでの損失が大きくなる
とい問題が生じる。このため高速動作をさせる場合は、
トランジスタと抵抗での発熱損失という問題が生じてい
た。
【０００３】以上の問題を避けるために、図４のように
抵抗とコンデンサを並列にする方法がある。この回路は
図５のような接続でもほぼ同じ働きをする。この回路で
は、コンデンサはONの際にインピーダンスがゼロに近似
できるため、TR2のコレクタ電流の立ち上りは非常に高
く、ある程度時間が経つとコンデンサのインピーダンス
が高くなりTR2のコレクタ電流は抵抗Rで制限を受ける。
この回路では、抵抗Rを高くしてもコンデンサの影響でT
R2のコレクタ電流、すなわちTR1のベース電流のONのと
きの立ち上りの遅延時間を早めることができる。このコ
ンデンサはしばしばスピードアップコンデンサと呼ばれ
ている。しかしこの回路においても、抵抗での損失を下
げるためＶccを低下させると、配線インダクタンスの影
響により、遅延時間の短縮効果は失われる。したがって
Ｖccをある程度高い値にせざるをえず、実際にはTR１の
トランジスタの立ち上り時間を１μ秒以下にするのは１
０Ｖ以上は必要とされている。
抵抗とコンデンサを並列にする方法がある。この回路は
図５のような接続でもほぼ同じ働きをする。この回路で
は、コンデンサはONの際にインピーダンスがゼロに近似
できるため、TR2のコレクタ電流の立ち上りは非常に高
く、ある程度時間が経つとコンデンサのインピーダンス
が高くなりTR2のコレクタ電流は抵抗Rで制限を受ける。
この回路では、抵抗Rを高くしてもコンデンサの影響でT
R2のコレクタ電流、すなわちTR1のベース電流のONのと
きの立ち上りの遅延時間を早めることができる。このコ
ンデンサはしばしばスピードアップコンデンサと呼ばれ
ている。しかしこの回路においても、抵抗での損失を下
げるためＶccを低下させると、配線インダクタンスの影
響により、遅延時間の短縮効果は失われる。したがって
Ｖccをある程度高い値にせざるをえず、実際にはTR１の
トランジスタの立ち上り時間を１μ秒以下にするのは１
０Ｖ以上は必要とされている。
【０００４】
【発明が解決しようとする課題】図４や図５の従来型の
駆動回路においては、Ｖccの設定電圧値を低下させる
と、配線のインダクタンスにより、ターンオンした際に
トランジスタ９（ＴＲ１）のベース電流の立ち上りが遅
くなり、トランジスタ９（ＴＲ１）のスイッチ損失が増
大するという問題を生じていた。このため、従来の駆動
回路においてはＶccの設定電圧値を下げるのに限界があ
った。またＶccが高いと前置するトランジスタや接続さ
れている抵抗での損失、すなわち駆動回路での損失が増
大し、発熱の問題があった。
駆動回路においては、Ｖccの設定電圧値を低下させる
と、配線のインダクタンスにより、ターンオンした際に
トランジスタ９（ＴＲ１）のベース電流の立ち上りが遅
くなり、トランジスタ９（ＴＲ１）のスイッチ損失が増
大するという問題を生じていた。このため、従来の駆動
回路においてはＶccの設定電圧値を下げるのに限界があ
った。またＶccが高いと前置するトランジスタや接続さ
れている抵抗での損失、すなわち駆動回路での損失が増
大し、発熱の問題があった。
【０００５】本発明は上記の課題を解決するためになさ
れたものであって、ベース電流の立ち上りが速く、かつ
ターンオン時のスイッチ損失が少なく、かつ駆動回路で
の損失の少ないトランジスタ駆動回路を提供することを
目的とする。
れたものであって、ベース電流の立ち上りが速く、かつ
ターンオン時のスイッチ損失が少なく、かつ駆動回路で
の損失の少ないトランジスタ駆動回路を提供することを
目的とする。
【０００６】
【課題を解決するための手段】本発明に係るトランジス
タ駆動回路は、負荷および電源を備えた回路に接続され
た第１のトランジスタＴＲ１と、この第１のトランジス
タＴＲ１のベースに接続されたエミッタを有するととも
に、低電圧の第１のバイアスＶcc１に抵抗を介するか直
接接続されたコレクタを有する第２のトランジスタＴＲ
２と、前記第１のトランジスタＴＲ１のベースに接続さ
れたエミッタを有するとともに、前記第１のバイアスＶ
cc１よりも高い電圧に設定された第２のバイアスＶcc２
に接続されたコレクタを有する第３のトランジスタＴＲ
３と、を具備し、前記第２及び第３のトランジスタＴＲ
２，ＴＲ３から前記第１のトランジスタＴＲ１のベース
に電流を強制的に振り込むことにより、第１のトランジ
スタＴＲ１を立ち上げることを特徴とする。
タ駆動回路は、負荷および電源を備えた回路に接続され
た第１のトランジスタＴＲ１と、この第１のトランジス
タＴＲ１のベースに接続されたエミッタを有するととも
に、低電圧の第１のバイアスＶcc１に抵抗を介するか直
接接続されたコレクタを有する第２のトランジスタＴＲ
２と、前記第１のトランジスタＴＲ１のベースに接続さ
れたエミッタを有するとともに、前記第１のバイアスＶ
cc１よりも高い電圧に設定された第２のバイアスＶcc２
に接続されたコレクタを有する第３のトランジスタＴＲ
３と、を具備し、前記第２及び第３のトランジスタＴＲ
２，ＴＲ３から前記第１のトランジスタＴＲ１のベース
に電流を強制的に振り込むことにより、第１のトランジ
スタＴＲ１を立ち上げることを特徴とする。
【０００７】この場合に、第３のトランジスタのベース
電流給電回路に挿入され、ターンオンしたときの短い時
間だけ限定的に第３のトランジスタのベースに電流を振
り込むコンデンサをさらに有することが好ましい。
電流給電回路に挿入され、ターンオンしたときの短い時
間だけ限定的に第３のトランジスタのベースに電流を振
り込むコンデンサをさらに有することが好ましい。
【０００８】なお上記前置トランジスタ２，３はバイポ
ーラ型のみならず、電界効果型でも利用できる。その場
合、上記エミッタはソース、ベースはゲート、コレクタ
はドレインと読み替えて接続してもよい。
ーラ型のみならず、電界効果型でも利用できる。その場
合、上記エミッタはソース、ベースはゲート、コレクタ
はドレインと読み替えて接続してもよい。
【０００９】スイッチングタイムとベースドライブ条件
との関係は次のようである。
との関係は次のようである。
【００１０】図１の信号入力の端子に負の電圧が加わっ
たＯＦＦ状態から正の電圧を印加してＯＮ状態にさせ、
その後負の電圧を加えOFF状態にさせたとすると、出力
波形は入力波形に比べて遅延するとともに変形する。こ
の出力波形は、遅延時間ｔｄ、上昇時間ｔｒ、蓄積時間
ｔｓ、下降時間ｔｆからなる４つのスイッチング時間と
して定義される。このうち遅延時間ｔｄと上昇時間ｔｒ
とはトランジスタのＯＮ動作に関与している。一方、蓄
積時間ｔｓと下降時間ｔｆとはトランジスタのＯＦＦ動
作に関与している。スイッチをターンオンしたときのオ
ンタイムは、前二者を合計した時間（ｔｄ＋ｔｒ）であ
る。
たＯＦＦ状態から正の電圧を印加してＯＮ状態にさせ、
その後負の電圧を加えOFF状態にさせたとすると、出力
波形は入力波形に比べて遅延するとともに変形する。こ
の出力波形は、遅延時間ｔｄ、上昇時間ｔｒ、蓄積時間
ｔｓ、下降時間ｔｆからなる４つのスイッチング時間と
して定義される。このうち遅延時間ｔｄと上昇時間ｔｒ
とはトランジスタのＯＮ動作に関与している。一方、蓄
積時間ｔｓと下降時間ｔｆとはトランジスタのＯＦＦ動
作に関与している。スイッチをターンオンしたときのオ
ンタイムは、前二者を合計した時間（ｔｄ＋ｔｒ）であ
る。
【００１１】ここで「遅延時間ｔｄ」とは、入力パルス
を印可してから出力波形の最大振幅の１０％に達するま
での時間をいう。この遅延時間ｔｄは非常に短いので通
常の場合は無視することができる。
を印可してから出力波形の最大振幅の１０％に達するま
での時間をいう。この遅延時間ｔｄは非常に短いので通
常の場合は無視することができる。
【００１２】「上昇時間ｔｒ」とは、出力波形が最大振
幅の１０％から９０％に達するまでの時間をいう。この
上昇時間ｔｒは、コレクタ電流を流すためベース領域内
にキャリア勾配をつくる電荷、コレクタ容量の電圧を変
化させる電荷および再結合に要する電荷を供給する時間
に相当するものである。上昇時間ｔｒを短くするために
は、強制的にベース電流を振り込めばよい（入力波形の
印可）。すなわち、ターンオンした瞬間のＯＮ瞬時のみ
ベース電流を大きく振り込めば、ベース電流の立ち上り
が速くなる。
幅の１０％から９０％に達するまでの時間をいう。この
上昇時間ｔｒは、コレクタ電流を流すためベース領域内
にキャリア勾配をつくる電荷、コレクタ容量の電圧を変
化させる電荷および再結合に要する電荷を供給する時間
に相当するものである。上昇時間ｔｒを短くするために
は、強制的にベース電流を振り込めばよい（入力波形の
印可）。すなわち、ターンオンした瞬間のＯＮ瞬時のみ
ベース電流を大きく振り込めば、ベース電流の立ち上り
が速くなる。
【００１３】本発明の駆動回路においては、第２のトラ
ンジスタＴＲ２のコレクタは低い電圧に設定しておき、
第３のトランジスタＴＲ３のコレクタは高い電圧に設定
しておくとともに、これら小容量の第２及び第３のトラ
ンジスタＴＲ２，ＴＲ３からパワートランジスタＴＲ１
のベースに強制的に電流を振り込むので、パワートラン
ジスタＴＲ１のベース電流が立ち上るまでのオンタイム
（ｔｄ＋ｔｒ）が短縮され、ベース電流が速く立ち上
る。
ンジスタＴＲ２のコレクタは低い電圧に設定しておき、
第３のトランジスタＴＲ３のコレクタは高い電圧に設定
しておくとともに、これら小容量の第２及び第３のトラ
ンジスタＴＲ２，ＴＲ３からパワートランジスタＴＲ１
のベースに強制的に電流を振り込むので、パワートラン
ジスタＴＲ１のベース電流が立ち上るまでのオンタイム
（ｔｄ＋ｔｒ）が短縮され、ベース電流が速く立ち上
る。
【００１４】ここで図４を比較例として、本発明の図１
の駆動回路での損失低減効果について説明する。図１の
回路において、TR2とTR3がオンしている時間をそれぞれ
T1とT2とすると、駆動回路での損失、すなわちTR2とTR
３、R1とR2の損失総和をP1としたときに、P1は下式
（１）により与えられる。
の駆動回路での損失低減効果について説明する。図１の
回路において、TR2とTR3がオンしている時間をそれぞれ
T1とT2とすると、駆動回路での損失、すなわちTR2とTR
３、R1とR2の損失総和をP1としたときに、P1は下式
（１）により与えられる。
【００１５】
P1＝Vcc22/R2×T2 ＋ Vcc1*Ib×T1 …（１）
ここでTr1のON時の定常ベース電流をIbとしている。定
常ベース電流はTR2を通してTR1のベースに供給されてい
る。ここでTR3がオンする時間は、同トランジスタのベ
ースに接続されているコンデンサにより、非常に短く制
限されるため、上式（１）の初項を無視でき、P1は上式
（１）を書き換えた下式（２）のように表わされる。
常ベース電流はTR2を通してTR1のベースに供給されてい
る。ここでTR3がオンする時間は、同トランジスタのベ
ースに接続されているコンデンサにより、非常に短く制
限されるため、上式（１）の初項を無視でき、P1は上式
（１）を書き換えた下式（２）のように表わされる。
【００１６】P1＝Vcc1*Ib×T1 …（２）
一方、図４の回路での損失は以下のようになる。TR2が
オンしている時間をT1とした場合、この回路での駆動回
路の損失、すなわちTR４とR3の損失P2は下式（３）で与
えられる。
オンしている時間をT1とした場合、この回路での駆動回
路の損失、すなわちTR４とR3の損失P2は下式（３）で与
えられる。
【００１７】P2=Vcc2＊IB＊T1 …（３）
ここで図1の回路では、本発明の効果によりＶcc１は10
Ｖ以下の低い値に下げられるが、Ｖcc2は下げることが
できない。（２）と（３）式から、P1＜P2となり、本回
路では駆動回路での損失も低減できることになる。
Ｖ以下の低い値に下げられるが、Ｖcc2は下げることが
できない。（２）と（３）式から、P1＜P2となり、本回
路では駆動回路での損失も低減できることになる。
【００１８】
【発明の実施の形態】以下、添付の図面を参照しながら
本発明の好ましい実施の形態について説明する。
本発明の好ましい実施の形態について説明する。
【００１９】図１に示すように、本発明の実施形態に係
るトランジスタ駆動回路は信号入力部に、負荷３、電源
４、第１のトランジスタ５（ＴＲ１）を含む回路２を備
えている。この回路の第１トランジスタ５（ＴＲ１）の
ベースには第２及び第３のトランジスタ９，１３（ＴＲ
２，ＴＲ３）のエミッタがそれぞれ前置接続されてい
る。第１のトランジスタ５（ＴＲ１）には大容量のパワ
ートランジスタを用い、第２及び第３のトランジスタ
９，１３（ＴＲ２，ＴＲ３）にはこれよりも小容量の汎
用トランジスタを用いる。本実施形態では、第１のトラ
ンジスタ５（ＴＲ１）の定格容量を例えば１５０Ｖ-２
０Ａとし、第２及び第３のトランジスタ９，１３（ＴＲ
２，ＴＲ３）の定格容量をそれぞれ５０V−１０Aとし
た。
るトランジスタ駆動回路は信号入力部に、負荷３、電源
４、第１のトランジスタ５（ＴＲ１）を含む回路２を備
えている。この回路の第１トランジスタ５（ＴＲ１）の
ベースには第２及び第３のトランジスタ９，１３（ＴＲ
２，ＴＲ３）のエミッタがそれぞれ前置接続されてい
る。第１のトランジスタ５（ＴＲ１）には大容量のパワ
ートランジスタを用い、第２及び第３のトランジスタ
９，１３（ＴＲ２，ＴＲ３）にはこれよりも小容量の汎
用トランジスタを用いる。本実施形態では、第１のトラ
ンジスタ５（ＴＲ１）の定格容量を例えば１５０Ｖ-２
０Ａとし、第２及び第３のトランジスタ９，１３（ＴＲ
２，ＴＲ３）の定格容量をそれぞれ５０V−１０Aとし
た。
【００２０】第２のトランジスタ９（ＴＲ２）のコレク
タには電圧を設定する第１のバイアスＶcc１が接続さ
れ、第３のトランジスタ１３（ＴＲ３）のコレクタには
電圧を設定する第２のバイアスＶcc２が接続されてい
る。第１のバイアスＶcc１の設定電圧値は第２のバイア
スＶcc２のそれよりも低く設定されている。例えば、第
１のバイアスＶcc１の電圧は２Ｖに設定され、第２のバ
イアスＶcc２の電圧は１０Ｖに設定されている。
タには電圧を設定する第１のバイアスＶcc１が接続さ
れ、第３のトランジスタ１３（ＴＲ３）のコレクタには
電圧を設定する第２のバイアスＶcc２が接続されてい
る。第１のバイアスＶcc１の設定電圧値は第２のバイア
スＶcc２のそれよりも低く設定されている。例えば、第
１のバイアスＶcc１の電圧は２Ｖに設定され、第２のバ
イアスＶcc２の電圧は１０Ｖに設定されている。
【００２１】さらに、コンデンサ１５が第３のトランジ
スタ１３（ＴＲ３）のベース電流給電回路に挿入されて
いる。このコンデンサ１５は、ターンオンしたときの短
い時間だけ限定的に第３のトランジスタ１３（ＴＲ３）
のベースに電流を振り込むだけの容量を備えている。
スタ１３（ＴＲ３）のベース電流給電回路に挿入されて
いる。このコンデンサ１５は、ターンオンしたときの短
い時間だけ限定的に第３のトランジスタ１３（ＴＲ３）
のベースに電流を振り込むだけの容量を備えている。
【００２２】次に、図２を参照しながらスイッチング動
作について説明する。
作について説明する。
【００２３】図２の（ａ）は本発明回路のスイッチング
動作特性を、図２の（ｂ）は図３に示す従来回路のスイ
ッチング動作特性を、それぞれ横軸に時間をとり、縦軸
にベース電流Ｉｂをとって示す電流波形図である。図２
の（ａ）に示す電流波形から明らかなように、本発明の
駆動回路では第１のバイアスＶcc１の設定電圧値を低く
設定してTR２の損失を小さくするとともに、小容量の第
２及び第３のトランジスタＴＲ２，ＴＲ３からパワート
ランジスタＴＲ１のベースに強制的に電流を振り込むの
で、パワートランジスタＴＲ１のベース電流が立ち上る
までのオンタイムｔ１〜ｔ２が短縮され、ベース電流Ｉ
ｂが速く立ち上る。これに対して従来の駆動回路におい
ては、図２の（ｂ）に示す電流波形から明らかなよう
に、パワートランジスタＴＲ１のベース電流Ｉｂが立ち
上るまでのオンタイムｔ１〜ｔ３がこれよりも長くな
る。ちなみに、従来回路でのオンタイムｔ１〜ｔ３は１
〜２マイクロ秒となるのに対して本発明回路でのオンタ
イムｔ１〜ｔ２は100ナノ秒となった。
動作特性を、図２の（ｂ）は図３に示す従来回路のスイ
ッチング動作特性を、それぞれ横軸に時間をとり、縦軸
にベース電流Ｉｂをとって示す電流波形図である。図２
の（ａ）に示す電流波形から明らかなように、本発明の
駆動回路では第１のバイアスＶcc１の設定電圧値を低く
設定してTR２の損失を小さくするとともに、小容量の第
２及び第３のトランジスタＴＲ２，ＴＲ３からパワート
ランジスタＴＲ１のベースに強制的に電流を振り込むの
で、パワートランジスタＴＲ１のベース電流が立ち上る
までのオンタイムｔ１〜ｔ２が短縮され、ベース電流Ｉ
ｂが速く立ち上る。これに対して従来の駆動回路におい
ては、図２の（ｂ）に示す電流波形から明らかなよう
に、パワートランジスタＴＲ１のベース電流Ｉｂが立ち
上るまでのオンタイムｔ１〜ｔ３がこれよりも長くな
る。ちなみに、従来回路でのオンタイムｔ１〜ｔ３は１
〜２マイクロ秒となるのに対して本発明回路でのオンタ
イムｔ１〜ｔ２は100ナノ秒となった。
【００２４】ここで本実施例における回路における駆動
回路の損失すなわち、TR1以前の部分での損失について
説明する。本実施例ではR1を0.5Ω、R2を5Ω、コンデン
サ15は0.01μFを用いている。またスイッチトランジス
タであるTR1のON時の定常電流は２Aとしてある。信号入
力側に単発の方形波で、ON時間が１秒の信号を加えた。
このとき駆動回路の損失は約４Jとなった。
回路の損失すなわち、TR1以前の部分での損失について
説明する。本実施例ではR1を0.5Ω、R2を5Ω、コンデン
サ15は0.01μFを用いている。またスイッチトランジス
タであるTR1のON時の定常電流は２Aとしてある。信号入
力側に単発の方形波で、ON時間が１秒の信号を加えた。
このとき駆動回路の損失は約４Jとなった。
【００２５】一方、比較例における図４の回路において
R3が５Ω、C1が0.1μFとした。またスイッチトランジス
タであるTR1のON時の定常電流は２Aとしてある。信号入
力側に単発の方形波で、ON時間が１秒の信号を加えた。
このとき駆動回路の損失は約２０Jとなった。
R3が５Ω、C1が0.1μFとした。またスイッチトランジス
タであるTR1のON時の定常電流は２Aとしてある。信号入
力側に単発の方形波で、ON時間が１秒の信号を加えた。
このとき駆動回路の損失は約２０Jとなった。
【００２６】以上の結果から、本発明を用いることで、
駆動回路の損失を大きく低減でき、またオン時間を１μ
秒以下にすることができる。
駆動回路の損失を大きく低減でき、またオン時間を１μ
秒以下にすることができる。
【００２７】
【発明の効果】本発明によれば、Ｖcc１の設定電圧値を
低く設定しているので、駆動回路損失が小さくすること
ができる。また、第２及び第３のトランジスタＴＲ２，
ＴＲ３から第１のトランジスタＴＲ１のベースに強制的
に電流を振り込むので、第１のトランジスタＴＲ１のベ
ース電流が立ち上るまでのオンタイムが大幅に短縮さ
れ、TR1のスイッチ損失が低減できる。すなわち、第１
のトランジスタＴＲ１のベース電流の立ち上りの遅さを
心配することなく、Ｖcc１の設定電圧値を低く設定する
ことができるので、回路全体の低損失化を実現できる。
低く設定しているので、駆動回路損失が小さくすること
ができる。また、第２及び第３のトランジスタＴＲ２，
ＴＲ３から第１のトランジスタＴＲ１のベースに強制的
に電流を振り込むので、第１のトランジスタＴＲ１のベ
ース電流が立ち上るまでのオンタイムが大幅に短縮さ
れ、TR1のスイッチ損失が低減できる。すなわち、第１
のトランジスタＴＲ１のベース電流の立ち上りの遅さを
心配することなく、Ｖcc１の設定電圧値を低く設定する
ことができるので、回路全体の低損失化を実現できる。
【図１】本発明の実施形態に係るトランジスタ駆動回路
を示す図。
を示す図。
【図２】（ａ）は本発明回路のスイッチング動作特性を
示す電流波形図、（ｂ）は従来回路のスイッチング動作
特性を示す電流波形図。
示す電流波形図、（ｂ）は従来回路のスイッチング動作
特性を示す電流波形図。
【図３】従来のトランジスタ駆動回路を示す図。
【図４】比較例のトランジスタ駆動回路を示す図。
【図５】比較例のトランジスタ駆動回路を示す図。
３…負荷、
４…電源、
５，９，１３，２４（TR1,TR2,TR3,TR4）…トランジス
タ、 １５…コンデンサ、 Ｖcc1，Ｖcc2…バイアス。
タ、 １５…コンデンサ、 Ｖcc1，Ｖcc2…バイアス。
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 17/00
Claims (2)
- 【請求項１】 負荷および電源を備えた回路に接続され
た第１のトランジスタＴＲ１と、 この第１のトランジスタＴＲ１のベースに接続されたエ
ミッタあるいはソースを有するとともに、低電圧の第１
のバイアスＶcc１に抵抗を介するか直接接続されたコレ
クタあるいはドレインを有する第２のトランジスタＴＲ
２と、 前記第１のトランジスタＴＲ１のベースに接続されたエ
ミッタあるいはソースを有するとともに、前記第１のバ
イアスＶcc１よりも高い電圧に設定された第２のバイア
スＶcc２に抵抗を介するか直接接続されたコレクタある
いはドレインを有する第３のトランジスタＴＲ３と、を
具備し、 前記第２及び第３のトランジスタＴＲ２，ＴＲ３から前
記第１のトランジスタＴＲ１のベースに電流を強制的に
振り込むことにより、第１のトランジスタＴＲ１を立ち
上げることを特徴とするトランジスタ駆動回路。 - 【請求項２】 さらに、前記第３のトランジスタＴＲ３
のベース電流給電回路に挿入され、ターンオンしたとき
の短い時間だけ限定的に前記第３のトランジスタのベー
スに電流を振り込むコンデンサを有することを特徴とす
る請求項１記載のトランジスタ駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000067365A JP3457924B2 (ja) | 2000-03-10 | 2000-03-10 | トランジスタ駆動回路 |
| US10/082,105 US20030160638A1 (en) | 2000-03-10 | 2002-02-26 | Transistor driving circuit |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000067365A JP3457924B2 (ja) | 2000-03-10 | 2000-03-10 | トランジスタ駆動回路 |
| US10/082,105 US20030160638A1 (en) | 2000-03-10 | 2002-02-26 | Transistor driving circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257571A JP2001257571A (ja) | 2001-09-21 |
| JP3457924B2 true JP3457924B2 (ja) | 2003-10-20 |
Family
ID=29422308
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000067365A Expired - Fee Related JP3457924B2 (ja) | 2000-03-10 | 2000-03-10 | トランジスタ駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030160638A1 (ja) |
| JP (1) | JP3457924B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9007103B2 (en) * | 2013-08-01 | 2015-04-14 | Infineon Technologies Austria Ag | Switch circuit arrangements and method for powering a driver circuit |
| WO2020035712A1 (ja) * | 2018-08-14 | 2020-02-20 | 日産自動車株式会社 | スイッチング回路 |
-
2000
- 2000-03-10 JP JP2000067365A patent/JP3457924B2/ja not_active Expired - Fee Related
-
2002
- 2002-02-26 US US10/082,105 patent/US20030160638A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20030160638A1 (en) | 2003-08-28 |
| JP2001257571A (ja) | 2001-09-21 |
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