JP3278205B2 - ドライバ回路及び駆動方法 - Google Patents
ドライバ回路及び駆動方法Info
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- JP3278205B2 JP3278205B2 JP22298792A JP22298792A JP3278205B2 JP 3278205 B2 JP3278205 B2 JP 3278205B2 JP 22298792 A JP22298792 A JP 22298792A JP 22298792 A JP22298792 A JP 22298792A JP 3278205 B2 JP3278205 B2 JP 3278205B2
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- bipolar
- drive current
- turn
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/04113—Modifications for accelerating switching without feedback from the output circuit to the control circuit in bipolar transistor switches
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- H03—ELECTRONIC CIRCUITRY
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- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/615—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors in a Darlington configuration
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- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電子回路における改良に
関するものであって、更に詳細には、速いスリューレー
トで高い電流を有する低インピーダンス負荷を駆動する
タイプの電子ドライバ回路における改良に関するもので
ある。
関するものであって、更に詳細には、速いスリューレー
トで高い電流を有する低インピーダンス負荷を駆動する
タイプの電子ドライバ回路における改良に関するもので
ある。
【０００２】
【従来の技術】従来、例えば低インピーダンス負荷へ駆
動電圧を供給する回路が提案されている。そのような低
インピーダンス負荷への適用の一例は、例えば、多相Ｄ
Ｃモータであり、その場合、該モータのステータコイル
のコミユテーションシーケンスに従って駆動電圧がスイ
ッチ動作可能に印加される。このような適用において
は、入力ターンオン信号に応答して可及的に速やかに所
要の操作電圧へ上昇する駆動電圧を供給することが重要
である。ステップ信号入力に対しドライバの出力電圧が
変化する割合を、本明細書においては、ドライバの「ス
リューレート」と呼称する。通常の駆動電圧スイッチン
グ条件に加えて、例えばＰＷＭ技術等の電力節約技術を
使用して通常のコミュテーションスイッチングに加えて
ピーク動作条件期間中に駆動回路を迅速にスイッチオン
及びオフさせる場合には、問題が悪化される。これは、
例えば、容量負荷を横断しての電圧が非常に短い時間で
スイング即ち振れることが要求されるその他の適用にお
いて特定の問題でもあった。このような適用において
は、意図した適切な高速動作を可能とするために高速の
出力上昇及び下降時間が必要とされる。しかしながら、
従来使用されている駆動回路は、このような高速のスリ
ューレート条件を与える上で完全に満足するものではな
かった。
動電圧を供給する回路が提案されている。そのような低
インピーダンス負荷への適用の一例は、例えば、多相Ｄ
Ｃモータであり、その場合、該モータのステータコイル
のコミユテーションシーケンスに従って駆動電圧がスイ
ッチ動作可能に印加される。このような適用において
は、入力ターンオン信号に応答して可及的に速やかに所
要の操作電圧へ上昇する駆動電圧を供給することが重要
である。ステップ信号入力に対しドライバの出力電圧が
変化する割合を、本明細書においては、ドライバの「ス
リューレート」と呼称する。通常の駆動電圧スイッチン
グ条件に加えて、例えばＰＷＭ技術等の電力節約技術を
使用して通常のコミュテーションスイッチングに加えて
ピーク動作条件期間中に駆動回路を迅速にスイッチオン
及びオフさせる場合には、問題が悪化される。これは、
例えば、容量負荷を横断しての電圧が非常に短い時間で
スイング即ち振れることが要求されるその他の適用にお
いて特定の問題でもあった。このような適用において
は、意図した適切な高速動作を可能とするために高速の
出力上昇及び下降時間が必要とされる。しかしながら、
従来使用されている駆動回路は、このような高速のスリ
ューレート条件を与える上で完全に満足するものではな
かった。
【０００３】例えば、典型的な従来のドライバ回路１０
を図１に示しており、それは高利得ＮＰＮ出力トランジ
スタ１１と単一のＰチャンネルＦＥＴ１２プレドライバ
を有している。ＮＰＮトランジスタ１１は、そのコレク
タをライン１５を介して供給電圧へ接続しており、且つ
そのエミッタを出力ノード１６へ接続しており、ノード
１６は動作中所望の負荷へ接続される。プレドライバＰ
チャンネルＦＥＴ１２はそのソースをライン１５を介し
て供給電圧へ接続しており、且つそのドレインをＮＰＮ
トランジスタ１１のベースへ接続している。回路１０へ
の入力は、入力ノード１７からＰチャンネルＦＥＴへの
ゲートへ印加されている。通常、入力信号は、非常に迅
速なコミュテーション、すなわち降下端部時間を有する
ステップ関数波形を有している。理想的には、負荷へ供
給される出力信号の波形も迅速な上昇時間を有し、入力
波形に追従するものであるが、ＮＰＮトランジスタ１１
のベース電極の容量等の回路内の容量要素が、ＮＰＮト
ランジスタ１１をターンオンすることが可能となる前に
充電されることが必要である。一方、単一Ｐチャンネル
ＦＥＴ１２は、ドライバ１１のベースを充電するために
固定した量の駆動電流を供給することが可能であるにす
ぎず、その際にトランジスタ１１をターンオン、即ち導
通状態へスイッチさせることが可能なレートを画定して
いる。
を図１に示しており、それは高利得ＮＰＮ出力トランジ
スタ１１と単一のＰチャンネルＦＥＴ１２プレドライバ
を有している。ＮＰＮトランジスタ１１は、そのコレク
タをライン１５を介して供給電圧へ接続しており、且つ
そのエミッタを出力ノード１６へ接続しており、ノード
１６は動作中所望の負荷へ接続される。プレドライバＰ
チャンネルＦＥＴ１２はそのソースをライン１５を介し
て供給電圧へ接続しており、且つそのドレインをＮＰＮ
トランジスタ１１のベースへ接続している。回路１０へ
の入力は、入力ノード１７からＰチャンネルＦＥＴへの
ゲートへ印加されている。通常、入力信号は、非常に迅
速なコミュテーション、すなわち降下端部時間を有する
ステップ関数波形を有している。理想的には、負荷へ供
給される出力信号の波形も迅速な上昇時間を有し、入力
波形に追従するものであるが、ＮＰＮトランジスタ１１
のベース電極の容量等の回路内の容量要素が、ＮＰＮト
ランジスタ１１をターンオンすることが可能となる前に
充電されることが必要である。一方、単一Ｐチャンネル
ＦＥＴ１２は、ドライバ１１のベースを充電するために
固定した量の駆動電流を供給することが可能であるにす
ぎず、その際にトランジスタ１１をターンオン、即ち導
通状態へスイッチさせることが可能なレートを画定して
いる。
【０００４】この問題に対処するための一つの解決方法
は、より高い電流利得を達成しその際に出力トランジス
タへより高い駆動電流を供給するためにダーリントン状
の形態で付加的なバイポーラトランジスタをカスケード
構成とすることであった。このような解決方法における
問題は、ドライバトランジスタを横断しての電圧降下が
付加された各付加的な段に対し増加されるということで
ある。
は、より高い電流利得を達成しその際に出力トランジス
タへより高い駆動電流を供給するためにダーリントン状
の形態で付加的なバイポーラトランジスタをカスケード
構成とすることであった。このような解決方法における
問題は、ドライバトランジスタを横断しての電圧降下が
付加された各付加的な段に対し増加されるということで
ある。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑み、非常に速いスリューレートを有するドライバ回路
を提供することを目的とする。本発明の別の目的とする
ところは、迅速な動作のために十分な駆動電流を供給す
るために出力ドライバトランジスタを横断して複数個の
電圧降下を発生させることのない上述したタイプのドラ
イバ回路を提供することである。本発明の更に別の目的
とするところは、誘導性負荷、容量性負荷等の低インピ
ーダンス負荷に対し迅速にスイッチ動作された駆動電圧
を供給するのに適した上述したタイプのドライバ回路を
提供することである。本発明の更に別の目的とするとこ
ろは、ＢｉＣＭＯＳ技術で実現することの可能な上述し
たタイプのドライバ回路を提供することである。本発明
の更に別の目的とするところは、ＢｉＣＭＯＳ技術を使
用して集積回路チップの単一の分離されたタブ乃至はウ
エルに容易に集積化させることの可能な上述したタイプ
のドライバ回路を提供することである。
鑑み、非常に速いスリューレートを有するドライバ回路
を提供することを目的とする。本発明の別の目的とする
ところは、迅速な動作のために十分な駆動電流を供給す
るために出力ドライバトランジスタを横断して複数個の
電圧降下を発生させることのない上述したタイプのドラ
イバ回路を提供することである。本発明の更に別の目的
とするところは、誘導性負荷、容量性負荷等の低インピ
ーダンス負荷に対し迅速にスイッチ動作された駆動電圧
を供給するのに適した上述したタイプのドライバ回路を
提供することである。本発明の更に別の目的とするとこ
ろは、ＢｉＣＭＯＳ技術で実現することの可能な上述し
たタイプのドライバ回路を提供することである。本発明
の更に別の目的とするところは、ＢｉＣＭＯＳ技術を使
用して集積回路チップの単一の分離されたタブ乃至はウ
エルに容易に集積化させることの可能な上述したタイプ
のドライバ回路を提供することである。
【０００６】
【課題を解決するための手段】本発明の広義において
は、スリュー条件期間中に必要とされる場合には高い電
流利得が得られれるが、完全にターンオンされる場合に
ドライバの全電圧降下を増加させることのないドライバ
回路が提供される。本発明によれば、高い出力電流と速
いスリューレートとを有するドライバ回路が提供され
る。本回路は、負荷へ接続するための出力端と、バイポ
ーラ出力トランジスタをターンオン及びオフさせるため
の駆動電流信号に応答する制御要素を具備するバイポー
ラ出力トランジスタを有している。駆動回路がバイポー
ラ出力トランジスタのターンオン期間中及びその後にバ
イポーラ出力トランジスタへの駆動電流信号を制御し、
且つターンオン回路が、バイポーラ出力トランジスタの
ターンオンを援助するためにのみバイポーラトランジス
タの制御要素へ駆動電流を供給する。該駆動回路は、バ
イポーラ出力トランジスタの制御要素へ接続されたメイ
ン駆動電流トランジスタを有しており、且つドライバ回
路入力ノードへ接続した制御要素を有している。該ター
ンオン回路は、ターンオン駆動電流トランジスタを有し
ており、その電流経路はメイン駆動電流トランジスタと
並列接続されている。ターンオン回路は、更に、バイポ
ーラ出力トランジスタがターンオンされる場合にターン
オン駆動電流トランジスタをターンオフするために接続
されているバイアス抵抗を有しており、その際に、ター
ンオン駆動電流トランジスタは、ターンオン動作期間中
に該回路により供給される電圧を降下させることはな
い。
は、スリュー条件期間中に必要とされる場合には高い電
流利得が得られれるが、完全にターンオンされる場合に
ドライバの全電圧降下を増加させることのないドライバ
回路が提供される。本発明によれば、高い出力電流と速
いスリューレートとを有するドライバ回路が提供され
る。本回路は、負荷へ接続するための出力端と、バイポ
ーラ出力トランジスタをターンオン及びオフさせるため
の駆動電流信号に応答する制御要素を具備するバイポー
ラ出力トランジスタを有している。駆動回路がバイポー
ラ出力トランジスタのターンオン期間中及びその後にバ
イポーラ出力トランジスタへの駆動電流信号を制御し、
且つターンオン回路が、バイポーラ出力トランジスタの
ターンオンを援助するためにのみバイポーラトランジス
タの制御要素へ駆動電流を供給する。該駆動回路は、バ
イポーラ出力トランジスタの制御要素へ接続されたメイ
ン駆動電流トランジスタを有しており、且つドライバ回
路入力ノードへ接続した制御要素を有している。該ター
ンオン回路は、ターンオン駆動電流トランジスタを有し
ており、その電流経路はメイン駆動電流トランジスタと
並列接続されている。ターンオン回路は、更に、バイポ
ーラ出力トランジスタがターンオンされる場合にターン
オン駆動電流トランジスタをターンオフするために接続
されているバイアス抵抗を有しており、その際に、ター
ンオン駆動電流トランジスタは、ターンオン動作期間中
に該回路により供給される電圧を降下させることはな
い。
【０００７】バイポーラ出力トランジスタ及びターンオ
ン駆動電流トランジスタはバイポーラＮＰＮトランジス
タであり、メイン駆動電流トランジスタ及び入力トラン
ジスタはＰチャンネルＦＥＴ装置である。従って、該ト
ランジスタは、集積回路チップの単一の分離ウエル内に
製造することが可能である。
ン駆動電流トランジスタはバイポーラＮＰＮトランジス
タであり、メイン駆動電流トランジスタ及び入力トラン
ジスタはＰチャンネルＦＥＴ装置である。従って、該ト
ランジスタは、集積回路チップの単一の分離ウエル内に
製造することが可能である。
【０００８】本発明の別の広義の側面においては、低イ
ンピーダンス負荷へ高い出力電流を供給する方法が提供
される。本方法は、負荷へ接続するための出力端を具備
するバイポーラ出力トランジスタ、及びバイポーラ出力
トランジスタをターンオン及びオフさせるための駆動電
流信号に応答する制御要素を用意し、バイポーラ出力ト
ランジスタのターンオン期間中及びその後にバイポーラ
出力トランジスタへの駆動電流信号を制御し、且つバイ
ポーラ出力トランジスタのターンオンを援助するために
バイポーラトランジスタの制御要素へ付加的な駆動電流
を供給する、上記各ステップを有している。
ンピーダンス負荷へ高い出力電流を供給する方法が提供
される。本方法は、負荷へ接続するための出力端を具備
するバイポーラ出力トランジスタ、及びバイポーラ出力
トランジスタをターンオン及びオフさせるための駆動電
流信号に応答する制御要素を用意し、バイポーラ出力ト
ランジスタのターンオン期間中及びその後にバイポーラ
出力トランジスタへの駆動電流信号を制御し、且つバイ
ポーラ出力トランジスタのターンオンを援助するために
バイポーラトランジスタの制御要素へ付加的な駆動電流
を供給する、上記各ステップを有している。
【０００９】
【実施例】本発明の好適実施例に基づくドライバ回路２
０を図２に示してある。本回路は、高電流出力ドライバ
をＮＰＮトランジスタ２３を有しており、そのコレクタ
は供給電圧Ｖccが供給される線２４へ接続されており、
且つそのエミッタは負荷を接続させることの可能な出力
ノード２５へ接続されている。負荷（不図示）は、例え
ば、低インピーダンス負荷とすることが可能であり、且
つ抵抗、誘導性乃至は容量性要素、又はそれらの組合わ
せとすることが可能である。ＰチャンネルＦＥＴ２７
は、そのソースを供給電圧線２４へ接続しており、且つ
そのドレインをＮＰＮトランジスタ２３のベースへ接続
している。ＰチャンネルＦＥＴ２７のゲートはドライバ
回路入力ノード２８へ接続している。ＰチャンネルＦＥ
Ｔ２７は、メイン駆動電流トランジスタとして作用し、
ターンオン期間中及びその後の両方において出力ドライ
バＮＰＮトランジスタ２３への駆動電流信号を制御する
ための回路を与えている。以上説明した回路は、図１の
従来の回路に関して上述した回路と類似している。
０を図２に示してある。本回路は、高電流出力ドライバ
をＮＰＮトランジスタ２３を有しており、そのコレクタ
は供給電圧Ｖccが供給される線２４へ接続されており、
且つそのエミッタは負荷を接続させることの可能な出力
ノード２５へ接続されている。負荷（不図示）は、例え
ば、低インピーダンス負荷とすることが可能であり、且
つ抵抗、誘導性乃至は容量性要素、又はそれらの組合わ
せとすることが可能である。ＰチャンネルＦＥＴ２７
は、そのソースを供給電圧線２４へ接続しており、且つ
そのドレインをＮＰＮトランジスタ２３のベースへ接続
している。ＰチャンネルＦＥＴ２７のゲートはドライバ
回路入力ノード２８へ接続している。ＰチャンネルＦＥ
Ｔ２７は、メイン駆動電流トランジスタとして作用し、
ターンオン期間中及びその後の両方において出力ドライ
バＮＰＮトランジスタ２３への駆動電流信号を制御する
ための回路を与えている。以上説明した回路は、図１の
従来の回路に関して上述した回路と類似している。
【００１０】本発明によれば、ターンオン駆動電流トラ
ンジスタとして作用する第二ＮＰＮトランジスタ３０が
第一ＮＰＮトランジスタ２３と関連してダーリントン形
態で接続されており、そのコレクタは電圧供給線２４へ
接続されており且つそのエミッタは第一ＮＰＮトランジ
スタ２３のベースへ接続されている。第二Ｐチャンネル
ＦＥＴ３２が入力トランジスタとして作用すべく設けら
れている。第二ＰチャンネルＦＥＴ３２はスタンダード
な形態のものであり、且つ第二ＰチャンネルＦＥＴ３０
へのターンオン電流をブーストすべく動作する。第二Ｆ
ＥＴ３２はそのソースを電圧供給線２４へ接続してお
り、そのドレインを第二ＮＰＮトランジスタ３０のベー
スへ接続しており、且つそのゲートを入力ノード２８へ
接続している。高い値のバイアス抵抗３３が第二ＮＰＮ
トランジスタ３０のベースとエミッタとの間に接続され
ている。第二ＮＰＮトランジスタ３０及び第二Ｐチャン
ネルＦＥＴ３２は、ターンオン回路として作用し、出力
ＮＰＮトランジスタ２３のターンオン期間中にのみ、該
トランジスタ２３へ付加的な電流駆動を与える。
ンジスタとして作用する第二ＮＰＮトランジスタ３０が
第一ＮＰＮトランジスタ２３と関連してダーリントン形
態で接続されており、そのコレクタは電圧供給線２４へ
接続されており且つそのエミッタは第一ＮＰＮトランジ
スタ２３のベースへ接続されている。第二Ｐチャンネル
ＦＥＴ３２が入力トランジスタとして作用すべく設けら
れている。第二ＰチャンネルＦＥＴ３２はスタンダード
な形態のものであり、且つ第二ＰチャンネルＦＥＴ３０
へのターンオン電流をブーストすべく動作する。第二Ｆ
ＥＴ３２はそのソースを電圧供給線２４へ接続してお
り、そのドレインを第二ＮＰＮトランジスタ３０のベー
スへ接続しており、且つそのゲートを入力ノード２８へ
接続している。高い値のバイアス抵抗３３が第二ＮＰＮ
トランジスタ３０のベースとエミッタとの間に接続され
ている。第二ＮＰＮトランジスタ３０及び第二Ｐチャン
ネルＦＥＴ３２は、ターンオン回路として作用し、出力
ＮＰＮトランジスタ２３のターンオン期間中にのみ、該
トランジスタ２３へ付加的な電流駆動を与える。
【００１１】動作について説明すると、第二ＮＰＮトラ
ンジスタ３０と第二ＦＥＴ３２とを具備する回路が、大
きなターンオン電流を供給し、例えばステップ関数、方
形波などの迅速に減少する波形に応答して第一ＮＰＮ出
力ドライバトランジスタ２３を迅速にターンオンさせ
る。第二ＮＰＮトランジスタ３０は、高い電流を供給
し、それは出力ドライバトランジスタ２３のベースの容
量を充電し、上述した従来回路よりもそのターンオンを
著しく高速なものとすることを可能としている。更に、
出力ドライバトランジスタ２３がターンオンされると、
第二ＮＰＮトランジスタ３０のベースとエミッタとの間
のバイアス電圧が減少され、第二ＮＰＮトランジスタ３
０をターンオフされる。従って、第二ＮＰＮトランジス
タ３０は回路２０の出力に対し何等電圧降下を与えるも
のではなく、唯一の電圧降下は出力ドライバＮＰＮトラ
ンジスタ２３により発生されるＶBE降下とＦＥＴ２７の
ドレイン及びソース上の電圧降下である。第二ＦＥＴ３
２はターンオフされるものではないが、その回路２０に
与える影響は、第二ＦＥＴ３２のソース・ドレイン経路
における抵抗３３の値が非常に高いために最小のもので
ある。
ンジスタ３０と第二ＦＥＴ３２とを具備する回路が、大
きなターンオン電流を供給し、例えばステップ関数、方
形波などの迅速に減少する波形に応答して第一ＮＰＮ出
力ドライバトランジスタ２３を迅速にターンオンさせ
る。第二ＮＰＮトランジスタ３０は、高い電流を供給
し、それは出力ドライバトランジスタ２３のベースの容
量を充電し、上述した従来回路よりもそのターンオンを
著しく高速なものとすることを可能としている。更に、
出力ドライバトランジスタ２３がターンオンされると、
第二ＮＰＮトランジスタ３０のベースとエミッタとの間
のバイアス電圧が減少され、第二ＮＰＮトランジスタ３
０をターンオフされる。従って、第二ＮＰＮトランジス
タ３０は回路２０の出力に対し何等電圧降下を与えるも
のではなく、唯一の電圧降下は出力ドライバＮＰＮトラ
ンジスタ２３により発生されるＶBE降下とＦＥＴ２７の
ドレイン及びソース上の電圧降下である。第二ＦＥＴ３
２はターンオフされるものではないが、その回路２０に
与える影響は、第二ＦＥＴ３２のソース・ドレイン経路
における抵抗３３の値が非常に高いために最小のもので
ある。
【００１２】回路２０により発生される駆動電圧がター
ンオフされるべき場合には、第二ＮＰＮトランジスタ３
０は既にターンオフされている。従って、そうでない場
合には存在する場合のある本回路内の第二ＮＰＮトラン
ジスタ３０の存在に起因する容量性放電効果は、本回路
のターンオフ時間に悪影響を与えることはない。
ンオフされるべき場合には、第二ＮＰＮトランジスタ３
０は既にターンオフされている。従って、そうでない場
合には存在する場合のある本回路内の第二ＮＰＮトラン
ジスタ３０の存在に起因する容量性放電効果は、本回路
のターンオフ時間に悪影響を与えることはない。
【００１３】更に理解される如く、図示した本回路の実
施例は、ＰチャンネルＦＥＴ装置とＮＰＮトランジスタ
を使用するに過ぎないので、本回路の実施例は、スタン
ダードのＢｉＣＭＯＳ技術を使用して、単一の分離され
た集積回路ウエル乃至はタブ内に容易に構成させること
が可能である。
施例は、ＰチャンネルＦＥＴ装置とＮＰＮトランジスタ
を使用するに過ぎないので、本回路の実施例は、スタン
ダードのＢｉＣＭＯＳ技術を使用して、単一の分離され
た集積回路ウエル乃至はタブ内に容易に構成させること
が可能である。
【００１４】更に、当業者にとり明らかな如く、上述し
た実施例ではＮＰＮトランジスタ及びＰチャンネルＦＥ
Ｔ装置を使用しているが、Ｎチャンネル装置または異な
った導電型のバイポーラトランジスタを使用して本発明
を実現することも可能である。
た実施例ではＮＰＮトランジスタ及びＰチャンネルＦＥ
Ｔ装置を使用しているが、Ｎチャンネル装置または異な
った導電型のバイポーラトランジスタを使用して本発明
を実現することも可能である。
【００１５】以上本発明の具体的実施例の態様について
具体的に説明したが、本発明は、これら具体例にのみ限
定されるべきものではなく、本発明の技術的範囲を逸脱
することなしに種々の変形が可能であることは勿論であ
る。
具体的に説明したが、本発明は、これら具体例にのみ限
定されるべきものではなく、本発明の技術的範囲を逸脱
することなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来技術に基づく電力ドライバ回路を示した
概略図。
概略図。
【図２】 本発明の好適実施例に基づく電力駆動回路を
示した概略図。
示した概略図。
２０ ドライバ回路 ２３ 出力ドライバＮＰＮトランジスタ ２４ 電圧供給線 ２５ 出力ノード ２７ ＰチャンネルＦＥＴ ２８ ドライバ回路入力ノード ３０ 第二ＮＰＮトランジスタ（ターンオン駆動電流ト
ランジスタ） ３２ 入力トランジスタ ３３ 抵抗
ランジスタ） ３２ 入力トランジスタ ３３ 抵抗
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−97315（ＪＰ，Ａ) 実開 昭62−201533（ＪＰ，Ｕ) 米国特許4590395（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (10)
- 【請求項１】 ドライバ回路において、 負荷へ接続するための出力端とターンオン及びオフする
ために駆動電流に応答する制御要素とを具備しているバ
イポーラ出力トランジスタ、 前記バイポーラ出力トランジスタの制御要素へ接続して
おり、本ドライバ回路の入力ノードへ接続している制御
要素を具備しており、前記バイポーラ出力トランジスタ
のターンオン期間中及びその後に前記バイポーラ出力ト
ランジスタへの駆動電流を制御すべく接続されている駆
動電流ＦＥＴ、 前記バイポーラ出力トランジスタのターンオンを助ける
ために前記バイポーラ出力トランジスタの制御要素へ駆
動電流を供給するために前記駆動電流ＦＥＴと並列接続
されている電流経路を具備しているターンオン駆動電流
バイポーラトランジスタ、 前記バイポーラ出力トランジスタがターンオンされる場
合に前記ターンオン駆動電流バイポーラトランジスタを
ターンオフさせるべく接続されているバイアス抵抗、 前記ターンオン駆動電流バイポーラトランジスタの制御
要素へ接続されている電流経路を具備しており、前記入
力ノードへ接続している制御要素を具備している入力Ｆ
ＥＴ、 を有していることを特徴とするドライバ回路。 - 【請求項２】 請求項１において、前記ターンオン駆動
電流バイポーラトランジスタ及び前記バイポーラ出力ト
ランジスタがバイポーラＮＰＮトランジスタであること
を特徴とするドライバ回路。 - 【請求項３】 請求項２において、前記駆動電流ＦＥＴ
及び前記入力ＦＥＴがＰチャンネル装置であることを特
徴とするドライバ回路。 - 【請求項４】 ドライバ回路において、 負荷へ接続しているエミッタと、ターンオン及びオフす
るために駆動電流に応答するベースと、供給電圧へ接続
しているコレクタと、を具備している第１バイポーラト
ランジスタ、 前記第１バイポーラトランジスタのベースへ接続してい
るドレインと、本ドラバ回路の入力ノードへ接続してい
るゲートと、前記供給電圧へ接続しているソースと、を
具備しており、且つ前記第１バイポーラトランジスタの
ターンオン期間中及びその後に前記第１バイポーラトラ
ンジスタへの駆動電流を制御する第１ＦＥＴ、 前記第１バイポーラトランジスタのターンオン期間中に
前記第１バイポーラトランジスタのベースへ駆動電流を
供給するために前記第１ＦＥＴと並列接続されている電
流経路を具備している第２バイポーラトランジスタ、 前記第１バイポーラトランジスタがターンオンされる場
合に前記第２バイポーラトランジスタをターンオフすべ
く接続されている抵抗、 前記第２バイポーラトランジスタのベースへ接続してい
る電流経路を具備しており、前記入力ノードへ接続して
いるゲートを具備している第２ＦＥＴ、 を有していることを特徴とするドライバ回路。 - 【請求項５】 請求項４において、前記第１及び第２バ
イポーラトランジスタがＮＰＮトランジスタであること
を特徴とするドライバ回路。 - 【請求項６】 請求項４において、前記第１及び第２Ｆ
ＥＴがＰチャンネル装置であることを特徴とするドライ
バ回路。 - 【請求項７】 駆動方法において、 バイポーラ出力トランジスタの制御要素へ接続されてお
り、前記バイポーラ出力トランジスタをターンオン及び
オフさせるために駆動電流に応答するドライバ回路入力
ノードへ接続している制御要素を具備しているメイン駆
動電流トランジスタを用意し、 前記バイポーラ出力トランジスタのターンオン期間中及
びその後に前記バイポーラ出力トランジスタへの駆動電
流を制御し、 前記メイン駆動電流トランジスタと並列接続されている
電流経路を具備しているターンオン駆動電流トランジス
タを用意することにより且つ前記バイポーラ出力トラン
ジスタがターンオンされる場合に前記ターンオン駆動電
流トランジスタをターンオフさせるべく接続されている
バイアス抵抗を用意することによって前記バイポーラ出
力トランジスタを助けるために前記バイポーラ出力トラ
ンジスタの制御要素へ付加的な駆動電流を供給し、 前記ターンオン駆動トランジスタの制御要素へ接続され
ている電流経路を具備しており且つ前記入力ノードへ接
続している制御要素を具備している入力トランジスタを
用意する、 上記各ステップを有していることを特徴とする駆動方
法。 - 【請求項８】 請求項７において、前記バイポーラ出力
トランジスタを用意するステップにおいて第１ＮＰＮト
ランジスタを用意し、前記メイン駆動電流トランジスタ
を用意するステップにおいて第１ＰチャンネルＦＥＴ装
置を用意し、前記ターンオン駆動電流トランジスタを用
意するステップにおいて第２ＮＰＮトランジスタを用意
し、前記入力トランジスタを用意するステップにおいて
第２ＰチャンネルＦＥＴ装置を用意する、ことを特徴と
する駆動方法。 - 【請求項９】 請求項７において、更に、誘導要素を有
する負荷を用意することを特徴とする駆動方法。 - 【請求項１０】 請求項７において、更に、容量要素を
有している負荷を用意することを特徴とする駆動方法。
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