JPH066196A - 出力スリュー期間中にダーリントンとして作用するが完全にターンオンした場合に１ｖｂｅ降下のみを有する擬似ダーリントンドライバ - Google Patents
出力スリュー期間中にダーリントンとして作用するが完全にターンオンした場合に１ｖｂｅ降下のみを有する擬似ダーリントンドライバInfo
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- JPH066196A JPH066196A JP4222987A JP22298792A JPH066196A JP H066196 A JPH066196 A JP H066196A JP 4222987 A JP4222987 A JP 4222987A JP 22298792 A JP22298792 A JP 22298792A JP H066196 A JPH066196 A JP H066196A
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- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
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- H03K17/615—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors in a Darlington configuration
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Abstract
(57)【要約】 （修正有）
【目的】 ＢｉＣＭＯＳ技術で実現可能で、スリュー条
件期間中に必要とされる場合には高い電流利得が得られ
れるが、完全にターンオンされる場合にドライバの全電
圧降下を増加させることのないドライバ回路が提供され
る。 【構成】 ＮＰＮトラジスタ３０がＮＰＮトランジスタ
２３とダーリントン接続されており、そのコレクタは電
圧供給線２４へ、エミッタはＮＰＮトランジスタ２３の
ベースへ接続されている。ＰチャンネルＦＥＴ３２はそ
のソースを電圧供給線２４へ、ドレインをＮＰＮトラン
ジスタ３０のベースへ、ゲートを入力ノード２８へ接続
している。高い値のバイアス抵抗３３がＮＰＮトランジ
スタ３０のベースとエミッタとの間に接続されている。
ＮＰＮトランジスタ３０及びＰチャンネルＦＥＴ３２
は、ターンオン回路として作用し、出力ＮＰＮトランジ
スタ２３のターンオン期間中のみ、付加的な電流駆動を
与える。
件期間中に必要とされる場合には高い電流利得が得られ
れるが、完全にターンオンされる場合にドライバの全電
圧降下を増加させることのないドライバ回路が提供され
る。 【構成】 ＮＰＮトラジスタ３０がＮＰＮトランジスタ
２３とダーリントン接続されており、そのコレクタは電
圧供給線２４へ、エミッタはＮＰＮトランジスタ２３の
ベースへ接続されている。ＰチャンネルＦＥＴ３２はそ
のソースを電圧供給線２４へ、ドレインをＮＰＮトラン
ジスタ３０のベースへ、ゲートを入力ノード２８へ接続
している。高い値のバイアス抵抗３３がＮＰＮトランジ
スタ３０のベースとエミッタとの間に接続されている。
ＮＰＮトランジスタ３０及びＰチャンネルＦＥＴ３２
は、ターンオン回路として作用し、出力ＮＰＮトランジ
スタ２３のターンオン期間中のみ、付加的な電流駆動を
与える。
Description
【０００１】
【産業上の利用分野】本発明は電子回路における改良に
関するものであって、更に詳細には、速いスリューレー
トで高い電流を有する低インピーダンス負荷を駆動する
タイプの電子ドライバ回路における改良に関するもので
ある。
関するものであって、更に詳細には、速いスリューレー
トで高い電流を有する低インピーダンス負荷を駆動する
タイプの電子ドライバ回路における改良に関するもので
ある。
【０００２】
【従来の技術】従来、例えば低インピーダンス負荷へ駆
動電圧を供給する回路が提案されている。そのような低
インピーダンス負荷への適用の一例は、例えば、多相Ｄ
Ｃモータであり、その場合、該モータのステータコイル
のコミユテーションシーケンスに従って駆動電圧がスイ
ッチ動作可能に印加される。このような適用において
は、入力ターンオン信号に応答して可及的に速やかに所
要の操作電圧へ上昇する駆動電圧を供給することが重要
である。ステップ信号入力に対しドライバの出力電圧が
変化する割合を、本明細書においては、ドライバの「ス
リューレート」と呼称する。通常の駆動電圧スイッチン
グ条件に加えて、例えばＰＷＭ技術等の電力節約技術を
使用して通常のコミュテーションスイッチングに加えて
ピーク動作条件期間中に駆動回路を迅速にスイッチオン
及びオフさせる場合には、問題が悪化される。これは、
例えば、容量負荷を横断しての電圧が非常に短い時間で
スイング即ち振れることが要求されるその他の適用にお
いて特定の問題でもあった。このような適用において
は、意図した適切な高速動作を可能とするために高速の
出力上昇及び下降時間が必要とされる。しかしながら、
従来使用されている駆動回路は、このような高速のスリ
ューレート条件を与える上で完全に満足するものではな
かった。
動電圧を供給する回路が提案されている。そのような低
インピーダンス負荷への適用の一例は、例えば、多相Ｄ
Ｃモータであり、その場合、該モータのステータコイル
のコミユテーションシーケンスに従って駆動電圧がスイ
ッチ動作可能に印加される。このような適用において
は、入力ターンオン信号に応答して可及的に速やかに所
要の操作電圧へ上昇する駆動電圧を供給することが重要
である。ステップ信号入力に対しドライバの出力電圧が
変化する割合を、本明細書においては、ドライバの「ス
リューレート」と呼称する。通常の駆動電圧スイッチン
グ条件に加えて、例えばＰＷＭ技術等の電力節約技術を
使用して通常のコミュテーションスイッチングに加えて
ピーク動作条件期間中に駆動回路を迅速にスイッチオン
及びオフさせる場合には、問題が悪化される。これは、
例えば、容量負荷を横断しての電圧が非常に短い時間で
スイング即ち振れることが要求されるその他の適用にお
いて特定の問題でもあった。このような適用において
は、意図した適切な高速動作を可能とするために高速の
出力上昇及び下降時間が必要とされる。しかしながら、
従来使用されている駆動回路は、このような高速のスリ
ューレート条件を与える上で完全に満足するものではな
かった。
【０００３】例えば、典型的な従来のドライバ回路１０
を図１に示しており、それは高利得ＮＰＮ出力トランジ
スタ１１と単一のＰチャンネルＦＥＴ１２プレドライバ
を有している。ＮＰＮトランジスタ１１は、そのコレク
タをライン１５を介して供給電圧へ接続しており、且つ
そのエミッタを出力ノード１６へ接続しており、ノード
１６は動作中所望の負荷へ接続される。プレドライバＰ
チャンネルＦＥＴ１２はそのソースをライン１５を介し
て供給電圧へ接続しており、且つそのドレインをＮＰＮ
トランジスタ１１のベースへ接続している。回路１０へ
の入力は、入力ノード１７からＰチャンネルＦＥＴへの
ゲートへ印加されている。通常、入力信号は、非常に迅
速なコミュテーション、すなわち降下端部時間を有する
ステップ関数波形を有している。理想的には、負荷へ供
給される出力信号の波形も迅速な上昇時間を有し、入力
波形に追従するものであるが、ＮＰＮトランジスタ１１
のベース電極の要領等の回路内の要領要素が、ＮＰＮト
ランジスタ１１をターンオンすることが可能となる前に
充電されることが必要である。一方、単一Ｐチャンネル
ＦＥＴ１２は、ドライバ１１のベースを充電するために
固定した量の駆動電流を供給することが可能であるにす
ぎず、その際にトランジスタ１１をターンオン、即ち導
通状態へスイッチさせることが可能なレートを画定して
いる。
を図１に示しており、それは高利得ＮＰＮ出力トランジ
スタ１１と単一のＰチャンネルＦＥＴ１２プレドライバ
を有している。ＮＰＮトランジスタ１１は、そのコレク
タをライン１５を介して供給電圧へ接続しており、且つ
そのエミッタを出力ノード１６へ接続しており、ノード
１６は動作中所望の負荷へ接続される。プレドライバＰ
チャンネルＦＥＴ１２はそのソースをライン１５を介し
て供給電圧へ接続しており、且つそのドレインをＮＰＮ
トランジスタ１１のベースへ接続している。回路１０へ
の入力は、入力ノード１７からＰチャンネルＦＥＴへの
ゲートへ印加されている。通常、入力信号は、非常に迅
速なコミュテーション、すなわち降下端部時間を有する
ステップ関数波形を有している。理想的には、負荷へ供
給される出力信号の波形も迅速な上昇時間を有し、入力
波形に追従するものであるが、ＮＰＮトランジスタ１１
のベース電極の要領等の回路内の要領要素が、ＮＰＮト
ランジスタ１１をターンオンすることが可能となる前に
充電されることが必要である。一方、単一Ｐチャンネル
ＦＥＴ１２は、ドライバ１１のベースを充電するために
固定した量の駆動電流を供給することが可能であるにす
ぎず、その際にトランジスタ１１をターンオン、即ち導
通状態へスイッチさせることが可能なレートを画定して
いる。
【０００４】この問題に対処するための一つの解決方法
は、より高い電流利得を達成しその際に出力トランジス
タへより高い駆動電流を供給するためにダーリントン状
の形態で付加的なバイポーラトランジスタをカスケード
構成とすることであった。このような解決方法における
問題は、ドライバトランジスタを横断しての電圧降下が
付加された各付加的な段に対し増加されるということで
ある。
は、より高い電流利得を達成しその際に出力トランジス
タへより高い駆動電流を供給するためにダーリントン状
の形態で付加的なバイポーラトランジスタをカスケード
構成とすることであった。このような解決方法における
問題は、ドライバトランジスタを横断しての電圧降下が
付加された各付加的な段に対し増加されるということで
ある。
【０００５】
【発明が解決しようとする課題】本発明は、以上の点に
鑑み、非常に速いスリューレートを有するドライバ回路
を提供することを目的とする。本発明の別の目的とする
ところは、迅速な動作のために十分な駆動電流を供給す
るために出力ドライバトランジスタを横断して複数個の
電圧降下を発生させることのない上述したタイプのドラ
イバ回路を提供することである。本発明の更に別の目的
とするところは、誘導性負荷、容量性負荷等の低インピ
ーダンス負荷に対し迅速にスイッチ動作された駆動電圧
を供給するのに適した上述したタイプのドライバ回路を
提供することである。本発明の更に別の目的とするとこ
ろは、ＢｉＣＭＯＳ技術で実現することの可能な上述し
たタイプのドライバ回路を提供することである。本発明
の更に別の目的とするところは、ＢｉＣＭＯＳ技術を使
用して集積回路チップの単一の分離されたタブ乃至はウ
エルに容易に集積化させることの可能な上述したタイプ
のドライバ回路を提供することである。
鑑み、非常に速いスリューレートを有するドライバ回路
を提供することを目的とする。本発明の別の目的とする
ところは、迅速な動作のために十分な駆動電流を供給す
るために出力ドライバトランジスタを横断して複数個の
電圧降下を発生させることのない上述したタイプのドラ
イバ回路を提供することである。本発明の更に別の目的
とするところは、誘導性負荷、容量性負荷等の低インピ
ーダンス負荷に対し迅速にスイッチ動作された駆動電圧
を供給するのに適した上述したタイプのドライバ回路を
提供することである。本発明の更に別の目的とするとこ
ろは、ＢｉＣＭＯＳ技術で実現することの可能な上述し
たタイプのドライバ回路を提供することである。本発明
の更に別の目的とするところは、ＢｉＣＭＯＳ技術を使
用して集積回路チップの単一の分離されたタブ乃至はウ
エルに容易に集積化させることの可能な上述したタイプ
のドライバ回路を提供することである。
【０００６】
【課題を解決するための手段】本発明の広義において
は、スリュー条件期間中に必要とされる場合には高い電
流利得が得られれるが、完全にターンオンされる場合に
ドライバの全電圧降下を増加させることのないドライバ
回路が提供される。本発明によれば、高い出力電流と速
いスリューレートとを有するドライバ回路が提供され
る。本回路は、負荷へ接続するための出力端と、バイポ
ーラ出力トランジスタをターンオン及びオフさせるため
の駆動電流信号に応答する制御要素を具備するバイポー
ラ出力トランジスタを有している。駆動回路がバイポー
ラ出力トランジスタのターンオン期間中及びその後にバ
イポーラ出力トランジスタへの駆動電流信号を制御し、
且つターンオン回路が、バイポーラ出力トランジスタの
ターンオンを援助するためにのみバイポーラトランジス
タの制御要素へ駆動電流を供給する。該駆動回路は、バ
イポーラ出力トランジスタの制御要素へ接続されたメイ
ン駆動電流トランジスタを有しており、且つドライバ回
路入力ノードへ接続した制御要素を有している。該ター
ンオン回路は、ターンオン駆動電流トランジスタを有し
ており、その電流経路はメイン駆動電流トランジスタと
並列接続されている。ターンオン回路は、更に、バイポ
ーラ出力トランジスタがターンオンされる場合にターン
オン駆動電流トランジスタをターンオフするために接続
されているバイアス抵抗を有しており、その際に、ター
ンオン駆動電流トランジスタは、ターンオン動作期間中
に該回路により供給される電圧を降下させることはな
い。
は、スリュー条件期間中に必要とされる場合には高い電
流利得が得られれるが、完全にターンオンされる場合に
ドライバの全電圧降下を増加させることのないドライバ
回路が提供される。本発明によれば、高い出力電流と速
いスリューレートとを有するドライバ回路が提供され
る。本回路は、負荷へ接続するための出力端と、バイポ
ーラ出力トランジスタをターンオン及びオフさせるため
の駆動電流信号に応答する制御要素を具備するバイポー
ラ出力トランジスタを有している。駆動回路がバイポー
ラ出力トランジスタのターンオン期間中及びその後にバ
イポーラ出力トランジスタへの駆動電流信号を制御し、
且つターンオン回路が、バイポーラ出力トランジスタの
ターンオンを援助するためにのみバイポーラトランジス
タの制御要素へ駆動電流を供給する。該駆動回路は、バ
イポーラ出力トランジスタの制御要素へ接続されたメイ
ン駆動電流トランジスタを有しており、且つドライバ回
路入力ノードへ接続した制御要素を有している。該ター
ンオン回路は、ターンオン駆動電流トランジスタを有し
ており、その電流経路はメイン駆動電流トランジスタと
並列接続されている。ターンオン回路は、更に、バイポ
ーラ出力トランジスタがターンオンされる場合にターン
オン駆動電流トランジスタをターンオフするために接続
されているバイアス抵抗を有しており、その際に、ター
ンオン駆動電流トランジスタは、ターンオン動作期間中
に該回路により供給される電圧を降下させることはな
い。
【０００７】バイポーラ出力トランジスタ及びターンオ
ン駆動電流トランジスタはバイポーラＮＰＮトランジス
タであり、メイン駆動電流トランジスタ及び入力トラン
ジスタはＰチャンネルＦＥＴ装置である。従って、該ト
ランジスタは、集積回路チップの単一の分離ウエル内に
製造することが可能である。
ン駆動電流トランジスタはバイポーラＮＰＮトランジス
タであり、メイン駆動電流トランジスタ及び入力トラン
ジスタはＰチャンネルＦＥＴ装置である。従って、該ト
ランジスタは、集積回路チップの単一の分離ウエル内に
製造することが可能である。
【０００８】本発明の別の広義の側面においては、低イ
ンピーダンス負荷へ高い出力電流を供給する方法が提供
される。本方法は、負荷へ接続するための出力端を具備
するバイポーラ出力トランジスタ、及びバイポーラ出力
トランジスタをターンオン及びオフさせるための駆動電
流信号に応答する制御要素を用意し、バイポーラ出力ト
ランジスタのターンオン期間中及びその後にバイポーラ
出力トランジスタへの駆動電流信号を制御し、且つバイ
ポーラ出力トランジスタのターンオンを援助するために
バイポーラトランジスタの制御要素へ付加的な駆動電流
を供給する、上記各ステップを有している。
ンピーダンス負荷へ高い出力電流を供給する方法が提供
される。本方法は、負荷へ接続するための出力端を具備
するバイポーラ出力トランジスタ、及びバイポーラ出力
トランジスタをターンオン及びオフさせるための駆動電
流信号に応答する制御要素を用意し、バイポーラ出力ト
ランジスタのターンオン期間中及びその後にバイポーラ
出力トランジスタへの駆動電流信号を制御し、且つバイ
ポーラ出力トランジスタのターンオンを援助するために
バイポーラトランジスタの制御要素へ付加的な駆動電流
を供給する、上記各ステップを有している。
【０００９】
【実施例】本発明の好適実施例に基づくドライバ回路２
０を図２に示してある。本回路は、高電流出力ドライバ
をＮＰＮトランジスタ２３を有しており、そのコレクタ
は供給電圧Ｖccが供給される線２４へ接続されており、
且つそのエミッタは負荷を接続させることの可能な出力
ノード２５へ接続されている。負荷（不図示）は、例え
ば、低インピーダンス負荷とすることが可能であり、且
つ抵抗、誘導性乃至は容量性要素、又はそれらの組合わ
せとすることが可能である。ＰチャンネルＦＥＴ２７
は、そのソースを供給電圧線２４へ接続しており、且つ
そのドレインをＮＰＮトランジスタ２３のベースへ接続
している。ＰチャンネルＦＥＴ２７のゲートはドライバ
回路入力ノード２８へ接続している。ＰチャンネルＦＥ
Ｔ２７は、メイン駆動電流トランジスタとして作用し、
ターンオン期間中及びその後の両方において出力ドライ
バＮＰＮトランジスタ２３への駆動電流信号を制御する
ための回路を与えている。以上説明した回路は、図１の
従来の回路に関して上述した回路と類似している。
０を図２に示してある。本回路は、高電流出力ドライバ
をＮＰＮトランジスタ２３を有しており、そのコレクタ
は供給電圧Ｖccが供給される線２４へ接続されており、
且つそのエミッタは負荷を接続させることの可能な出力
ノード２５へ接続されている。負荷（不図示）は、例え
ば、低インピーダンス負荷とすることが可能であり、且
つ抵抗、誘導性乃至は容量性要素、又はそれらの組合わ
せとすることが可能である。ＰチャンネルＦＥＴ２７
は、そのソースを供給電圧線２４へ接続しており、且つ
そのドレインをＮＰＮトランジスタ２３のベースへ接続
している。ＰチャンネルＦＥＴ２７のゲートはドライバ
回路入力ノード２８へ接続している。ＰチャンネルＦＥ
Ｔ２７は、メイン駆動電流トランジスタとして作用し、
ターンオン期間中及びその後の両方において出力ドライ
バＮＰＮトランジスタ２３への駆動電流信号を制御する
ための回路を与えている。以上説明した回路は、図１の
従来の回路に関して上述した回路と類似している。
【００１０】本発明によれば、ターンオン駆動電流トラ
ンジスタとして作用する第二ＮＰＮトランジスタ３０が
第一ＮＰＮトランジスタ２３と関連してダーリントン形
態で接続されており、そのコレクタは電圧供給線２４へ
接続されており且つそのエミッタは第一ＮＰＮトランジ
スタ２３のベースへ接続されている。第二Ｐチャンネル
ＦＥＴ３２が入力トランジスタとして作用すべく設けら
れている。第二ＰチャンネルＦＥＴ３２はスタンダード
な形態のものであり、且つ第二ＰチャンネルＦＥＴ３０
へのターンオン電流をブーストすべく動作する。第二Ｆ
ＥＴ３２はそのソースを電圧供給線２４へ接続してお
り、そのドレインを第二ＮＰＮトランジスタ３０のベー
スへ接続しており、且つそのゲートを入力ノード２８へ
接続している。高い値のバイアス抵抗３３が第二ＮＰＮ
トランジスタ３０のベースとエミッタとの間に接続され
ている。第二ＮＰＮトランジスタ３０及び第二Ｐチャン
ネルＦＥＴ３２は、ターンオン回路として作用し、出力
ＮＰＮトランジスタ２３のターンオン期間中にのみ、該
トランジスタ２３へ付加的な電流駆動を与える。
ンジスタとして作用する第二ＮＰＮトランジスタ３０が
第一ＮＰＮトランジスタ２３と関連してダーリントン形
態で接続されており、そのコレクタは電圧供給線２４へ
接続されており且つそのエミッタは第一ＮＰＮトランジ
スタ２３のベースへ接続されている。第二Ｐチャンネル
ＦＥＴ３２が入力トランジスタとして作用すべく設けら
れている。第二ＰチャンネルＦＥＴ３２はスタンダード
な形態のものであり、且つ第二ＰチャンネルＦＥＴ３０
へのターンオン電流をブーストすべく動作する。第二Ｆ
ＥＴ３２はそのソースを電圧供給線２４へ接続してお
り、そのドレインを第二ＮＰＮトランジスタ３０のベー
スへ接続しており、且つそのゲートを入力ノード２８へ
接続している。高い値のバイアス抵抗３３が第二ＮＰＮ
トランジスタ３０のベースとエミッタとの間に接続され
ている。第二ＮＰＮトランジスタ３０及び第二Ｐチャン
ネルＦＥＴ３２は、ターンオン回路として作用し、出力
ＮＰＮトランジスタ２３のターンオン期間中にのみ、該
トランジスタ２３へ付加的な電流駆動を与える。
【００１１】動作について説明すると、第二ＮＰＮトラ
ンジスタ３０と第二ＦＥＴ３２とを具備する回路が、大
きなターンオン電流を供給し、例えばステップ関数、方
形波などの迅速に減少波形に応答して第一ＮＰＮ出力ド
ライバトランジスタ２３を迅速にターンオンさせる。第
二ＮＰＮトランジスタ３０は、高い電流を供給し、それ
は出力ドライバトランジスタ２３のベースの容量を充電
し、上述した従来回路よりもそのターンオンを著しく高
速なものとすることを可能としている。更に、出力ドラ
イバトランジスタ２３がターンオンされると、第二ＮＰ
Ｎトランジスタ３０のベースとエミッタとの間のバイア
ス電圧が減少され、第二ＮＰＮトランジスタ３０をター
ンオフされる。従って、第二ＮＰＮトランジスタ３０は
回路２０の出力に対し何等電圧降下を与えるものではな
く、唯一の電圧降下は出力ドライバＮＰＮトランジスタ
２３により発生されるＶBE降下とＦＥＴ２７のドレイン
及びソース上の電圧降下である。第二ＦＥＴ２３はター
ンオフされるものではないが、その回路２０に与える影
響は、第二ＦＥＴ３２のソース・ドレイン経路における
抵抗３３の値が非常に高いために最小のものである。
ンジスタ３０と第二ＦＥＴ３２とを具備する回路が、大
きなターンオン電流を供給し、例えばステップ関数、方
形波などの迅速に減少波形に応答して第一ＮＰＮ出力ド
ライバトランジスタ２３を迅速にターンオンさせる。第
二ＮＰＮトランジスタ３０は、高い電流を供給し、それ
は出力ドライバトランジスタ２３のベースの容量を充電
し、上述した従来回路よりもそのターンオンを著しく高
速なものとすることを可能としている。更に、出力ドラ
イバトランジスタ２３がターンオンされると、第二ＮＰ
Ｎトランジスタ３０のベースとエミッタとの間のバイア
ス電圧が減少され、第二ＮＰＮトランジスタ３０をター
ンオフされる。従って、第二ＮＰＮトランジスタ３０は
回路２０の出力に対し何等電圧降下を与えるものではな
く、唯一の電圧降下は出力ドライバＮＰＮトランジスタ
２３により発生されるＶBE降下とＦＥＴ２７のドレイン
及びソース上の電圧降下である。第二ＦＥＴ２３はター
ンオフされるものではないが、その回路２０に与える影
響は、第二ＦＥＴ３２のソース・ドレイン経路における
抵抗３３の値が非常に高いために最小のものである。
【００１２】回路２０により発生される駆動電圧がター
ンオフされるべき場合には、第二ＮＰＮトランジスタ３
０は既にターンオフされている。従って、そうでない場
合には存在する場合のある本回路内の第二ＮＰＮトラン
ジスタ３０の存在に起因する容量性放電効果は、本回路
のターンオフ時間に悪影響を与えることはない。
ンオフされるべき場合には、第二ＮＰＮトランジスタ３
０は既にターンオフされている。従って、そうでない場
合には存在する場合のある本回路内の第二ＮＰＮトラン
ジスタ３０の存在に起因する容量性放電効果は、本回路
のターンオフ時間に悪影響を与えることはない。
【００１３】更に理解される如く、図示した本回路の実
施例は、ＰチャンネルＦＥＴ装置とＮＰＮトランジスタ
を使用するに過ぎないので、本回路の実施例は、スタン
ダードのＢｉＣＭＯＳ技術を使用して、単一の分離され
た集積回路ウエル乃至はタブ内に容易に構成させること
が可能である。
施例は、ＰチャンネルＦＥＴ装置とＮＰＮトランジスタ
を使用するに過ぎないので、本回路の実施例は、スタン
ダードのＢｉＣＭＯＳ技術を使用して、単一の分離され
た集積回路ウエル乃至はタブ内に容易に構成させること
が可能である。
【００１４】更に、当業者にとり明らかな如く、上述し
た実施例ではＮＰＮトランジスタ及びＰチャンネルＦＥ
Ｔ装置を使用しているが、Ｎチャンネル装置または異な
った導電型のバイポーラトランジスタを使用して本発明
を実現することも可能である。
た実施例ではＮＰＮトランジスタ及びＰチャンネルＦＥ
Ｔ装置を使用しているが、Ｎチャンネル装置または異な
った導電型のバイポーラトランジスタを使用して本発明
を実現することも可能である。
【００１５】以上本発明の具体的実施例の態様について
具体的に説明したが、本発明は、これら具体例にのみ限
定されるべきものではなく、本発明の技術的範囲を逸脱
することなしに種々の変形が可能であることは勿論であ
る。
具体的に説明したが、本発明は、これら具体例にのみ限
定されるべきものではなく、本発明の技術的範囲を逸脱
することなしに種々の変形が可能であることは勿論であ
る。
【図１】 従来技術に基づく電力ドライバ回路を示した
概略図。
概略図。
【図２】 本発明の好適実施例に基づく電力駆動回路を
示した概略図。
示した概略図。
２０ ドライバ回路 ２３ 出力ドライバＮＰＮトランジスタ ２４ 電圧供給線 ２５ 出力ノード ２７ ＰチャンネルＦＥＴ ２８ ドライバ回路入力ノード ３０ 第二ＮＰＮトランジスタ（ターンオン駆動電流ト
ランジスタ） ３２ 入力トランジスタ ３３ 抵抗
ランジスタ） ３２ 入力トランジスタ ３３ 抵抗
Claims (22)
- 【請求項１】 高出力電流及び速いスリューレートを有
するドライバ回路において、負荷へ接続するための出力
端とバイポーラ出力トランジスタをターンオン及びオフ
させる為に駆動電流信号に応答する制御要素とを有する
バイポーラ出力トランジスタが設けられており、前記バ
イポーラ出力トランジスタのターンオン期間中及びその
後に前記バイポーラ出力トランジスタへの駆動電流信号
を制御する為の駆動回路が設けられており、前記バイポ
ーラ出力トランジスタのターンオンを援助するためにの
み前記バイポーラトランジスタの制御要素へ駆動電流を
供給する為のターンオン回路が設けられていることを特
徴とするドライバ回路。 - 【請求項２】 請求項１において、前記駆動回路が、前
記バイポーラ出力トランジスタの制御要素へ接続されて
おり且つドライバ回路入力ノードへ接続されている制御
要素を具備するメイン駆動電流トランジスタを有するこ
とを特徴とするドライバ回路。 - 【請求項３】 請求項２において、前記ターンオン回路
が、前記メイン駆動電流トランジスタと並列接続された
電流経路を具備するターンオン駆動電流トランジスタを
有することを特徴とするドライバ回路。 - 【請求項４】 請求項３において、前記ターンオン回路
が、更に、前記バイポーラ出力トランジスタがターンオ
ンされる場合に前記ターンオン駆動電流トランジスタを
ターンオフさせるために接続されているバイアス抵抗を
有することを特徴とするドライバ回路。 - 【請求項５】 請求項４において、前記ターンオン回路
が、更に、入力トランジスタを有しており、前記入力ト
ランジスタは、前記ターンオン駆動トランジスタの制御
要素へ接続された電流経路を有しており、前記入力トラ
ンジスタが前記入力ノードへ接続した制御要素を有して
いることを特徴とするドライバ回路。 - 【請求項６】 請求項５において、前記バイポーラ出力
トランジスタがＮＰＮトランジスタであることを特徴と
するドライバ回路。 - 【請求項７】 請求項５において、前記ターンオン駆動
電流トランジスタ及び前記バイポーラ出力トランジスタ
がバイポーラＮＰＮトランジスタであることを特徴とす
るドライバ回路。 - 【請求項８】 請求項７において、前記メイン駆動電流
トランジスタ及び前記入力トランジスタがＰチャンネル
ＦＥＴ装置であることを特徴とするドライバ回路。 - 【請求項９】 請求項８において、前記負荷が誘導性負
荷を有することを特徴とするドライバ回路。 - 【請求項１０】 請求項８において、前記負荷が容量性
負荷を特徴とするドライバ回路。 - 【請求項１１】 高い出力電流と速いスリューレートを
有するドライバ回路において、電圧供給線から負荷へ接
続するためにノードへの電流経路を具備する第一バイポ
ーラトランジスタを有すると共に前記電圧供給線と前記
バイポーラトランジスタの制御要素との間に接続されて
いる電流経路と入力ノードへ接続した制御要素とを具備
する第一ＦＥＴを有する出力回路が設けられており、前
記第一バイポーラ出力トランジスタのターンオンを援助
するためにのみ前記第一バイポーラトランジスタの制御
要素へ駆動電流を供給する回路が設けられていることを
特徴とするドライバ回路。 - 【請求項１２】 請求項１１において、前記第一及び第
二バイポーラトランジスタがＮＰＮトランジスタである
ことを特徴とするドライバ回路。 - 【請求項１３】 請求項１２において、前記第一及び第
二ＦＥＴがＰチャンネルＦＥＴ装置であることを特徴と
するドライバ回路。 - 【請求項１４】 請求項１３において、前記第一及び第
二バイポーラトランジスタ及び前記第一及び第二ＦＥＴ
が全て単一の半導体チップの単一の分離された領域内に
設けられていることを特徴とするドライバ回路。 - 【請求項１５】 高い出力電流を低インピーダンス負荷
へ供給する方法において、負荷へ接続するための出力端
とバイポーラ出力トランジスタをターンオン及びオフさ
せるための駆動電流信号に応答する制御要素とを具備す
るバイポーラ出力トランジスタを用意し、前記バイポー
ラ出力トランジスタのターンオン期間中及びその後に前
記バイポーラ出力トランジスタへの駆動電流信号を制御
し、前記バイポーラ出力トランジスタのターンオンを援
助するために前記バイポーラトランジスタの制御要素へ
付加的な駆動電流を供給する、上記各ステップを有する
ことを特徴とする方法。 - 【請求項１６】 請求項１５において、前記バイポーラ
出力トランジスタを用意するステップが、前記バイポー
ラ出力トランジスタの制御要素接続をされたメイン駆動
電流トランジスタ及びドライバ回路入力ノードへ接続し
た制御要素を用意することを特徴とする方法。 - 【請求項１７】 請求項１６において、前記付加的な駆
動電流を供給するステップが、前記メイン駆動電流トラ
ンジスタと並列接続された電流経路を具備するターンオ
ン駆動電流トランジスタを用意することを特徴とする方
法。 - 【請求項１８】 請求項１７において、前記付加的な駆
動電流を供給するステップが、更に、前記バイポーラ出
力トランジスタがターンオンされる場合に前記ターンオ
ン駆動電流トランジスタをターンオフすべく接続された
バイアス抵抗を供給することを特徴とする方法。 - 【請求項１９】 請求項１８において、前記付加的な駆
動電流を供給するステップが、更に、入力トランジスタ
を供給し、前記入力トランジスタが、前記ターンオン駆
動トランジスタの制御要素に接続された電流経路を具備
するとともに前記入力ノードへ接続した制御要素を具備
することを特徴とする方法。 - 【請求項２０】 請求項１９において、前記バイポーラ
出力トランジスタを用意するステップが、第一ＮＰＮト
ランジスタを用意し、前記メイン駆動電流トランジスタ
を用意するステップが、第一ＰチャンネルＦＥＴ装置を
用意し、前記ターンオン駆動電流トランジスタを用意す
るステップが第二ＮＰＮトランジスタを用意し、且つ前
記入力トランジスタを用意するステップが第二Ｐチャン
ネルＦＥＴ装置を用意することを特徴とする方法。 - 【請求項２１】 請求項１５において、更に、誘導性要
素を有する負荷を用意することを特徴とする方法。 - 【請求項２２】 請求項２１において、更に、要領性要
素を有する負荷を用意することを特徴とする方法。
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|---|---|---|---|
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