JP2865481B2 - ＣＢｉＣＭＯＳゲート回路 - Google Patents
ＣＢｉＣＭＯＳゲート回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ［Conplement
ary Metal Oxide Semiconductor］・ＦＥＴ［Field Eff
ect Transistor］とバイポーラトランジスタとを同一チ
ップ上で組み合わせたＢｉＣＭＯＳ［Bipolar-CMOS］技
術によるＣＢｉＣＭＯＳゲート回路に関する。
ary Metal Oxide Semiconductor］・ＦＥＴ［Field Eff
ect Transistor］とバイポーラトランジスタとを同一チ
ップ上で組み合わせたＢｉＣＭＯＳ［Bipolar-CMOS］技
術によるＣＢｉＣＭＯＳゲート回路に関する。
【０００２】
【従来の技術】ＢｉＣＭＯＳ技術は、低消費電力であり
高集積化が可能なＣＭＯＳ・ＦＥＴと高速であり負荷の
駆動能力が高いバイポーラトランジスタとを同一チップ
上で組み合わせて、両者の利点を併せ持つ回路を得よう
とする技術である。そして、このようなＢｉＣＭＯＳ技
術によるゲート回路のトーテムポール型出力回路に用い
られるプルダウン側のバイポーラトランジスタをＰＮＰ
型としたものがＣＢｉＣＭＯＳゲート回路であり、これ
によって出力回路をＮＰＮ型のバイポーラトランジスタ
のみで構成した場合に比べ、Ｌレベル側の出力を順方向
ベース・エミッタ間電圧ＶBEの分だけ低くすることがで
きる。
高集積化が可能なＣＭＯＳ・ＦＥＴと高速であり負荷の
駆動能力が高いバイポーラトランジスタとを同一チップ
上で組み合わせて、両者の利点を併せ持つ回路を得よう
とする技術である。そして、このようなＢｉＣＭＯＳ技
術によるゲート回路のトーテムポール型出力回路に用い
られるプルダウン側のバイポーラトランジスタをＰＮＰ
型としたものがＣＢｉＣＭＯＳゲート回路であり、これ
によって出力回路をＮＰＮ型のバイポーラトランジスタ
のみで構成した場合に比べ、Ｌレベル側の出力を順方向
ベース・エミッタ間電圧ＶBEの分だけ低くすることがで
きる。
【０００３】上記ＣＢｉＣＭＯＳゲート回路の一例を図
５に示す。このＣＢｉＣＭＯＳゲート回路は、ＣＭＯＳ
・ＦＥＴによる入力回路１１とバイポーラトランジスタ
による出力回路１２とフルスイング回路１３とで構成さ
れている。出力回路１２は、このＣＢｉＣＭＯＳゲート
回路の出力段を構成する回路であり、ＮＰＮ型バイポー
ラトランジスタとＰＮＰ型バイポーラトランジスタをそ
れぞれプルアップ側とプルダウン側にトーテムポール接
続して駆動出力を得るようにしている。また、入力回路
１１は、このＣＢｉＣＭＯＳゲート回路の入力段を構成
する回路であり、ここではＮチャンネルとＰチャンネル
のＭＯＳ・ＦＥＴからなる通常のインバータ回路により
出力回路におけるプルアップ側のＮＰＮ型バイポーラト
ランジスタを駆動すると共に、１個のＮチャンネルＭＯ
Ｓ・ＦＥＴからなる変則的なインバータ回路によってプ
ルダウン側のＰＮＰ型バイポーラトランジスタを駆動す
るようになっている。
５に示す。このＣＢｉＣＭＯＳゲート回路は、ＣＭＯＳ
・ＦＥＴによる入力回路１１とバイポーラトランジスタ
による出力回路１２とフルスイング回路１３とで構成さ
れている。出力回路１２は、このＣＢｉＣＭＯＳゲート
回路の出力段を構成する回路であり、ＮＰＮ型バイポー
ラトランジスタとＰＮＰ型バイポーラトランジスタをそ
れぞれプルアップ側とプルダウン側にトーテムポール接
続して駆動出力を得るようにしている。また、入力回路
１１は、このＣＢｉＣＭＯＳゲート回路の入力段を構成
する回路であり、ここではＮチャンネルとＰチャンネル
のＭＯＳ・ＦＥＴからなる通常のインバータ回路により
出力回路におけるプルアップ側のＮＰＮ型バイポーラト
ランジスタを駆動すると共に、１個のＮチャンネルＭＯ
Ｓ・ＦＥＴからなる変則的なインバータ回路によってプ
ルダウン側のＰＮＰ型バイポーラトランジスタを駆動す
るようになっている。
【０００４】従って、このＣＢｉＣＭＯＳゲート回路
は、トーテムポール接続の出力回路１２をＭＯＳ・ＦＥ
Ｔによる入力回路１１で駆動することにより、ＭＯＳ・
ＦＥＴ単独のゲート回路並みの低消費電力を実現しなが
ら、出力回路１２のバイポーラトランジスタによって高
い駆動能力を得ることができるので、例えば半導体記憶
装置のワード線のように大きな寄生容量ＣLを高速で充
電する必要がある出力バッファ等に利用されている。
は、トーテムポール接続の出力回路１２をＭＯＳ・ＦＥ
Ｔによる入力回路１１で駆動することにより、ＭＯＳ・
ＦＥＴ単独のゲート回路並みの低消費電力を実現しなが
ら、出力回路１２のバイポーラトランジスタによって高
い駆動能力を得ることができるので、例えば半導体記憶
装置のワード線のように大きな寄生容量ＣLを高速で充
電する必要がある出力バッファ等に利用されている。
【０００５】なお、フルスイング回路１３は、ＣＢｉＣ
ＭＯＳゲート回路の出力をフィードバックすることによ
り出力回路１２の出力レベルをフルスイングさせるため
の回路である。
ＭＯＳゲート回路の出力をフィードバックすることによ
り出力回路１２の出力レベルをフルスイングさせるため
の回路である。
【０００６】
【発明が解決しようとする課題】上記ＣＢｉＣＭＯＳゲ
ート回路は、入力がＨレベルからＬレベルに切り換わる
と、図６に示すように、遅延時間ｔdの経過後に出力回
路１２の出力が急速に立ち上がり、負荷側を高速にＨレ
ベルに切り換えることができる。ところが、負荷側に、
上記図５に示すような大きな寄生インダクタンスＬ0が
存在すると、数１に示すような出力レベルの変化率に比
例するノイズ電圧ｖNが発生する。
ート回路は、入力がＨレベルからＬレベルに切り換わる
と、図６に示すように、遅延時間ｔdの経過後に出力回
路１２の出力が急速に立ち上がり、負荷側を高速にＨレ
ベルに切り換えることができる。ところが、負荷側に、
上記図５に示すような大きな寄生インダクタンスＬ0が
存在すると、数１に示すような出力レベルの変化率に比
例するノイズ電圧ｖNが発生する。
【０００７】
【数１】
【０００８】従って、このＣＢｉＣＭＯＳゲート回路が
出力回路の高い駆動能力によって出力レベルを急速に立
ち上げると、図６に示すように、寄生インダクタンスＬ
0によるノイズレベルも極めて高くなる。
出力回路の高い駆動能力によって出力レベルを急速に立
ち上げると、図６に示すように、寄生インダクタンスＬ
0によるノイズレベルも極めて高くなる。
【０００９】このため、従来のＣＢｉＣＭＯＳゲート回
路は、例えば配線長の長いワード線等のように寄生イン
ダクタンスＬ0が大きい負荷の出力バッファ等に用いる
と、出力回路の駆動能力が高いために発生するノイズも
大きくなるという問題が生じていた。
路は、例えば配線長の長いワード線等のように寄生イン
ダクタンスＬ0が大きい負荷の出力バッファ等に用いる
と、出力回路の駆動能力が高いために発生するノイズも
大きくなるという問題が生じていた。
【００１０】本発明は、上記事情に鑑み、主ゲート回路
が動作する前に駆動能力の低い副ゲート回路を高速で動
作させることにより、出力レベルを段階的に変化させて
ノイズレベルを低減させることができるＣＢｉＣＭＯＳ
ゲート回路を提供することを目的としている。
が動作する前に駆動能力の低い副ゲート回路を高速で動
作させることにより、出力レベルを段階的に変化させて
ノイズレベルを低減させることができるＣＢｉＣＭＯＳ
ゲート回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】本発明のＣＢｉＣＭＯＳ
ゲート回路は、ＣＭＯＳ・ＦＥＴのインバータ回路から
なる第１の入力回路と、該第１の入力回路によって駆動
される第１のＮＰＮ型バイポーラトランジスタと第１の
ＰＮＰ型バイポーラトランジスタをそれぞれプルアップ
側とプルダウン側にトーテムポール接続した第１の出力
回路とを備えた主ゲート回路を有するＣＢｉＣＭＯＳゲ
ート回路において、ＣＭＯＳ・ＦＥＴのインバータ回路
からなる第２の入力回路と、該第２の入力回路によって
駆動され、かつ、それぞれ該主ゲート回路の第１の出力
回路における該第１のバイポーラトランジスタよりもエ
ミッタ面積が狭い第２のＮＰＮ型バイポーラトランジス
タと第２のＰＮＰ型バイポーラトランジスタをそれぞれ
プルアップ側とプルダウン側にトーテムポール接続した
第２の出力回路とを備えた副ゲート回路を該主ゲート回
路に並列に接続しており、そのことにより上記目的が達
成される。
ゲート回路は、ＣＭＯＳ・ＦＥＴのインバータ回路から
なる第１の入力回路と、該第１の入力回路によって駆動
される第１のＮＰＮ型バイポーラトランジスタと第１の
ＰＮＰ型バイポーラトランジスタをそれぞれプルアップ
側とプルダウン側にトーテムポール接続した第１の出力
回路とを備えた主ゲート回路を有するＣＢｉＣＭＯＳゲ
ート回路において、ＣＭＯＳ・ＦＥＴのインバータ回路
からなる第２の入力回路と、該第２の入力回路によって
駆動され、かつ、それぞれ該主ゲート回路の第１の出力
回路における該第１のバイポーラトランジスタよりもエ
ミッタ面積が狭い第２のＮＰＮ型バイポーラトランジス
タと第２のＰＮＰ型バイポーラトランジスタをそれぞれ
プルアップ側とプルダウン側にトーテムポール接続した
第２の出力回路とを備えた副ゲート回路を該主ゲート回
路に並列に接続しており、そのことにより上記目的が達
成される。
【００１２】
【作用】上記副ゲート回路における第２の出力回路の第
２のバイポーラトランジスタは、主ゲート回路における
第１の出力回路の第１のバイポーラトランジスタよりも
エミッタ面積が狭いために、ベース・エミッタ間の寄生
容量も小さくなる。従って、入力レベルが切り換わった
場合、ＣＭＯＳ・ＦＥＴのインバータ回路による入力回
路の特性が同じであれば、この副ゲート回路の第２のバ
イポーラトランジスタの方が速くベース・エミッタ間の
寄生容量への充電が行われるので、先にＯＮとなって出
力レベルを引き上げ始める。ただし、この副ゲート回路
の第２のバイポーラトランジスタは、エミッタ面積が狭
いために負荷を駆動する能力が低くなるので、出力レベ
ルは比較的緩やかに立ち上がる。そして、その後、並列
に接続された主ゲート回路が動作することよってこの出
力レベルが十分に引き上げられて、負荷を十分に駆動す
ることができるようになる。
２のバイポーラトランジスタは、主ゲート回路における
第１の出力回路の第１のバイポーラトランジスタよりも
エミッタ面積が狭いために、ベース・エミッタ間の寄生
容量も小さくなる。従って、入力レベルが切り換わった
場合、ＣＭＯＳ・ＦＥＴのインバータ回路による入力回
路の特性が同じであれば、この副ゲート回路の第２のバ
イポーラトランジスタの方が速くベース・エミッタ間の
寄生容量への充電が行われるので、先にＯＮとなって出
力レベルを引き上げ始める。ただし、この副ゲート回路
の第２のバイポーラトランジスタは、エミッタ面積が狭
いために負荷を駆動する能力が低くなるので、出力レベ
ルは比較的緩やかに立ち上がる。そして、その後、並列
に接続された主ゲート回路が動作することよってこの出
力レベルが十分に引き上げられて、負荷を十分に駆動す
ることができるようになる。
【００１３】この結果、本発明のＣＢｉＣＭＯＳゲート
回路によれば、まず副ゲート回路が出力レベルを徐々に
立ち上がらせてから、主ゲート回路による従来と同様の
駆動が行われるので、動作速度は同じでも出力レベルの
変化が段階的で緩やかなものとなり、この出力レベルの
変化率に比例して負荷側の寄生インダクタンスに発生す
るノイズのレベルを低減させることができる。
回路によれば、まず副ゲート回路が出力レベルを徐々に
立ち上がらせてから、主ゲート回路による従来と同様の
駆動が行われるので、動作速度は同じでも出力レベルの
変化が段階的で緩やかなものとなり、この出力レベルの
変化率に比例して負荷側の寄生インダクタンスに発生す
るノイズのレベルを低減させることができる。
【００１４】なお、上記主ゲート回路には、第１のバイ
ポーラトランジスタによる第１の出力回路の出力が十分
に立ち上がり又は立ち下がった後にＣＭＯＳ・ＦＥＴに
よる第１の入力回路の出力を直接出力させて、この出力
レベルをフルスイングさせるようにしたフルスイング回
路を設ける場合がある。そして、このような場合には、
主ゲート回路における第１の入力回路にフルスイング回
路の容量が余分な負荷として加わるために、その分だけ
この主ゲート回路の動作が遅延することになる。しかし
ながら、副ゲート回路は、このようなフルスイング回路
を設ける必要がないため上記と同様に高速動作を行うこ
とができる。従って、本発明によれば、主ゲート回路に
フルスイング回路を設けた場合の動作の遅延を補うこと
もできるようになる。
ポーラトランジスタによる第１の出力回路の出力が十分
に立ち上がり又は立ち下がった後にＣＭＯＳ・ＦＥＴに
よる第１の入力回路の出力を直接出力させて、この出力
レベルをフルスイングさせるようにしたフルスイング回
路を設ける場合がある。そして、このような場合には、
主ゲート回路における第１の入力回路にフルスイング回
路の容量が余分な負荷として加わるために、その分だけ
この主ゲート回路の動作が遅延することになる。しかし
ながら、副ゲート回路は、このようなフルスイング回路
を設ける必要がないため上記と同様に高速動作を行うこ
とができる。従って、本発明によれば、主ゲート回路に
フルスイング回路を設けた場合の動作の遅延を補うこと
もできるようになる。
【００１５】
【実施例】以下、図面を参照しながら、本発明の実施例
を詳述する。
を詳述する。
【００１６】図１乃至図４は本発明の一実施例を示すも
のであって、図１はＣＢｉＣＭＯＳゲート回路の回路
図、図２はＣＢｉＣＭＯＳゲート回路の動作を示すタイ
ムチャート、図３はＣＢｉＣＭＯＳゲート回路における
副ゲート回路の回路図、図４は図３の副ゲート回路の動
作を示すタイムチャートである。
のであって、図１はＣＢｉＣＭＯＳゲート回路の回路
図、図２はＣＢｉＣＭＯＳゲート回路の動作を示すタイ
ムチャート、図３はＣＢｉＣＭＯＳゲート回路における
副ゲート回路の回路図、図４は図３の副ゲート回路の動
作を示すタイムチャートである。
【００１７】本実施例のＣＢｉＣＭＯＳゲート回路は、
図１に示すように、主ゲート回路１と副ゲート回路２と
を備えている。そして、このＣＢｉＣＭＯＳゲート回路
の入力は、第１のバッファ回路３と第２のバッファ回路
４を介して主ゲート回路１に接続されると共に、第１の
バッファ回路３と第３のバッファ回路５を介して副ゲー
ト回路２にも接続されている。また、主ゲート回路１と
副ゲート回路２の出力は、共に接続されてＣＢｉＣＭＯ
Ｓゲート回路の出力となる。従って、これら主ゲート回
路１と副ゲート回路２は、互いに並列に接続されること
になる。
図１に示すように、主ゲート回路１と副ゲート回路２と
を備えている。そして、このＣＢｉＣＭＯＳゲート回路
の入力は、第１のバッファ回路３と第２のバッファ回路
４を介して主ゲート回路１に接続されると共に、第１の
バッファ回路３と第３のバッファ回路５を介して副ゲー
ト回路２にも接続されている。また、主ゲート回路１と
副ゲート回路２の出力は、共に接続されてＣＢｉＣＭＯ
Ｓゲート回路の出力となる。従って、これら主ゲート回
路１と副ゲート回路２は、互いに並列に接続されること
になる。
【００１８】主ゲート回路１は、前記図５に示した従来
のＣＢｉＣＭＯＳゲート回路と同じ構成である。すなわ
ち、この主ゲート回路１は、入力回路１ａと出力回路１
ｂとフルスイング回路１ｃとからなる。入力回路１ａ
は、主ゲート回路１の入力段を構成し、上記バッファ回
路４の出力がそれぞれゲート端子に接続された１個のＰ
チャンネルＭＯＳ・ＦＥＴ・Ｍ1と２個のＮチャンネル
ＭＯＳ・ＦＥＴ・Ｍ2、Ｍ3とからなる。１組のＰチャン
ネルとＮチャンネルのＭＯＳ・ＦＥＴ・Ｍ1、Ｍ2は、電
源接地間で直列にドレイン端子同士を接続した通常のイ
ンバータ回路を形成し、このドレイン端子を出力とする
ようになっている。また、ＮチャンネルのＭＯＳ・ＦＥ
Ｔ・Ｍ3は、ソース端子を接地しドレイン端子を出力と
して、Ｌレベルとハイインピーダンスのみが出力される
変則的なインバータ回路を形成している。
のＣＢｉＣＭＯＳゲート回路と同じ構成である。すなわ
ち、この主ゲート回路１は、入力回路１ａと出力回路１
ｂとフルスイング回路１ｃとからなる。入力回路１ａ
は、主ゲート回路１の入力段を構成し、上記バッファ回
路４の出力がそれぞれゲート端子に接続された１個のＰ
チャンネルＭＯＳ・ＦＥＴ・Ｍ1と２個のＮチャンネル
ＭＯＳ・ＦＥＴ・Ｍ2、Ｍ3とからなる。１組のＰチャン
ネルとＮチャンネルのＭＯＳ・ＦＥＴ・Ｍ1、Ｍ2は、電
源接地間で直列にドレイン端子同士を接続した通常のイ
ンバータ回路を形成し、このドレイン端子を出力とする
ようになっている。また、ＮチャンネルのＭＯＳ・ＦＥ
Ｔ・Ｍ3は、ソース端子を接地しドレイン端子を出力と
して、Ｌレベルとハイインピーダンスのみが出力される
変則的なインバータ回路を形成している。
【００１９】出力回路１ｂは、電源接地間でＮＰＮ型と
ＰＮＰ型のバイポーラトランジスタＱ1、Ｑ2のエミッタ
端子同士を直列に接続してトーテムポール接続とした回
路であり、このエミッタ端子を出力とするようになって
いる。なお、通常のトーテムポール型出力回路は、２個
のバイポーラトランジスタＱ1、Ｑ2を共にＮＰＮ型とす
るが、ここでは前記のようにプルダウン側のバイポーラ
トランジスタＱ2をＰＮＰ型で構成することにより、Ｌ
レベル側の出力を順方向ベース・エミッタ間電圧ＶBEの
分だけ低くするようにしている。このバイポーラトラン
ジスタＱ1のベース端子には、上記入力回路１ａにおけ
るＰチャンネルとＮチャンネルのＭＯＳ・ＦＥＴ・Ｍ
1、Ｍ2のドレイン端子からの出力が接続されている。ま
た、バイポーラトランジスタＱ2のベース端子には、上
記入力回路１ａにおけるＮチャンネルＭＯＳ・ＦＥＴ・
Ｍ3のドレイン端子からの出力が接続されている。フル
スイング回路１ｃは、上記出力回路１ｂの出力をインバ
ータ回路ＩＮＶによって反転してＰチャンネルとＮチャ
ンネルのＭＯＳ・ＦＥＴ・Ｍ4、Ｍ5にフィードバック
し、これらＭＯＳ・ＦＥＴ・Ｍ4、Ｍ5のいずれかがＯＮ
となった場合に上記入力回路１ａの出力をそのままこの
出力回路１ｂの出力に送り込むようにした回路である。
ＰＮＰ型のバイポーラトランジスタＱ1、Ｑ2のエミッタ
端子同士を直列に接続してトーテムポール接続とした回
路であり、このエミッタ端子を出力とするようになって
いる。なお、通常のトーテムポール型出力回路は、２個
のバイポーラトランジスタＱ1、Ｑ2を共にＮＰＮ型とす
るが、ここでは前記のようにプルダウン側のバイポーラ
トランジスタＱ2をＰＮＰ型で構成することにより、Ｌ
レベル側の出力を順方向ベース・エミッタ間電圧ＶBEの
分だけ低くするようにしている。このバイポーラトラン
ジスタＱ1のベース端子には、上記入力回路１ａにおけ
るＰチャンネルとＮチャンネルのＭＯＳ・ＦＥＴ・Ｍ
1、Ｍ2のドレイン端子からの出力が接続されている。ま
た、バイポーラトランジスタＱ2のベース端子には、上
記入力回路１ａにおけるＮチャンネルＭＯＳ・ＦＥＴ・
Ｍ3のドレイン端子からの出力が接続されている。フル
スイング回路１ｃは、上記出力回路１ｂの出力をインバ
ータ回路ＩＮＶによって反転してＰチャンネルとＮチャ
ンネルのＭＯＳ・ＦＥＴ・Ｍ4、Ｍ5にフィードバック
し、これらＭＯＳ・ＦＥＴ・Ｍ4、Ｍ5のいずれかがＯＮ
となった場合に上記入力回路１ａの出力をそのままこの
出力回路１ｂの出力に送り込むようにした回路である。
【００２０】副ゲート回路２は、入力回路２ａと出力回
路２ｂとからなる。入力回路２ａは、副ゲート回路２の
入力段を構成し、上記バッファ回路５の出力がそれぞれ
ゲート端子に接続された２個のＰチャンネルＭＯＳ・Ｆ
ＥＴ・Ｍ6、Ｍ8と２個のＮチャンネルＭＯＳ・ＦＥＴ・
Ｍ7、Ｍ9からなる。１組ずつのＰチャンネルとＮチャン
ネルのＭＯＳ・ＦＥＴ・Ｍ6、Ｍ7及びＰチャンネルとＮ
チャンネルのＭＯＳ・ＦＥＴ・Ｍ8、Ｍ9は、それぞれ電
源接地間で直列にドレイン端子同士を接続した通常のイ
ンバータ回路を形成し、このドレイン端子をそれぞれの
出力とするようになっている。また、これらのＭＯＳ・
ＦＥＴ・Ｍ6〜Ｍ9は、チャンネル長（ゲート長）Ｌ及び
チャンネル幅（ゲート幅）Ｗを上記主ゲート回路１にお
ける入力回路１ａのＭＯＳ・ＦＥＴ・Ｍ1〜Ｍ3と等しく
して動作特性が同じになるようにしている。
路２ｂとからなる。入力回路２ａは、副ゲート回路２の
入力段を構成し、上記バッファ回路５の出力がそれぞれ
ゲート端子に接続された２個のＰチャンネルＭＯＳ・Ｆ
ＥＴ・Ｍ6、Ｍ8と２個のＮチャンネルＭＯＳ・ＦＥＴ・
Ｍ7、Ｍ9からなる。１組ずつのＰチャンネルとＮチャン
ネルのＭＯＳ・ＦＥＴ・Ｍ6、Ｍ7及びＰチャンネルとＮ
チャンネルのＭＯＳ・ＦＥＴ・Ｍ8、Ｍ9は、それぞれ電
源接地間で直列にドレイン端子同士を接続した通常のイ
ンバータ回路を形成し、このドレイン端子をそれぞれの
出力とするようになっている。また、これらのＭＯＳ・
ＦＥＴ・Ｍ6〜Ｍ9は、チャンネル長（ゲート長）Ｌ及び
チャンネル幅（ゲート幅）Ｗを上記主ゲート回路１にお
ける入力回路１ａのＭＯＳ・ＦＥＴ・Ｍ1〜Ｍ3と等しく
して動作特性が同じになるようにしている。
【００２１】出力回路２ｂは、上記主ゲート回路１にお
ける出力回路１ｂと同様に、電源接地間でＮＰＮ型とＰ
ＮＰ型のバイポーラトランジスタＱ3、Ｑ4のエミッタ端
子同士を直列に接続してトーテムポール接続とした回路
であり、このエミッタ端子を出力とするようになってい
る。ただし、この出力回路２ｂのバイポーラトランジス
タＱ3、Ｑ4は、上記主ゲート回路１における出力回路１
ｂのバイポーラトランジスタＱ1、Ｑ2に比べてエミッタ
面積が狭くなるように形成されている。
ける出力回路１ｂと同様に、電源接地間でＮＰＮ型とＰ
ＮＰ型のバイポーラトランジスタＱ3、Ｑ4のエミッタ端
子同士を直列に接続してトーテムポール接続とした回路
であり、このエミッタ端子を出力とするようになってい
る。ただし、この出力回路２ｂのバイポーラトランジス
タＱ3、Ｑ4は、上記主ゲート回路１における出力回路１
ｂのバイポーラトランジスタＱ1、Ｑ2に比べてエミッタ
面積が狭くなるように形成されている。
【００２２】ここで、この出力回路２ｂにおけるバイポ
ーラトランジスタＱ3がＯＮする場合の動作を図３及び
図４に基づいて説明する。副ゲート回路２の入力が図４
に示すようにＨレベルからＬレベルに切り換わると、入
力回路２ａにおけるＭＯＳ・ＦＥＴ・Ｍ6がＯＮとなり
ＭＯＳ・ＦＥＴ・Ｍ7がＯＦＦとなって、出力回路２ｂ
のバイポーラトランジスタＱ3における図３に示したベ
ース・エミッタ間の寄生容量ＣBEに充電が開始される。
そして、遅延時間ｔdの経過後にこの寄生容量ＣB Eの電
位が順方向ベース・エミッタ間電圧ＶBEに達すると、バ
イポーラトランジスタＱ3がＯＮとなり、副ゲート回路
２の出力レベルが立ち上がる。
ーラトランジスタＱ3がＯＮする場合の動作を図３及び
図４に基づいて説明する。副ゲート回路２の入力が図４
に示すようにＨレベルからＬレベルに切り換わると、入
力回路２ａにおけるＭＯＳ・ＦＥＴ・Ｍ6がＯＮとなり
ＭＯＳ・ＦＥＴ・Ｍ7がＯＦＦとなって、出力回路２ｂ
のバイポーラトランジスタＱ3における図３に示したベ
ース・エミッタ間の寄生容量ＣBEに充電が開始される。
そして、遅延時間ｔdの経過後にこの寄生容量ＣB Eの電
位が順方向ベース・エミッタ間電圧ＶBEに達すると、バ
イポーラトランジスタＱ3がＯＮとなり、副ゲート回路
２の出力レベルが立ち上がる。
【００２３】この際、遅延時間ｔdは、電源電圧をＶCC
とし、ＰチャンネルのＭＯＳ・ＦＥＴ・Ｍ6の相互コン
ダクタンスをｇmpとすると、数２で表すことができる。
とし、ＰチャンネルのＭＯＳ・ＦＥＴ・Ｍ6の相互コン
ダクタンスをｇmpとすると、数２で表すことができる。
【００２４】
【数２】
【００２５】また、相互コンダクタンスｇmpは、ＭＯＳ
・ＦＥＴのチャンネル長Ｌとチャンネル幅Ｗの比に依存
するので、この副ゲート回路２における入力回路２ａの
ＭＯＳ・ＦＥＴ・Ｍ6の相互コンダクタンスｇmpは、主
ゲート回路１における入力回路１ａのＭＯＳ・ＦＥＴ・
Ｍ1と等しくなる。ところが、副ゲート回路２のバイポ
ーラトランジスタＱ3は、主ゲート回路１における出力
回路１ｂのバイポーラトランジスタＱ1よりもエミッタ
面積が狭いために寄生容量ＣBEも小さくなる。従って、
この副ゲート回路２のバイポーラトランジスタＱ3は、
遅延時間ｔdが主ゲート回路１の場合よりも短くなり、
出力回路２ｂが高速に動作することになる。
・ＦＥＴのチャンネル長Ｌとチャンネル幅Ｗの比に依存
するので、この副ゲート回路２における入力回路２ａの
ＭＯＳ・ＦＥＴ・Ｍ6の相互コンダクタンスｇmpは、主
ゲート回路１における入力回路１ａのＭＯＳ・ＦＥＴ・
Ｍ1と等しくなる。ところが、副ゲート回路２のバイポ
ーラトランジスタＱ3は、主ゲート回路１における出力
回路１ｂのバイポーラトランジスタＱ1よりもエミッタ
面積が狭いために寄生容量ＣBEも小さくなる。従って、
この副ゲート回路２のバイポーラトランジスタＱ3は、
遅延時間ｔdが主ゲート回路１の場合よりも短くなり、
出力回路２ｂが高速に動作することになる。
【００２６】また、主ゲート回路１では、フルスイング
回路１３が設けられているため、図３に示した寄生容量
ＣBEよりも大きいバイポーラトランジスタＱ1の寄生容
量の他に、このフルスイング回路１３の各素子の寄生容
量も入力回路１ａの負荷として加わる。従って、この主
ゲート回路１の実際の動作は、さらに遅くなる。
回路１３が設けられているため、図３に示した寄生容量
ＣBEよりも大きいバイポーラトランジスタＱ1の寄生容
量の他に、このフルスイング回路１３の各素子の寄生容
量も入力回路１ａの負荷として加わる。従って、この主
ゲート回路１の実際の動作は、さらに遅くなる。
【００２７】上記構成のＣＢｉＣＭＯＳゲート回路の動
作を図２に基づいて説明する。
作を図２に基づいて説明する。
【００２８】入力レベルがＨレベルからＬレベルに切り
換わると、まず時刻ｔ1に副ゲート回路２が動作を開始
して出力が立ち上がり始める。ただし、この副ゲート回
路２の出力回路２ｂにおけるバイポーラトランジスタＱ
3は、エミッタ面積が小さいために駆動能力も低くな
り、この出力の立ち上がりは緩やかなものとなる。次に
時刻ｔ2に達して主ゲート回路１の出力回路１ｂが動作
を開始すると、この出力が比較的急速に立ち上がる。そ
して、時刻ｔ3にこの主ゲート回路１のフルスイング回
路１ｃが動作を開始することにより、出力レベルがＨレ
ベルにフルスイングされる。
換わると、まず時刻ｔ1に副ゲート回路２が動作を開始
して出力が立ち上がり始める。ただし、この副ゲート回
路２の出力回路２ｂにおけるバイポーラトランジスタＱ
3は、エミッタ面積が小さいために駆動能力も低くな
り、この出力の立ち上がりは緩やかなものとなる。次に
時刻ｔ2に達して主ゲート回路１の出力回路１ｂが動作
を開始すると、この出力が比較的急速に立ち上がる。そ
して、時刻ｔ3にこの主ゲート回路１のフルスイング回
路１ｃが動作を開始することにより、出力レベルがＨレ
ベルにフルスイングされる。
【００２９】従って、このＣＢｉＣＭＯＳゲート回路
は、出力レベルを段階的に徐々に立ち上げるので、前記
数１に示したようにこの出力レベルの変化率に比例して
負荷側の寄生インダクタンスに発生するノイズレベルが
低減されることになる。しかも、主ゲート回路１の動作
は従来と同様であり、この動作に先立って副ゲート回路
２が動作を開始するので、ＣＢｉＣＭＯＳゲート回路自
体の動作速度が低下するようなこともない。
は、出力レベルを段階的に徐々に立ち上げるので、前記
数１に示したようにこの出力レベルの変化率に比例して
負荷側の寄生インダクタンスに発生するノイズレベルが
低減されることになる。しかも、主ゲート回路１の動作
は従来と同様であり、この動作に先立って副ゲート回路
２が動作を開始するので、ＣＢｉＣＭＯＳゲート回路自
体の動作速度が低下するようなこともない。
【００３０】この結果、本実施例のＣＢｉＣＭＯＳゲー
ト回路は、従来と同様の高速動作を行いながら、出力レ
ベルの変化が段階的で緩やかなものとなるので、負荷側
の寄生インダクタンスに発生するノイズレベルを低減さ
せることができる。
ト回路は、従来と同様の高速動作を行いながら、出力レ
ベルの変化が段階的で緩やかなものとなるので、負荷側
の寄生インダクタンスに発生するノイズレベルを低減さ
せることができる。
【００３１】
【発明の効果】以上の説明から明らかなように、本発明
のＣＢｉＣＭＯＳゲート回路は、動作速度を遅らせるこ
となく出力レベルの立ち上がりを段階的で緩やかなもの
とすることができるので、負荷側の寄生インダクタンス
に発生するノイズのレベルを低減することができるよう
になる。
のＣＢｉＣＭＯＳゲート回路は、動作速度を遅らせるこ
となく出力レベルの立ち上がりを段階的で緩やかなもの
とすることができるので、負荷側の寄生インダクタンス
に発生するノイズのレベルを低減することができるよう
になる。
【図１】本発明の一実施例を示すものであって、ＣＢｉ
ＣＭＯＳゲート回路の回路図である。
ＣＭＯＳゲート回路の回路図である。
【図２】本発明の一実施例を示すものであって、ＣＢｉ
ＣＭＯＳゲート回路の動作を示すタイムチャートであ
る。
ＣＭＯＳゲート回路の動作を示すタイムチャートであ
る。
【図３】本発明の一実施例を示すものであって、ＣＢｉ
ＣＭＯＳゲート回路における副ゲート回路の回路図であ
る。
ＣＭＯＳゲート回路における副ゲート回路の回路図であ
る。
【図４】本発明の一実施例を示すものであって、図３の
副ゲート回路の動作を示すタイムチャートである。
副ゲート回路の動作を示すタイムチャートである。
【図５】従来例を示すものであって、ＣＢｉＣＭＯＳゲ
ート回路の回路図である。
ート回路の回路図である。
【図６】従来例を示すものであって、ＣＢｉＣＭＯＳゲ
ート回路の動作を示すタイムチャートである。
ート回路の動作を示すタイムチャートである。
１ 主ゲート回路 １ａ 入力回路 １ｂ 出力回路 １ｃ フルスイング回路 ２ 副ゲート回路 ２ａ 入力回路 ２ｂ 出力回路 ３、４、５ バッファ回路 Ｍ1、Ｍ4、Ｍ6、Ｍ8 ＰチャンネルのＭＯＳ・ＦＥＴ Ｍ2、Ｍ3、Ｍ5、Ｍ7、Ｍ9 ＮチャンネルのＭＯＳ・Ｆ
ＥＴ Ｑ1、ＱＱ ＮＰＮ型バイポーラトランジスタ Ｑ2、ＱＱ ＰＮＰ型バイポーラトランジスタ
ＥＴ Ｑ1、ＱＱ ＮＰＮ型バイポーラトランジスタ Ｑ2、ＱＱ ＰＮＰ型バイポーラトランジスタ
Claims (1)
- 【請求項１】 ＣＭＯＳ・ＦＥＴのインバータ回路から
なる第１の入力回路と、該第１の入力回路によって駆動
される第１のＮＰＮ型バイポーラトランジスタと第１の
ＰＮＰ型バイポーラトランジスタをそれぞれプルアップ
側とプルダウン側にトーテムポール接続した第１の出力
回路とを備えた主ゲート回路を有するＣＢｉＣＭＯＳゲ
ート回路において、 ＣＭＯＳ・ＦＥＴのインバータ回路からなる第２の入力
回路と、該第２の入力回路によって駆動され、かつ、そ
れぞれ該主ゲート回路の第１の出力回路における該第１
のバイポーラトランジスタよりもエミッタ面積が狭い第
２のＮＰＮ型バイポーラトランジスタと第２のＰＮＰ型
バイポーラトランジスタをそれぞれプルアップ側とプル
ダウン側にトーテムポール接続した第２の出力回路とを
備えた副ゲート回路を該主ゲート回路に並列に接続した
ＣＢｉＣＭＯＳゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137288A JP2865481B2 (ja) | 1992-05-28 | 1992-05-28 | ＣＢｉＣＭＯＳゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137288A JP2865481B2 (ja) | 1992-05-28 | 1992-05-28 | ＣＢｉＣＭＯＳゲート回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335499A JPH05335499A (ja) | 1993-12-17 |
| JP2865481B2 true JP2865481B2 (ja) | 1999-03-08 |
Family
ID=15195185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4137288A Expired - Fee Related JP2865481B2 (ja) | 1992-05-28 | 1992-05-28 | ＣＢｉＣＭＯＳゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865481B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3014025B2 (ja) * | 1995-03-30 | 2000-02-28 | 日本電気株式会社 | ＢｉＣＭＯＳ論理集積回路 |
| JP2012104195A (ja) | 2010-11-11 | 2012-05-31 | Elpida Memory Inc | 半導体装置及びこれを備える情報処理システム |
-
1992
- 1992-05-28 JP JP4137288A patent/JP2865481B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05335499A (ja) | 1993-12-17 |
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