JP3042461B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、出力段がバイポーラトランジスタおよびＮチヤネ
ル型トランジスタ（以下、ＮＭＯＳという）で構成され
るＢｉＮＭＯＳ論理回路、特に論理“Ｈ”の出力レベル
を増加するＢｉＮＭＯＳ論理回路に関する。
関し、出力段がバイポーラトランジスタおよびＮチヤネ
ル型トランジスタ（以下、ＮＭＯＳという）で構成され
るＢｉＮＭＯＳ論理回路、特に論理“Ｈ”の出力レベル
を増加するＢｉＮＭＯＳ論理回路に関する。
【０００２】
【従来の技術】ＢｉＮＭＯＳ論理回路では、出力のプル
アップにバイポーラトランジスタのみしか用いない場
合、論理“Ｈ”の出力レベルは電源電圧ＶＤＤよりバイ
ポーラトランジスタのべ−ス−エミッタ間電圧Ｖｆ（約
０．７Ｖ）だけ低くなる。一方、ＭＯＳトランジスタの
微細化が進み、しきい値電圧Ｖｔが０．５Ｖや０．４Ｖ
低下して、｜Ｖｔ｜＜｜Ｖｆ｜となると、次段のＣＭＯ
Ｓ論理回路またはＢｉＮＭＯＳ論理回路のリーク電流は
無視できないものとなる。このため、ＢｉＮＭＯＳ論理
回路の論理“Ｈ”の出力レベルを増加し、リーク電流を
低減する技術が重要になってきた。
アップにバイポーラトランジスタのみしか用いない場
合、論理“Ｈ”の出力レベルは電源電圧ＶＤＤよりバイ
ポーラトランジスタのべ−ス−エミッタ間電圧Ｖｆ（約
０．７Ｖ）だけ低くなる。一方、ＭＯＳトランジスタの
微細化が進み、しきい値電圧Ｖｔが０．５Ｖや０．４Ｖ
低下して、｜Ｖｔ｜＜｜Ｖｆ｜となると、次段のＣＭＯ
Ｓ論理回路またはＢｉＮＭＯＳ論理回路のリーク電流は
無視できないものとなる。このため、ＢｉＮＭＯＳ論理
回路の論理“Ｈ”の出力レベルを増加し、リーク電流を
低減する技術が重要になってきた。
【０００３】従来技術によるＢｉＮＭＯＳ論理回路の例
が、図５（特開平５−１５２９３１号公報）、および図
６（特開平４−１３３０８号公報）に示されており、以
下これらについて説明する。
が、図５（特開平５−１５２９３１号公報）、および図
６（特開平４−１３３０８号公報）に示されており、以
下これらについて説明する。
【０００４】図５は特開平５−１５２９３１号公報で開
示された第１の従来例のＢｉＮＭＯＳ論理回路の回路構
成図であり、図中符号５１、５７はＰＭＯＳトランジス
タ、５３、５４はＮＭＯＳトランジスタ、５５はＮＰＮ
バイポーラトランジスタ、ＩＮは入力端子、ＯＵＴは出
力端子、ＶＤＤは電源電圧、ＧＮＤは接地電圧である。
示された第１の従来例のＢｉＮＭＯＳ論理回路の回路構
成図であり、図中符号５１、５７はＰＭＯＳトランジス
タ、５３、５４はＮＭＯＳトランジスタ、５５はＮＰＮ
バイポーラトランジスタ、ＩＮは入力端子、ＯＵＴは出
力端子、ＶＤＤは電源電圧、ＧＮＤは接地電圧である。
【０００５】図５のＢｉＮＭＯＳ論理回路は、入力端子
ＩＮの信号を反転して出力端子ＯＵＴに出力するインバ
ータ回路であり、入力段のＰチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳという）５１およびＮＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）５３と、出力段のＰ
ＭＯＳ５７、ＮＭＯＳ５４、およびＮＰＮ型の出力バイ
ポーラトランジスタ５５とを備えている。入力端子ＩＮ
は、ＰＭＯＳ５１、５７およびＮＭＯＳ５３、５４の各
ゲートに接続され、そのＰＭＯＳ５１のソースが電源電
圧ＶＤＤに、ドレインがＮＭＯＳ５３のドレインおよび
出力トランジスタ５５のべ一スにそれぞれ接続されてい
る。出力トランジスタ５５は、コレクタが電源電圧ＶＤ
Ｄに、エミッタが出力端子ＯＵＴにそれぞれ接続されて
いる。出力端子ＯＵＴには、ＮＭＯＳ５４のドレインお
よびＰＭＯＳ５７のドレインがそれぞれ接続され、ＮＭ
ＯＳ５４のソースは接地電圧ＧＮＤに、ＰＭＯＳ５７の
ソースは電源電圧ＶＤＤにそれぞれ接続されている。
ＩＮの信号を反転して出力端子ＯＵＴに出力するインバ
ータ回路であり、入力段のＰチャネル型ＭＯＳトランジ
スタ（以下、ＰＭＯＳという）５１およびＮＭＯＳトラ
ンジスタ（以下、ＮＭＯＳという）５３と、出力段のＰ
ＭＯＳ５７、ＮＭＯＳ５４、およびＮＰＮ型の出力バイ
ポーラトランジスタ５５とを備えている。入力端子ＩＮ
は、ＰＭＯＳ５１、５７およびＮＭＯＳ５３、５４の各
ゲートに接続され、そのＰＭＯＳ５１のソースが電源電
圧ＶＤＤに、ドレインがＮＭＯＳ５３のドレインおよび
出力トランジスタ５５のべ一スにそれぞれ接続されてい
る。出力トランジスタ５５は、コレクタが電源電圧ＶＤ
Ｄに、エミッタが出力端子ＯＵＴにそれぞれ接続されて
いる。出力端子ＯＵＴには、ＮＭＯＳ５４のドレインお
よびＰＭＯＳ５７のドレインがそれぞれ接続され、ＮＭ
ＯＳ５４のソースは接地電圧ＧＮＤに、ＰＭＯＳ５７の
ソースは電源電圧ＶＤＤにそれぞれ接続されている。
【０００６】図示の回路では、入力端子ＩＮに“Ｈ”が
入力されると、ＰＭＯＳ５１、５７がオフし、ＮＭＯＳ
５３、ＮＭＯＳ５４がオンする。ＮＭＯＳ５３がオンす
ると、出力トランジスタ５５のベース電荷が引き抜か
れ、その出力トランジスタ５５がオフする。また、
“Ｈ”の出力によってＮＭＯＳ５４がオンすると、その
ＮＭＯＳ５４を介して出力端子の電荷が接地電圧ＧＮＤ
側ヘ放電され、出力端子ＯＵＴが“Ｌ”となる。
入力されると、ＰＭＯＳ５１、５７がオフし、ＮＭＯＳ
５３、ＮＭＯＳ５４がオンする。ＮＭＯＳ５３がオンす
ると、出力トランジスタ５５のベース電荷が引き抜か
れ、その出力トランジスタ５５がオフする。また、
“Ｈ”の出力によってＮＭＯＳ５４がオンすると、その
ＮＭＯＳ５４を介して出力端子の電荷が接地電圧ＧＮＤ
側ヘ放電され、出力端子ＯＵＴが“Ｌ”となる。
【０００７】一方、入力端子に“Ｌ”が入力されると、
ＮＭＯＳ５３、５４がオフすると共に、ＰＭＯＳ５１、
５７がオンする。ＰＭＯＳ５１がオンすると、そのＰＭ
ＯＳ５１のドレイン電流がすべて出力トランジスタ５５
のべースヘ供給され、その出力トランジスタ５５によっ
て増幅されたエミッタ電流が、出力端子ＯＵＴを最初に
支配的に充電する。一方、“Ｌ”が入力されると同時に
オンしたＰＭＯＳ５７も、出力レベルが電源電圧ＶＤＤ
より低いときはソース−ドレイン間の電位差が確保さ
れ、そのＰＭＯＳ５７のドレイン電流も充電電流とな
る。
ＮＭＯＳ５３、５４がオフすると共に、ＰＭＯＳ５１、
５７がオンする。ＰＭＯＳ５１がオンすると、そのＰＭ
ＯＳ５１のドレイン電流がすべて出力トランジスタ５５
のべースヘ供給され、その出力トランジスタ５５によっ
て増幅されたエミッタ電流が、出力端子ＯＵＴを最初に
支配的に充電する。一方、“Ｌ”が入力されると同時に
オンしたＰＭＯＳ５７も、出力レベルが電源電圧ＶＤＤ
より低いときはソース−ドレイン間の電位差が確保さ
れ、そのＰＭＯＳ５７のドレイン電流も充電電流とな
る。
【０００８】図６は特開平４−１３３０８号公報で開示
された第２の従来例のＢｉＮＭＯＳ論理回路の回路構成
図であり、図中符号６１はＰＭＯＳトランジスタ、６
３、６４はＮＭＯＳトランジスタ、６５はＮＰＮバイポ
ーラトランジスタ、６８はプルアップ用抵抗、ＩＮは入
力端子、ＯＵＴは出力端子、ＶＤＤは電源電圧、ＧＮＤ
は接地電圧である。
された第２の従来例のＢｉＮＭＯＳ論理回路の回路構成
図であり、図中符号６１はＰＭＯＳトランジスタ、６
３、６４はＮＭＯＳトランジスタ、６５はＮＰＮバイポ
ーラトランジスタ、６８はプルアップ用抵抗、ＩＮは入
力端子、ＯＵＴは出力端子、ＶＤＤは電源電圧、ＧＮＤ
は接地電圧である。
【０００９】図６に示すＢｉＮＭＯＳ論理回路は、入力
端子ＩＮの信号を反転して出力端子ＯＵＴに出力するイ
ンバータ回路であり、入力段のＰＭＯＳ６１およびＮＭ
ＯＳ６３と、出力段のＮＭＯＳ６４およびＮＰＮ型の出
力トランジスタ６５、プルアップ用抵抗６８とを備えて
いる。入力端子ＩＮは、ＰＭＯＳ６１およびＮＭＯＳ６
３、６４の各ゲートに接続され、そのＰＭＯＳ６１のソ
ースが電源電圧ＶＤＤに、ドレインがＮＭＯＳ６３のド
レインおよび出力トランジスタ６５のべ−スにそれぞれ
接続されている。出力トランジスタ６５は、コレクタが
電源電圧ＶＤＤに、エミッタが出力端子ＯＵＴにそれぞ
れ接続されている。出力端子ＯＵＴには、ＮＭＯＳ６４
のドレインが接続され、ＮＭＯＳ６４のソースは接地電
圧ＧＮＤに接続されている。さらに、プルアップ用抵抗
６８が出力トランジスタ６５のべ一スと出力端子ＯＵＴ
の間に接続されている。
端子ＩＮの信号を反転して出力端子ＯＵＴに出力するイ
ンバータ回路であり、入力段のＰＭＯＳ６１およびＮＭ
ＯＳ６３と、出力段のＮＭＯＳ６４およびＮＰＮ型の出
力トランジスタ６５、プルアップ用抵抗６８とを備えて
いる。入力端子ＩＮは、ＰＭＯＳ６１およびＮＭＯＳ６
３、６４の各ゲートに接続され、そのＰＭＯＳ６１のソ
ースが電源電圧ＶＤＤに、ドレインがＮＭＯＳ６３のド
レインおよび出力トランジスタ６５のべ−スにそれぞれ
接続されている。出力トランジスタ６５は、コレクタが
電源電圧ＶＤＤに、エミッタが出力端子ＯＵＴにそれぞ
れ接続されている。出力端子ＯＵＴには、ＮＭＯＳ６４
のドレインが接続され、ＮＭＯＳ６４のソースは接地電
圧ＧＮＤに接続されている。さらに、プルアップ用抵抗
６８が出力トランジスタ６５のべ一スと出力端子ＯＵＴ
の間に接続されている。
【００１０】図示の回路では、入力端子ＩＮに“Ｈ”が
入力されると、ＰＭＯＳ６１がオフし、ＮＭＯＳ６３、
ＮＭＯＳ６４がオンする。ＮＭＯＳ６３がオンすると、
出力トランジスタ６５のぺ一ス電荷が引き抜かれ、その
出力トランジスタ６５がオフし、同時に出力端子ＯＵＴ
の電荷を接地電圧ＧＮＤ側に引き抜く。また、“Ｈ”の
出力によつてＮＭＯＳ６４がオンすると、そのＮＭＯＳ
６４を介して出力端子の電荷が接地電圧ＧＮＤ側ヘ放電
され、出力端子ＯＵＴが“Ｌ”となる。
入力されると、ＰＭＯＳ６１がオフし、ＮＭＯＳ６３、
ＮＭＯＳ６４がオンする。ＮＭＯＳ６３がオンすると、
出力トランジスタ６５のぺ一ス電荷が引き抜かれ、その
出力トランジスタ６５がオフし、同時に出力端子ＯＵＴ
の電荷を接地電圧ＧＮＤ側に引き抜く。また、“Ｈ”の
出力によつてＮＭＯＳ６４がオンすると、そのＮＭＯＳ
６４を介して出力端子の電荷が接地電圧ＧＮＤ側ヘ放電
され、出力端子ＯＵＴが“Ｌ”となる。
【００１１】一方、入力端子に“Ｌ”が入力されると、
ＮＭＯＳ６３、６４がオフすると共に、ＰＭＯＳ６１が
オンする。ＰＭＯＳ６１がオンすると、そのＰＭＯＳ６
１のドレイン電流の一部はプルアップ用抵抗６８に、一
部は出力トランジスタ６５のべ−スヘ供給され、その出
力トランジスタ６５によって増幅されたエミッタ電流
が、出力端子ＯＵＴを最初に支配的に充電する。その
後、出力端子ＯＵＴの電圧が電源電圧ＶＤＤ−ベース−
エミッタ間電圧Ｖｆより大きくなると、プルアップ用抵
抗６８を介しての電流が支配的となり、出力レベルは電
源電圧までプルアップされる。
ＮＭＯＳ６３、６４がオフすると共に、ＰＭＯＳ６１が
オンする。ＰＭＯＳ６１がオンすると、そのＰＭＯＳ６
１のドレイン電流の一部はプルアップ用抵抗６８に、一
部は出力トランジスタ６５のべ−スヘ供給され、その出
力トランジスタ６５によって増幅されたエミッタ電流
が、出力端子ＯＵＴを最初に支配的に充電する。その
後、出力端子ＯＵＴの電圧が電源電圧ＶＤＤ−ベース−
エミッタ間電圧Ｖｆより大きくなると、プルアップ用抵
抗６８を介しての電流が支配的となり、出力レベルは電
源電圧までプルアップされる。
【００１２】
【発明が解決しようとする課題】従来のＢｉＮＭＯＳ論
理回路では、リーク電流の低減のために、論理“Ｈ”の
出力レベルを電源電圧ＶＤＤまでフルスゥイングさせて
いる。しかしながら、第１の従来例では、入力端子をＰ
ＭＯＳ５１のゲートに接続しているため、入力端子全体
の容量が増加し、出力波形が鈍る。また、第２の従来例
では、出力トランジスタ６５のべ−スとエミッタ間に並
列に抵抗が入っているため、出力トランジスタのべ−ス
電流はこの分だけ減少する。エミッタ電流も同様に減少
するので電流駆動能力は低下し、出力波形は鈍る。
理回路では、リーク電流の低減のために、論理“Ｈ”の
出力レベルを電源電圧ＶＤＤまでフルスゥイングさせて
いる。しかしながら、第１の従来例では、入力端子をＰ
ＭＯＳ５１のゲートに接続しているため、入力端子全体
の容量が増加し、出力波形が鈍る。また、第２の従来例
では、出力トランジスタ６５のべ−スとエミッタ間に並
列に抵抗が入っているため、出力トランジスタのべ−ス
電流はこの分だけ減少する。エミッタ電流も同様に減少
するので電流駆動能力は低下し、出力波形は鈍る。
【００１３】本発明の目的は、出力波形の鈍りが抑制さ
れ、かつリーク電流の低減が可能なＢｉＮＭＯＳ論理回
路を有する半導体集積回路を提供することにある。
れ、かつリーク電流の低減が可能なＢｉＮＭＯＳ論理回
路を有する半導体集積回路を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体集積回路
は、第１の電位と出力端子間に接続されたパイポーラ型
の出力トランジスタと、出力端子と第２の電位との間に
接続され、入力信号によってゲート制御される少なくと
も１個の第１のＮチャネル型の出力ＭＯＳトランジスタ
と、第１の電位と出力トランジスタのべ−スとの間に接
続され、入力信号に基づきその出力トランジスタのべ−
ス電位を制御する少なくとも１個の第２のトランジスタ
とを備え、第１の電位と出力端子との間に接続され、出
力トランジスタのべ一スの電位によってゲート制御され
る少なくとも１個の第３のＮチャネル型の出力ＭＯＳト
ランジスタが設けられたＢｉＮＭＯＳ論理回路を有す
る。
は、第１の電位と出力端子間に接続されたパイポーラ型
の出力トランジスタと、出力端子と第２の電位との間に
接続され、入力信号によってゲート制御される少なくと
も１個の第１のＮチャネル型の出力ＭＯＳトランジスタ
と、第１の電位と出力トランジスタのべ−スとの間に接
続され、入力信号に基づきその出力トランジスタのべ−
ス電位を制御する少なくとも１個の第２のトランジスタ
とを備え、第１の電位と出力端子との間に接続され、出
力トランジスタのべ一スの電位によってゲート制御され
る少なくとも１個の第３のＮチャネル型の出力ＭＯＳト
ランジスタが設けられたＢｉＮＭＯＳ論理回路を有す
る。
【００１５】また、ＢｉＮＭＯＳ論理回路が、１個の入
力端子と、１個のバイポーラ型の出力トランジスタと、
１個の第１のＮチャネル型の出力ＭＯＳトランジスタ
と、１個の第２のトランジスタと、１個の第３のＮチャ
ネル型の出力ＭＯＳトランジスタとを備えたインバータ
回路であってもよく、２個の入力端子と、１個のバイポ
ーラ型の出力トランジスタと、直列に接続した２個の第
１のＮチャネル型の出力ＭＯＳトランジスタと、並列に
接続しゲートが２個の入力端子のそれぞれに接続した２
個の第２のトランジスタと、１個の第３のＮチャネル型
の出力ＭＯＳトランジスタとを備えた２入力ＮＡＮＤ回
路であってもよく、２個の入力端子と、１個のバイポー
ラ型の出力トランジスタと、並列に接続しゲートが２個
の入力端子のそれぞれに接続した２個の第１のＮチャネ
ル型の出力ＭＯＳトランジスタと、直列に接続しゲート
が２個の入力端子のそれぞれに接続した２個の第２のト
ランジスタと、１個の第３のＮチャネル型の出力ＭＯＳ
トランジスタとを備えた２入力ＮＯＲ回路であってもよ
い。
力端子と、１個のバイポーラ型の出力トランジスタと、
１個の第１のＮチャネル型の出力ＭＯＳトランジスタ
と、１個の第２のトランジスタと、１個の第３のＮチャ
ネル型の出力ＭＯＳトランジスタとを備えたインバータ
回路であってもよく、２個の入力端子と、１個のバイポ
ーラ型の出力トランジスタと、直列に接続した２個の第
１のＮチャネル型の出力ＭＯＳトランジスタと、並列に
接続しゲートが２個の入力端子のそれぞれに接続した２
個の第２のトランジスタと、１個の第３のＮチャネル型
の出力ＭＯＳトランジスタとを備えた２入力ＮＡＮＤ回
路であってもよく、２個の入力端子と、１個のバイポー
ラ型の出力トランジスタと、並列に接続しゲートが２個
の入力端子のそれぞれに接続した２個の第１のＮチャネ
ル型の出力ＭＯＳトランジスタと、直列に接続しゲート
が２個の入力端子のそれぞれに接続した２個の第２のト
ランジスタと、１個の第３のＮチャネル型の出力ＭＯＳ
トランジスタとを備えた２入力ＮＯＲ回路であってもよ
い。
【００１６】さらに、ＢｉＮＭＯＳ論理回路が、出力ト
ランジスタのベースと、第２の電位間に接続され、入力
信号によってゲート制御される少なくとも１個の第４の
Ｎチャネル型の出力ＭＯＳトランジスタを備えていても
よく、ＢｉＮＭＯＳ論理回路の第３のＮチャネル型の出
力ＭＯＳトランジスタのソースとウエルが同一電圧であ
ってもよい。
ランジスタのベースと、第２の電位間に接続され、入力
信号によってゲート制御される少なくとも１個の第４の
Ｎチャネル型の出力ＭＯＳトランジスタを備えていても
よく、ＢｉＮＭＯＳ論理回路の第３のＮチャネル型の出
力ＭＯＳトランジスタのソースとウエルが同一電圧であ
ってもよい。
【００１７】ＢｉＮＭＯＳ論理回路のリーク電流は、論
理“Ｈ”の出力レベルが電源電圧ＶＤＤ−しきい値電圧
Ｖｔより低くなると、２次関数的に増加する。一方、出
力レベルが電源電圧ＶＤＤ−しきい値電圧Ｖｔから電源
電圧ＶＤＤまでは、これに比ベ、リーク電流の変化量は
比軟的少ない。
理“Ｈ”の出力レベルが電源電圧ＶＤＤ−しきい値電圧
Ｖｔより低くなると、２次関数的に増加する。一方、出
力レベルが電源電圧ＶＤＤ−しきい値電圧Ｖｔから電源
電圧ＶＤＤまでは、これに比ベ、リーク電流の変化量は
比軟的少ない。
【００１８】本方式では、ＢｉＮＭＯＳ論理回路の出力
波形の鈍りを抑制しつつ、リーク電流を低減するため
に、上述の構成回路を設けることによって論理“Ｈ”の
出力レベルをフルスゥイングさせるのではなく、電源電
圧ＶＤＤ−しきい値電圧Ｖｔまで上げることを特徴とす
る。また、出力のプルアップにバイポーラトランジスタ
およびＰＭＯＳよりも電流駆動能力のあるＮＭＯＳを用
いることで、出力波形の鈍りが抑制される。
波形の鈍りを抑制しつつ、リーク電流を低減するため
に、上述の構成回路を設けることによって論理“Ｈ”の
出力レベルをフルスゥイングさせるのではなく、電源電
圧ＶＤＤ−しきい値電圧Ｖｔまで上げることを特徴とす
る。また、出力のプルアップにバイポーラトランジスタ
およびＰＭＯＳよりも電流駆動能力のあるＮＭＯＳを用
いることで、出力波形の鈍りが抑制される。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態の半導
体集積回路のＢｉＮＭＯＳ論理回路について図面を参照
して説明する。図１は本発明の第１の実施の形態のＢｉ
ＮＭＯＳ論理回路の一つであるインバータ回路の回路構
成図である。図中符号１１はＰＭＯＳトランジスタ、１
３、１４、１６はＮＭＯＳトランジスタ、１５はＮＰＮ
バイポーラトランジスタ、ＩＮは入力端子、ＯＵＴは出
力端子、ＶＤＤは電源電圧、ＧＮＤは接地電圧である。
体集積回路のＢｉＮＭＯＳ論理回路について図面を参照
して説明する。図１は本発明の第１の実施の形態のＢｉ
ＮＭＯＳ論理回路の一つであるインバータ回路の回路構
成図である。図中符号１１はＰＭＯＳトランジスタ、１
３、１４、１６はＮＭＯＳトランジスタ、１５はＮＰＮ
バイポーラトランジスタ、ＩＮは入力端子、ＯＵＴは出
力端子、ＶＤＤは電源電圧、ＧＮＤは接地電圧である。
【００２０】このインバータ回路では、従来のＢｉＮＭ
ＯＳのインバータ論理回略の論理“Ｈ”の出力レベルと
出力波形を改善するために、ＮＭＯＳ１６を新たに設け
ている。
ＯＳのインバータ論理回略の論理“Ｈ”の出力レベルと
出力波形を改善するために、ＮＭＯＳ１６を新たに設け
ている。
【００２１】図１のように本発明の第１の実施の形態の
ＢｉＮＭＯＳ論理回路の一つであるインバータ回路では
入力段のＰＭＯＳ１１およびＮＭＯＳ１３と、出力段の
ＮＭＯＳ１４、ＮＭＯＳ１６およびＮＰＮ型の出力バイ
ポーラトランジスタ１５とを備えている。入力端子ＩＮ
は、ＰＭＯＳ１１およびＮＭＯＳ１３、１４の各ゲート
に接続され、そのＰＭＯＳ１１のソースが電源電圧ＶＤ
Ｄに、ドレインがＮＭＯＳ１３のドレインおよび出力ト
ランジスタ１５のべースにそれぞれ接続されている。出
力トランジスタ１５は、コレクタが電源電圧ＶＤＤに、
エミッタが出力端子ＯＵＴにそれぞれ接続されている。
出力端子ＯＵＴには、ＮＭＯＳ１４のドレインが接続さ
れ、ＮＭＯＳ１４のソースは接地電圧ＧＮＤに接統され
ている。ＮＭＯＳ１６はゲートが出力トランジスタのべ
−スに、ドレインが電源電圧ＶＤＤに、ソースが出力端
子ＯＵＴに接続されている。
ＢｉＮＭＯＳ論理回路の一つであるインバータ回路では
入力段のＰＭＯＳ１１およびＮＭＯＳ１３と、出力段の
ＮＭＯＳ１４、ＮＭＯＳ１６およびＮＰＮ型の出力バイ
ポーラトランジスタ１５とを備えている。入力端子ＩＮ
は、ＰＭＯＳ１１およびＮＭＯＳ１３、１４の各ゲート
に接続され、そのＰＭＯＳ１１のソースが電源電圧ＶＤ
Ｄに、ドレインがＮＭＯＳ１３のドレインおよび出力ト
ランジスタ１５のべースにそれぞれ接続されている。出
力トランジスタ１５は、コレクタが電源電圧ＶＤＤに、
エミッタが出力端子ＯＵＴにそれぞれ接続されている。
出力端子ＯＵＴには、ＮＭＯＳ１４のドレインが接続さ
れ、ＮＭＯＳ１４のソースは接地電圧ＧＮＤに接統され
ている。ＮＭＯＳ１６はゲートが出力トランジスタのべ
−スに、ドレインが電源電圧ＶＤＤに、ソースが出力端
子ＯＵＴに接続されている。
【００２２】このインバータ回路は、入力端子ＩＮに
“Ｈ”が入力されると、ＰＭＯＳ１１、ＮＭＯＳ１６が
オフし、ＮＭＯＳ１３、ＮＭＯＳ１４がオンする。ＮＭ
ＯＳ１３がオンすると、出力トランジスタ１５のべ−ス
電荷が引き抜かれ、その出力トランジスタ１５がオフす
る。また、“Ｈ”の出力によつてＮＭＯＳ１４がオンす
ると、そのＮＭＯＳ１４を介して出力端子の電荷が接地
電圧ＧＮＤ側ヘ放電され、出力端子ＯＵＴが“Ｌ”とな
る。
“Ｈ”が入力されると、ＰＭＯＳ１１、ＮＭＯＳ１６が
オフし、ＮＭＯＳ１３、ＮＭＯＳ１４がオンする。ＮＭ
ＯＳ１３がオンすると、出力トランジスタ１５のべ−ス
電荷が引き抜かれ、その出力トランジスタ１５がオフす
る。また、“Ｈ”の出力によつてＮＭＯＳ１４がオンす
ると、そのＮＭＯＳ１４を介して出力端子の電荷が接地
電圧ＧＮＤ側ヘ放電され、出力端子ＯＵＴが“Ｌ”とな
る。
【００２３】一方、入力端子に“Ｌ”が入力されると、
ＮＭＯＳ１３、１４がオフすると共に、ＰＭＯＳ１１が
オンする。ＰＭＯＳ１１がオンすると、そのＰＭＯＳ１
１のドレイン電流がＮＭＯＳ１６を駆動すると同時に、
出力トランジスタ１５のべ一スヘ供給され、その出力ト
ランジスタ１５によって増幅されたエミッタ電流が、出
力端子ＯＵＴを最初に支配的に充電する。その後、出力
端子ＯＵＴの電圧が電源電圧ＶＤＤ−ベース−エミッタ
間電圧Ｖｆより大きくなると、ＮＭＯＳ１６を介しての
電流が支配的となり、出力レベルは電源電圧ＶＤＤ−Ｎ
ＭＯＳ１６のしきい値電圧Ｖｔｎまで増加される。
ＮＭＯＳ１３、１４がオフすると共に、ＰＭＯＳ１１が
オンする。ＰＭＯＳ１１がオンすると、そのＰＭＯＳ１
１のドレイン電流がＮＭＯＳ１６を駆動すると同時に、
出力トランジスタ１５のべ一スヘ供給され、その出力ト
ランジスタ１５によって増幅されたエミッタ電流が、出
力端子ＯＵＴを最初に支配的に充電する。その後、出力
端子ＯＵＴの電圧が電源電圧ＶＤＤ−ベース−エミッタ
間電圧Ｖｆより大きくなると、ＮＭＯＳ１６を介しての
電流が支配的となり、出力レベルは電源電圧ＶＤＤ−Ｎ
ＭＯＳ１６のしきい値電圧Ｖｔｎまで増加される。
【００２４】実際には、｜Ｖｔｎ｜は基板バイアス効果
によって、ＰＭＯＳのしきい値電圧｜Ｖｔｐ｜より大き
くなる場合がある。このときは、ＮＭＯＳ１６のウェル
の電位を出力端子ＯＵＴに接続することで、基板バイア
ス効果を抑制し、出力レベルを増加させることが可能で
ある。
によって、ＰＭＯＳのしきい値電圧｜Ｖｔｐ｜より大き
くなる場合がある。このときは、ＮＭＯＳ１６のウェル
の電位を出力端子ＯＵＴに接続することで、基板バイア
ス効果を抑制し、出力レベルを増加させることが可能で
ある。
【００２５】図４はＢｉＮＭＯＳ論理回路の入力波形と
従来例の出力波形と本発明の実施の形態の出力波形を示
す波形図であり、図中符号Ａは入力波形、Ｂは従来例の
出力波形、Ｃは本発明の実施の形態の出力波形である。
本発明の実施の形態の方式では、出力波形の鈍りを抑制
しながら、論理“Ｈ”の出力をＶＤＤ−｜Ｖｔｐ｜近く
までプルアップするので、リーク電流の低減が可能であ
る。
従来例の出力波形と本発明の実施の形態の出力波形を示
す波形図であり、図中符号Ａは入力波形、Ｂは従来例の
出力波形、Ｃは本発明の実施の形態の出力波形である。
本発明の実施の形態の方式では、出力波形の鈍りを抑制
しながら、論理“Ｈ”の出力をＶＤＤ−｜Ｖｔｐ｜近く
までプルアップするので、リーク電流の低減が可能であ
る。
【００２６】なお、本実施の形態のＮＭＯＳトランジス
タ１３は省略することができる。
タ１３は省略することができる。
【００２７】次に本発明の第２の実施の形態の半導体集
積回路のＢｉＮＭＯＳ論理回路について図面を参照して
説明する。図２は本発明の第２の実施の形態のＢｉＮＭ
ＯＳ論理回路の一つである２入力ＮＡＮＤ回路の回路構
成図である。図中符号２１−１、２１−２はＰＭＯＳト
ランジスタ、２３−１、２３−２、２４−１、２４−
２、２６はＮＭＯＳトランジスタ、２５はＮＰＮバイポ
ーラトランジスタ、ＩＮは入力端子、ＯＵＴは出力端
子、ＶＤＤは電源電圧、ＧＮＤは接地電圧である。
積回路のＢｉＮＭＯＳ論理回路について図面を参照して
説明する。図２は本発明の第２の実施の形態のＢｉＮＭ
ＯＳ論理回路の一つである２入力ＮＡＮＤ回路の回路構
成図である。図中符号２１−１、２１−２はＰＭＯＳト
ランジスタ、２３−１、２３−２、２４−１、２４−
２、２６はＮＭＯＳトランジスタ、２５はＮＰＮバイポ
ーラトランジスタ、ＩＮは入力端子、ＯＵＴは出力端
子、ＶＤＤは電源電圧、ＧＮＤは接地電圧である。
【００２８】この２入力ＮＡＮＤ回路では、図１の入力
端子ＩＮに代えて、２個の入力端子ＩＮ１、ＩＮ２が設
けられると共に、ＰＭＯＳ１１に代えて並列接続のＰＭ
ＯＳ２１−１、２１−２が、ＮＭＯＳ１３に代えて直列
接続のＮＭＯＳ２３−１、２３−２が、ＮＭＯＳ１４に
代えて直列接続のＮＭＯＳ２４−１、２４−２がそれぞ
れ設けられている。
端子ＩＮに代えて、２個の入力端子ＩＮ１、ＩＮ２が設
けられると共に、ＰＭＯＳ１１に代えて並列接続のＰＭ
ＯＳ２１−１、２１−２が、ＮＭＯＳ１３に代えて直列
接続のＮＭＯＳ２３−１、２３−２が、ＮＭＯＳ１４に
代えて直列接続のＮＭＯＳ２４−１、２４−２がそれぞ
れ設けられている。
【００２９】電源電圧ＶＤＤと出力トランジスタ２５の
べ−スとの間に、ＰＭＯＳ２１−１、２１−２が並列に
接続され、これらのＰＭＯＳ２１−１、２１−２の各ゲ
ートが入力端子ＩＮ１、ＩＮ２にそれぞれ接続されてい
る。入力端子ＩＮ１には、ＮＭＯＳ２３−１、２４−１
の各ゲートがそれぞれ接続され、さらに入力端子ＩＮ２
には、ＮＭＯＳ２３−２、２４−２の各ゲートが接続さ
れている。ＮＭＯＳ２３−１、２３−２は、出力トラン
ジスタ２５のべ−スと接地電圧ＧＮＤに直列に接続され
ている。ＮＭＯＳ２４−１、ＮＭＯＳ２４−２は、出力
トランジスタ２５のエミッタと接地電圧ＧＮＤとに直列
に接続されている。ＮＭＯＳ２６はゲートが出力トラン
ジスタ２５のべ一スに、ドレインが電源電圧ＶＤＤに、
ソースが出力端子ＯＵＴに接続されている。
べ−スとの間に、ＰＭＯＳ２１−１、２１−２が並列に
接続され、これらのＰＭＯＳ２１−１、２１−２の各ゲ
ートが入力端子ＩＮ１、ＩＮ２にそれぞれ接続されてい
る。入力端子ＩＮ１には、ＮＭＯＳ２３−１、２４−１
の各ゲートがそれぞれ接続され、さらに入力端子ＩＮ２
には、ＮＭＯＳ２３−２、２４−２の各ゲートが接続さ
れている。ＮＭＯＳ２３−１、２３−２は、出力トラン
ジスタ２５のべ−スと接地電圧ＧＮＤに直列に接続され
ている。ＮＭＯＳ２４−１、ＮＭＯＳ２４−２は、出力
トランジスタ２５のエミッタと接地電圧ＧＮＤとに直列
に接続されている。ＮＭＯＳ２６はゲートが出力トラン
ジスタ２５のべ一スに、ドレインが電源電圧ＶＤＤに、
ソースが出力端子ＯＵＴに接続されている。
【００３０】この２入力ＮＡＮＤ回路では、入力端子Ｉ
Ｎ１、入力端子ＩＮ２の少なくとも１つに“Ｌ”が入力
されると、ＰＭＯＳ２１−１、２１−２の少なくとも一
つがオンし、出力端子ＯＵＴが“Ｈ”レベルとなる。そ
して、出力レベルは、出力トランジスタ２５とＮＭＯＳ
２６によって、電源電圧ＶＤＤ−ベース−エミッタ間電
圧Ｖｆまでプルアップされ、その後、ＮＭＯＳ２６によ
って、電源電圧ＶＤＤ−ＮＭＯＳ２６のしきい値電圧Ｖ
ｔｎまでプルアップされる。
Ｎ１、入力端子ＩＮ２の少なくとも１つに“Ｌ”が入力
されると、ＰＭＯＳ２１−１、２１−２の少なくとも一
つがオンし、出力端子ＯＵＴが“Ｈ”レベルとなる。そ
して、出力レベルは、出力トランジスタ２５とＮＭＯＳ
２６によって、電源電圧ＶＤＤ−ベース−エミッタ間電
圧Ｖｆまでプルアップされ、その後、ＮＭＯＳ２６によ
って、電源電圧ＶＤＤ−ＮＭＯＳ２６のしきい値電圧Ｖ
ｔｎまでプルアップされる。
【００３１】実際には、｜Ｖｔｎ｜は基板バイアス効果
によって、｜Ｖｔｐ｜より大きくなる場合がある。この
ときは、ＮＭＯＳ２６のウエルの電位を出力端子ＯＵＴ
に接続することで、基板バイアス効果を抑制し、出力レ
ベルを増加させることが可能である。
によって、｜Ｖｔｐ｜より大きくなる場合がある。この
ときは、ＮＭＯＳ２６のウエルの電位を出力端子ＯＵＴ
に接続することで、基板バイアス効果を抑制し、出力レ
ベルを増加させることが可能である。
【００３２】入力波形と従来例の出力波形と本発明の実
施の形態の出力波形との関係は第１の実施の形態で説明
した図４と同じであり、出力波形の鈍りを抑制しなが
ら、論理“Ｈ”の出力をＶＤＤ−｜Ｖｔｐ｜近くまでプ
ルアップするので、リーク電流の低減が可能である。
施の形態の出力波形との関係は第１の実施の形態で説明
した図４と同じであり、出力波形の鈍りを抑制しなが
ら、論理“Ｈ”の出力をＶＤＤ−｜Ｖｔｐ｜近くまでプ
ルアップするので、リーク電流の低減が可能である。
【００３３】本実施の形態では、２入力ＮＡＮＤ回路に
ついて説明したが、同様に３入力以上のＮＡＮＤ回路に
ついても適用可能である。
ついて説明したが、同様に３入力以上のＮＡＮＤ回路に
ついても適用可能である。
【００３４】次に本発明の第３の実施の形態の半導体集
積回路のＢｉＮＭＯＳ論理回路について図面を参照して
説明する。図３は本発明の第３の実施の形態のＢｉＮＭ
ＯＳ論理回路の一つである２入力ＮＯＲ回路の回路構成
図である。図中符号３１−１、３１−２はＰＭＯＳトラ
ンジスタ、３３−１、３３−２、３４−１、３４−２、
３６はＮＭＯＳトランジスタ、３５はＮＰＮバイポーラ
トランジスタ、ＩＮは入力端子、ＯＵＴは出力端子、Ｖ
ＤＤは電源電圧、ＧＮＤは接地電圧である。
積回路のＢｉＮＭＯＳ論理回路について図面を参照して
説明する。図３は本発明の第３の実施の形態のＢｉＮＭ
ＯＳ論理回路の一つである２入力ＮＯＲ回路の回路構成
図である。図中符号３１−１、３１−２はＰＭＯＳトラ
ンジスタ、３３−１、３３−２、３４−１、３４−２、
３６はＮＭＯＳトランジスタ、３５はＮＰＮバイポーラ
トランジスタ、ＩＮは入力端子、ＯＵＴは出力端子、Ｖ
ＤＤは電源電圧、ＧＮＤは接地電圧である。
【００３５】この２入力ＮＯＲ回路では、図１の入力端
子ＩＮに代えて、２個の入力端子ＩＮ１、ＩＮ２が設け
られると共に、ＰＭＯＳ１１に代えて直列接続のＰＭＯ
Ｓ３１−１、３１−２が、ＮＭＯＳ１３に代えて並列接
続のＮＭＯＳ３３−１、３３−２が、ＮＭＯＳ１４に代
えて並列接続のＮＭＯＳ３４−１、３４−２がそれぞれ
設けられている。
子ＩＮに代えて、２個の入力端子ＩＮ１、ＩＮ２が設け
られると共に、ＰＭＯＳ１１に代えて直列接続のＰＭＯ
Ｓ３１−１、３１−２が、ＮＭＯＳ１３に代えて並列接
続のＮＭＯＳ３３−１、３３−２が、ＮＭＯＳ１４に代
えて並列接続のＮＭＯＳ３４−１、３４−２がそれぞれ
設けられている。
【００３６】電源電圧ＶＤＤと出力トランジスタ３５の
べ−スとの間に、ＰＭＯＳ３１−１、３１−２が直列に
接続され、これらのＰＭＯＳ３１−１、３１−２の各ゲ
ートが入力端子ＩＮ１、ＩＮ２にそれぞれ接続されてい
る。入力端子ＩＮ１には、ＮＭＯＳ３３−１、３４−１
の各ゲートがそれぞれ接続され、さらに入力端子ＩＮ２
には、ＮＭＯＳ３３−２、３４−２の各ゲートが接続さ
れている。ＮＭＯＳ３３−１、３３−２は、出力トラン
ジスタ３５のべ−スと接地電圧ＧＮＤに並列に接続され
ている。ＮＭＯＳ３４−１、ＮＭＯＳ３４−２は、出力
トランジスタ３５のエミッタと接地電圧ＧＮＤとに並列
に接続されている。ＮＭＯＳ３６はゲートが出力トラン
ジスタ３５のべ一スに、ドレインが電源電圧ＶＤＤに、
ソースが出力端子ＯＵＴに接続されている。
べ−スとの間に、ＰＭＯＳ３１−１、３１−２が直列に
接続され、これらのＰＭＯＳ３１−１、３１−２の各ゲ
ートが入力端子ＩＮ１、ＩＮ２にそれぞれ接続されてい
る。入力端子ＩＮ１には、ＮＭＯＳ３３−１、３４−１
の各ゲートがそれぞれ接続され、さらに入力端子ＩＮ２
には、ＮＭＯＳ３３−２、３４−２の各ゲートが接続さ
れている。ＮＭＯＳ３３−１、３３−２は、出力トラン
ジスタ３５のべ−スと接地電圧ＧＮＤに並列に接続され
ている。ＮＭＯＳ３４−１、ＮＭＯＳ３４−２は、出力
トランジスタ３５のエミッタと接地電圧ＧＮＤとに並列
に接続されている。ＮＭＯＳ３６はゲートが出力トラン
ジスタ３５のべ一スに、ドレインが電源電圧ＶＤＤに、
ソースが出力端子ＯＵＴに接続されている。
【００３７】この２入力ＮＯＲ回路では、入力端子ＩＮ
１、入力端子２の両方に“Ｌ”が入力されると、ＰＭＯ
Ｓ３１−１、３１−２の両方がオンし、出力端子ＯＵＴ
が“Ｈ”レベルとなる。そして、出力レベルは、出力ト
ランジスタ３５とＮＭＯＳ３６によって、電源電圧ＶＤ
Ｄ−ベース−エミッタ間電圧Ｖｆまでプルアップされ、
その後、ＮＭＯＳ３６によつて、電源電圧ＶＤＤ−ＮＭ
ＯＳ３６のしきい値電圧Ｖｔｎまでプルアップされる。
１、入力端子２の両方に“Ｌ”が入力されると、ＰＭＯ
Ｓ３１−１、３１−２の両方がオンし、出力端子ＯＵＴ
が“Ｈ”レベルとなる。そして、出力レベルは、出力ト
ランジスタ３５とＮＭＯＳ３６によって、電源電圧ＶＤ
Ｄ−ベース−エミッタ間電圧Ｖｆまでプルアップされ、
その後、ＮＭＯＳ３６によつて、電源電圧ＶＤＤ−ＮＭ
ＯＳ３６のしきい値電圧Ｖｔｎまでプルアップされる。
【００３８】実際には、｜Ｖｔｎ｜は基板バイアス効果
によって、｜Ｖｔｐ｜より大きくなる場合がある。この
ときは、ＮＭＯＳ３６のウェルの電位を出力端子ＯＵＴ
に接続することで、基板バイアス効果を抑制し、出力レ
ベルを増加することが可能である。
によって、｜Ｖｔｐ｜より大きくなる場合がある。この
ときは、ＮＭＯＳ３６のウェルの電位を出力端子ＯＵＴ
に接続することで、基板バイアス効果を抑制し、出力レ
ベルを増加することが可能である。
【００３９】入力波形と従来例の出力波形と本発明の実
施の形態の出力波形との関係は第１の実施の形態で説明
した図４と同じであり、出力波形の鈍りを抑制しなが
ら、論理“Ｈ”の出力をＶＤＤ−｜Ｖｔｐ｜近くまでプ
ルアップするので、リーク電流の低減が可能である。
施の形態の出力波形との関係は第１の実施の形態で説明
した図４と同じであり、出力波形の鈍りを抑制しなが
ら、論理“Ｈ”の出力をＶＤＤ−｜Ｖｔｐ｜近くまでプ
ルアップするので、リーク電流の低減が可能である。
【００４０】本実施の形態では、２入力ＮＯＲ回路につ
いて説明したが、同様に３入力以上のＮＯＲ回路につい
ても適用可能である。
いて説明したが、同様に３入力以上のＮＯＲ回路につい
ても適用可能である。
【００４１】
【発明の効果】以上説明したように、本発明の半導体集
積回路のＢｉＮＭＯＳ論理回路によれば、ＢｉＮＭＯＳ
論理回路の電源電圧もしくはこれよりも高い別の電源電
圧と出力端子の間にＮＭＯＳを接続することによって、
出力波形の鈍りを抑制する効果があり、論理“Ｈ”の出
力レベルを電源電圧ＶＤＤ−出力トランジスタのべ−ス
−エミッタ間電圧Ｖｆよりも増加させることができるの
で、リーク電流の低減が可能となるという効果がある。
積回路のＢｉＮＭＯＳ論理回路によれば、ＢｉＮＭＯＳ
論理回路の電源電圧もしくはこれよりも高い別の電源電
圧と出力端子の間にＮＭＯＳを接続することによって、
出力波形の鈍りを抑制する効果があり、論理“Ｈ”の出
力レベルを電源電圧ＶＤＤ−出力トランジスタのべ−ス
−エミッタ間電圧Ｖｆよりも増加させることができるの
で、リーク電流の低減が可能となるという効果がある。
【図１】本発明の第１の実施の形態のＢｉＮＭＯＳ論理
回路の一つであるインバータ回路の回路構成図である。
回路の一つであるインバータ回路の回路構成図である。
【図２】本発明の第２の実施の形態のＢｉＮＭＯＳ論理
回路の一つである２入力ＮＡＮＤ回路の回路構成図であ
る。
回路の一つである２入力ＮＡＮＤ回路の回路構成図であ
る。
【図３】本発明の第３の実施の形態のＢｉＮＭＯＳ論理
回路の一つである２入力ＮＯＲ回路の回路構成図であ
る。
回路の一つである２入力ＮＯＲ回路の回路構成図であ
る。
【図４】ＢｉＮＭＯＳ論理回路の入力波形と従来例の出
力波形と本発明の実施の形態の出力波形を示す波形図で
ある。
力波形と本発明の実施の形態の出力波形を示す波形図で
ある。
【図５】特開平５−１５２９３１号公報で開示された第
１の従来例のＢｉＮＭＯＳ論理回路の回路構成図であ
る。
１の従来例のＢｉＮＭＯＳ論理回路の回路構成図であ
る。
【図６】特開平４−１３３０８号公報で開示された第２
の従来例のＢｉＮＭＯＳ論理回路の回路構成図である。
の従来例のＢｉＮＭＯＳ論理回路の回路構成図である。
１１、２１−１、２１−２、３１−１、３１−２、５
１、５７、６１ ＰＭＯＳトランジスタ １３、１４、１６、２３−１、２３−２、２４−１、２
４−２、２６、３３−１、３３−２、３４−１、３４−
２、３６、５３、５４、６３、６４ ＮＭＯＳトラン
ジスタ １５、２５、３５、５５、６５ ＮＰＮバイポーラト
ランジスタ ６８ プルアップ用抵抗 ＩＮ 入力端子 ＯＵＴ 出力端子 ＶＤＤ 電源電圧 ＧＮＤ 接地電圧 Ａ 入力波形 Ｂ 従来例の出力波形 Ｃ 本発明の実施の形態の出力波形
１、５７、６１ ＰＭＯＳトランジスタ １３、１４、１６、２３−１、２３−２、２４−１、２
４−２、２６、３３−１、３３−２、３４−１、３４−
２、３６、５３、５４、６３、６４ ＮＭＯＳトラン
ジスタ １５、２５、３５、５５、６５ ＮＰＮバイポーラト
ランジスタ ６８ プルアップ用抵抗 ＩＮ 入力端子 ＯＵＴ 出力端子 ＶＤＤ 電源電圧 ＧＮＤ 接地電圧 Ａ 入力波形 Ｂ 従来例の出力波形 Ｃ 本発明の実施の形態の出力波形
Claims (6)
- 【請求項１】 第１の電位と出力端子間に接続されたパ
イポーラ型の出力トランジスタと、前記出力端子と第２
の電位との間に接続され、入力信号によってゲート制御
される少なくとも１個の第１のＮチャネル型の出力ＭＯ
Ｓトランジスタと、前記第１の電位と前記出力トランジ
スタのべ−スとの間に接続され、前記入力信号に基づき
その出力トランジスタのべ−ス電位を制御する少なくと
も１個の第２のトランジスタとを備え、前記第１の電位
と前記出力端子との間に接続され、前記出力トランジス
タのべ一スの電位によってゲート制御される少なくとも
１個の第３のＮチャネル型の出力ＭＯＳトランジスタが
設けられたＢｉＮＭＯＳ論理回路を有することを特徴と
する半導体集積回路。 - 【請求項２】 前記ＢｉＮＭＯＳ論理回路が、１個の入
力端子と、１個の前記バイポーラ型の出力トランジスタ
と、１個の前記第１のＮチャネル型の出力ＭＯＳトラン
ジスタと、１個の前記第２のトランジスタと、１個の前
記第３のＮチャネル型の出力ＭＯＳトランジスタとを備
えたインバータ回路である請求項１に記載の半導体集積
回路。 - 【請求項３】 前記ＢｉＮＭＯＳ論理回路が、２個の入
力端子と、１個の前記バイポーラ型の出力トランジスタ
と、直列に接続した２個の前記第１のＮチャネル型の出
力ＭＯＳトランジスタと、並列に接続しゲートが２個の
前記入力端子のそれぞれに接続した２個の前記第２のト
ランジスタと、１個の前記第３のＮチャネル型の出力Ｍ
ＯＳトランジスタとを備えた２入力ＮＡＮＤ回路である
請求項１に記載の半導体集積回路。 - 【請求項４】 前記ＢｉＮＭＯＳ論理回路が、２個の入
力端子と、１個の前記バイポーラ型の出力トランジスタ
と、並列に接続しゲートが２個の前記入力端子のそれぞ
れに接続した２個の前記第１のＮチャネル型の出力ＭＯ
Ｓトランジスタと、直列に接続しゲートが２個の前記入
力端子のそれぞれに接続した２個の前記第２のトランジ
スタと、１個の前記第３のＮチャネル型の出力ＭＯＳト
ランジスタとを備えた２入力ＮＯＲ回路である請求項１
に記載の半導体集積回路。 - 【請求項５】 前記ＢｉＮＭＯＳ論理回路が、前記出力
トランジスタのベースと、前記第２の電位間に接続さ
れ、入力信号によってゲート制御される少なくとも１個
の第４のＮチャネル型の出力ＭＯＳトランジスタを備え
る請求項１から請求項４のいずれか１項に記載の半導体
集積回路。 - 【請求項６】 前記ＢｉＮＭＯＳ論理回路の前記第３の
Ｎチャネル型の出力ＭＯＳトランジスタのソースとウエ
ルが同一電圧である請求項１から請求項４のいずれか１
項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264296A JP3042461B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264296A JP3042461B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11112329A JPH11112329A (ja) | 1999-04-23 |
| JP3042461B2 true JP3042461B2 (ja) | 2000-05-15 |
Family
ID=17401209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9264296A Expired - Fee Related JP3042461B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3042461B2 (ja) |
-
1997
- 1997-09-29 JP JP9264296A patent/JP3042461B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11112329A (ja) | 1999-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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