JP2621757B2

JP2621757B2 - ＢｉＭＩＳ回路

Info

Publication number: JP2621757B2
Application number: JP5078398A
Authority: JP
Inventors: 木村　　亨
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-04-06
Filing date: 1993-04-06
Publication date: 1997-06-18
Anticipated expiration: 2012-06-18
Also published as: JPH06291261A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＢｉＭＩＳ回路に関し、
特に３．３Ｖ以下の低電源電圧でもＣＭＯＳ回路に比較
し高速動作が可能で、従来のＢｉＭＩＳ回路より高速動
作し、出力レベルの低電位側が電源電圧の低電位レベル
まで下げられるＢｉＭＩＳ回路に関する。

【０００２】

【従来の技術】一般に、最も広く使われているシリコン
半導体ＬＳＩのＢｉＣＭＯＳ回路の基本回路を示す図４
を参照すると、従来のＢｉＣＭＯＳ回路（ここではより
広義にＢｉＭＩＳ回路として扱う）は、バイポーラトラ
ンジスタ（以下ＢＪＴと略す）の持つ高速性と、ＭＯＳ
ＦＥＴ（同様にＭＩＳＦＥＴとして扱う）を用いたＣＭ
ＯＳ回路（相補型ＭＩＳ回路）の持つ高集積、低消費電
力性を両立させる回路として注目されている。

【０００３】図５に示す従来のＢｉＭＩＳ回路（一般的
にＢｉＣＭＯＳ回路と呼称されるもの）と図６に示すＢ
ｉＮＭＯＳ回路の両者を総称してここではＢｉＭＩＳ回
路と呼ぶ。

【０００４】ふたたび図４を参照して、このＢｉＭＩＳ
回路の基本動作を説明する。このＢｉＭＩＳ回路は、Ｐ
−ＭＯＳＦＥＴ４０（若しくはｎ−ＭＯＳＦＥＴ）のド
レイン電流ＩｄによりＢＪＴ４３のベースノードをター
ンオン電圧ＶＦ以上になるように充電し、ＢＪＴ４３を
ＯＮ（導通）させ、また、ｎ−ＭＯＳＦＥＴ４１のドレ
イン電流ＩｄによりＢＪＴ４３のベースノードをＶＦ以
下になるように放電し、ＢＪＴ４３をＯＦＦ（非導通）
させることにより、ＢＪＴ４３の負荷駆動能力の大きい
特性を利用して、高速に外部負荷容量ＣＬの充放電を行
なう。

【０００５】外部負荷容量ＣＬを充放電する時のＢｉＭ
ＩＳ回路の遅延時間τｐｄは、 τｐｄ＝（ＣＥＢ・ＶＦ）／Ｉｄ＋（１／２）・（ＣＬ・ＶＣＣ）／Ｉｃ・・・・・（１）と表わせる。ここでＣＥＢ；バイポーラトランジスタ４３のエミッタ・ベー
ス間容量ＶＦ；バイポーラトランジスタ４３のターンオン電圧Ｉｄ；ＭＯＳＦＥＴ４０および４１５のドレイン電流ＣＬ；外部負荷容量ＶＣＣ；高電位電源電圧Ｉｃ；バイポーラトランジスタ４３のコレクタ電流である。

【０００６】式（１）の第１項はＢｉＭＩＳ回路の自己
遅延時間を示し、前述のＭＯＳＦＥＴ４０および４１が
ＢＪＴ４３をターンオン／ターンオフするための時間で
ある。また、式（１）の第２項はＢＪＴ４３が外部負荷
ＣＬを充放電する時間である。ＢＪＴ４３のターンオン
電圧ＶＦはバイポーラトランジスタのベースを構成する
半導体のバンドギャンプでほぼ決定されるためシリコン
のバイポーラトランジスタを想定すると、このターンオ
ン電圧ＶＦは約０．８Ｖの値になる。さらにエミッタ・
ベース間容量ＣＥＢはＢＪＴ４３５のエミッタ面積によ
り決定される。

【０００７】次に、図５および図６を参照して、このＢ
ｉＭＩＳ回路の論理レベルおよび論理振巾について説明
する。

【０００８】図５を参照すると、入力端子４にロウレベ
ルが入力されるとＰ−ＭＯＳＦＥＴ５０はオンしｎ−Ｍ
ＯＳＦＥＴ５１はオフし、ｎ−ＭＯＳＦＥＴ５４がオフ
しｎ−ＭＯＳＦＥＴ５８がオンするため、ＢＪＴ５３は
オンＢＪＴ５６はオフする。負荷プルアップ用ＢＪＴ５
３のベース電位はＰ−ＭＯＳＦＥＴ５０かオンしている
ので高電位電源端子１の高電位ＶＣＣになる。このＢＪ
Ｔ５３のコレクタ電位も高電位電源端子１に接続されて
いるため高電位ＶＣＣである。したがってその出力端子
２に接続しているＢＪＴ５３のエミッタ電位はＢＪＴ５
３のベース電位値ＶＣＣからＢＪＴ５３のターンオン電
圧ＶＦ分低い電位となりこのＢｉＭＩＳ回路は出力ハイ
レベルＶＯＨとして（ＶＣＣ−ＶＦ）を出力する。

【０００９】一方、入力端子４にハイレベルが入力され
ると、Ｐ−ＭＯＳＦＥＴ５０はオフ、ｎ−ＭＯＳＦＥＴ
５１はオン、ｎ−ＭＯＳＦＥＴ５１はオンおよびｎ−Ｍ
ＯＳＦＥＴ５８はオフするためＢＪＴ５３がオフしＢＪ
Ｔ５６がオンして出力端子２にロウレベルを出力する。
負荷プルダウン用ＢＪＴ５６のエミッタ電位は低電位電
源端子７の低電位ＧＮＤになりＢＪＴ５６ベース電位は
エミッタ電位からＢＪＴ５６のターンオン電圧ＶＦ分だ
け高い電位（ＧＮＤ＋ＶＦ）になる。ｎ−ＭＯＳＦＥＴ
５４がオンであるので出力端子２には出力ロウレベルＶ
ＯＬとしてこのＢＪＴ５６のベース電位（ＧＮＤ＋Ｖ
Ｆ）が出力される。

【００１０】したがって、このＢｉＭＩＳ回路の論理振
巾ＶＬは（ＶＣＣ−２・ＶＦ）となる。

【００１１】次に、図６を参照するとこのＢｉＮＭＯＳ
回路の入力端子４にロウレベルが入力されるとＰ−ＭＯ
ＳＦＥＴ６０がオンし、ｎ−ＭＯＳＦＥＴ６１がオフし
ｎ−ＭＯＳＦＥＴ６４がオフする。したがってこのＢｉ
ＮＭＯＳ回路の出力ハイレベルＶＯＨは前述のＢｉＭＩ
Ｓ回路の出力ハイレベルと同一値（ＶＣＣ−ＶＦ）とな
る。

【００１２】一方、入力端子４にハイレベルが入力され
るとＰ−ＭＯＳＦＥＴ６０はオフ、ｎ−ＭＯＳＦＥＴ６
１はオン、ｎ−ＭＯＳＦＥＴ６４はオンするためＢＪＴ
６３はオフして出力端子２にロウレベルを出力する。す
なわち出力ロウレベルはｎ−ＭＯＳＦＥＴ６４がオンし
ているため低電位ＧＮＤになる。

【００１３】したがって、このＢｉＮＭＯＳ回路の論理
振巾ＶＬは（ＶＣＣ−ＶＦ）となる。

【００１４】

【発明が解決しようとする課題】しかしながら、従来の
ＢｉＭＩＳ回路は、久保等により文献「ＢｉＣＭＯＳ技
術」（社団法人電子情報通信学会発行）４９ページから
にあるように、３．３Ｖ以下の低電圧で遅延時間が増大
し、ＣＭＯＳ回路に対し速度上の優位性が保てないとい
う問題を持つ。このことをより詳細に述べると、従来の
ＢｉＭＩＳ回路の論理振巾は電源電圧が低下すると減少
し、ＢｉＭＩＳ回路の入力段であるＭＯＳＦＥＴのソー
ス・ゲート間電圧ＶＳＧが低下してＭＯＳＦＥＴのドレ
イン電流Ｉｄが減少する。

【００１５】すなわち、式（１）の第１項は電源電圧が
低下すると急激に増大しＢｉＭＩＳ回路の遅延時間τｐ
ｄは増大する。一方、式（１）の第２項はバイポーラト
ランジスタの特性と外部負荷に依存し、電源電圧からの
依存性は少ない。

【００１６】この結果、電源電圧が３．３Ｖ以下の低電
圧でＢｉＭＩＳ回路の遅延時間が増大する問題点があっ
た。

【００１７】また、負荷プルアップ用ＢＪＴ５３（図５
の上側のＢＪＴ）は電源電圧の高電位側をＶＣＣ、低電
位側をＧＮＤとした時、ベース電位は最大ＶＣＣ、コレ
クタ電位もＶＣＣであるため、出力ノードであるエミッ
タ電位は（ＶＣＣ−ＶＦ）以上にはならない。さらに、
図５に示す従来のＢｉＣＭＯＳ回路は、出力端子２のプ
ルアップ、プルダウンともに負荷駆動能力の高いＢＪＴ
５３および５６を用いているため、高速に負荷の充放電
が出来る利点を有するが、負荷プルダウン時に、負荷容
量に溜った電荷を放電させるためのＢＪＴ５６（図５の
下側のＢＪＴ）のベース・コレクタ間が短縮するため、
出力負荷の電圧をＶＦ以下にはプルダウン出来ない。こ
のため、論理振幅は電源電圧（ＶＣＣ−２・ＶＦ）とな
り、次段にＭＯＳＦＥＴを駆動する場合、上述したよう
に次段ＭＯＳＦＥＴのソース・ゲート間電圧ＶＳＧが低
下し、高速動作を疎外する。

【００１８】図６に示すＢｉＮＭＯＳ回路はプルダウン
側にｎ−ＭＯＳＦＥＴを用い、出力負荷をＧＮＤレベル
にまでプルダウンできる様にしている。したがって出力
論理振幅は（ＶＣＣ−ＶＦ）となり、ＢｉＣＭＯＳ回路
と比べＶＦ分大きい。しかしながらＭＯＳＦＥＴ６４は
ＢＪＴ程大きな駆動能力はなく、ＭＯＳＦＥＴにＢＪＴ
並の駆動能力を持たせようとすると、必然的にＭＯＳＦ
ＥＴのサイズが大きくなり、入力容量が増加するため出
力プルダウン時間が長くなる問題もあった。

【００１９】したがって、本発明の目的は、３．３Ｖ以
下の低電源電圧でもＣＭＯＳ回路に対して高速動作し、
ＢｉＮＭＯＳ回路のように出力を電源電圧の低電位レベ
ルまでプルダウンすることが出来、さらに出力プルダウ
ン用のトランジスタにＭＯＳＦＥＴより電流駆動能力の
高いＢＪＴを使うことで、ＢｉＮＭＯＳに比べ高速に出
力をプルダウンするＢｉＭＩＳ回路を提供することにあ
る。

【００２０】

【課題を解決するための手段】本発明のＢｉＭＩＳ回路
は、バイポーラトランジスタのベース電極に電界効果ト
ランジスタのソース電極またはドレイン電極を接続し、
前記バイポーラトランジスタが導通状態では前記電界効
果トランジスタが非導通状態であり、前記バイポーラト
ランジスタが非導通状態では前記電界効果トランジスタ
が導通状態である様に前記バイポーラトランジスタのエ
ミッタ電極およびコレクタ電極ならびに前記電界効果ト
ランジスタのソース電極およびドレイン電極およびゲー
ト電極の各電位を設定するＭＩＳ回路において、前記電
界効果トランジスタのターンオン電圧を前記バイポーラ
トランジスタのターンオン電圧より小さく設定し、さら
に前記バイポーラトランジスタの非導通状態のとき前記
バイポーラトランジスタのベース電位を前記バイポーラ
トランジスタのエミッタ電位より前記電界効果トランジ
スタのターンオン電圧分以上の電位差を有する電位レベ
ルに保つＢｉＭＩＳ回路であり、コレクタ電極を高電位
電源端子に接続しエミッタ電極を出力端子に接続する第
１のｎｐｎ型バイポーラトランジスタと、ソース電極を
前記高電位電源端子に接続しゲート電極を入力端子に接
続しドレイン電極を前記第１のｎｐｎ型バイポーラトラ
ンジスタのベース電極に接続する第１のＰ型電界効果ト
ランジスタと、ドレイン電極を前記第１のｎｐｎ型バイ
ポーラトランジスタのベース電極に接続しゲート電極を
前記入力端子に接続する第１のｎ型電界効果トランジス
タと、ドレイン電極およびゲート電極のそれぞれを前記
第１のｎ型電界効果トランジスタのソース電極に接続し
ソース電極を低電位電源端子に接続する第２のｎ型電界
効果トランジスタと、コレクタ電極を前記出力端子に接
続しエミッタ電極を前記低電位電源端子に接続する第２
のｎｐｎ型バイポーラトランジスタと、ソース電極を前
記第２のｎｐｎ型バイポーラトランジスタのベース電極
に接続しゲート電極を前記入力端子に接続しドレイン電
極を前記第２のｎ型電界効果トランジスタのドレイン電
極およびゲート電極に接続する第３のｎ型電界効果トラ
ンジスタと、ソース電極を前記第２のｎｐｎ型バイポー
ラトランジスタのベース電極に接続しゲート電極を前記
入力端子に接続しドレイン電極を前記低電位電源端子に
接続する第２のＰ型電界効果トランジスタとを有する構
成である。

【００２１】また、前記第２のｎ型電界効果トランジス
タのターンオ電圧を前記第１のｎｐｎ型バイポーラトラ
ンジスタのターンオン電圧より小さく設定し前記第１の
ｎｐｎ型バイポーラトランジスタの非導通状態のとき前
記第１のｎｐｎ型バイポーラトランジスタのベース電位
を前記第１のｎｐｎ型バイポーラトランジスタのエミッ
タ電位より前記第２のｎ型電界効果トランジスタのター
ンオン電圧分高い電位レベルに保ち、前記第２のＰ型電
界効果トランジスタのターンオン電圧を前記第２のｎｐ
ｎ型バイポーラトランジスタのターンオン電圧より小さ
く設定し前記第２のｎｐｎ型バイポーラトランジスタの
非導通状態のとき前記第２のｎｐｎ型バイポーラトラン
ジスタのベース電位を前記第２のｎｐｎ型バイポーラト
ランジスタのエミッタ電位より前記第２のＰ型電界効果
トランジスタのターンオン電圧分高い電位レベルに保つ
構成とすることもできる。

【００２２】また、本発明の他のＢｉＭＩＳ回路は、バ
イポーラトランジスタのベース電極に電界効果トランジ
スタのソース電極またはドレイン電極を接続し、前記バ
イポーラトランジスタが導通状態では前記電界効果トラ
ンジスタが非導通状態であり、前記バイポーラトランジ
スタが非導通状態では前記電界効果トランジスタが導通
状態である様に前記バイポーラトランジスタのエミッタ
電極およびコレクタ電極ならびに前記電界効果トランジ
スタのソース電極およびドレイン電極およびゲート電極
の各電位を設定するＢｉＭＩＳ回路において、前記電界
効果トランジスタのターンオン電圧を前記バイポーラト
ランジスタのターンオン電圧より小さく設定し、さらに
前記バイポーラトランジスタの非導通状態のとき前記バ
イポーラトランジスタのベース電位を前記ボイポーラト
ランジスタのエミッタ電位より前記電界効果トランジス
タのターンオン電圧を前記バイポーラトランジスタのタ
ーンオン電圧分以上の電位差を有する電位レベルに保つ
ＢｉＭＩＳ回路であり、コレクタ電極を低電位電源端子
に接続しエミッタ電極を出力端子に接続する第１のｐｎ
ｐ型バイポーラトランジスタと、ソース電極を前記低電
位電源端子に接続しゲート電極を入力端子に接続しドレ
イン電極を前記第１のｐｎｐ型バイポーラトランジスタ
のベース電極に接続する第１のｎ型電界効果トランジス
タと、ドレイン電極を前記第１のｐｎｐ型バイポーラト
ランジスタのベース電極に接続しゲート電極を前記入力
端子に接続する第１のｐ型電界効果トランジスタと、ド
レイン電極およびゲート電極のそれぞれを前記第１のＰ
型電界効果トランジスタのソース電極に接続しソース電
極を高電位電源端子に接続する第２のＰ型電界効果トラ
ンジスタと、コレクタ電極を前記出力端子に接続しエミ
ッタ電極を前記高電位電源端子に接続する第２のｐｎｐ
型バイポーラトランジスタと、ソース電極を前記第２の
ｐｎｐ型バイポーラトランジスタのベース電極に接続し
ゲート電極を前記入力端子に接続しドレイン電極を前記
第２のｐ型電界効果トランジスタのドレイン電極および
ゲート電極に接続する第３のｐ型電界効果トランジスタ
と、ソース電極を前記第２のｐｎｐ型バイポーラトラン
ジスタのベース電極に接続しゲート電極を前記入力端子
に接続しドレイン電極を前記高電位電源端子に接続する
第２のｎ型電界効果トランジスタとを有する構成であ
る。

【００２３】さらに、前記第２のｐ型電界効果トランジ
スタのターンオン電圧を前記第１のｐｎｐ型バイポーラ
トランジスタのターンオン電圧より小さく設定し前記第
１のｐｎｐ型バイポーラトランジスタの非導通状態のと
き前記第１のｐｎｐ型バイポーラトランジスタのベース
電位を前記第１のｐｎｐ型バイポーラトランジスタのエ
ミッタ電位より前記第２のｐ型電界効果トランジスタの
ターンオン電圧分低い電位レベルに保ち、前記第２のｎ
型電界効果トランジスタのターンオン電圧を前記第２の
ｐｎｐ型バイポーラトランジスタのターンオン電圧より
小さく設定し前記第２のｐｎｐ型バイポーラトランジス
タの非導通状態のとき前記第２のｐｎｐ型バイポーラト
ランジスタのベース電位を前記第２のｐｎｐバイポーラ
トランジスタのエミッタ電位より前記第２のｎ型電界効
果トランジスタのターンオン電圧分低い電位レベルに保
つ構成とすることもできる。

【００２４】

【実施例】次に、本発明のＢｉＭＩＳ回路について図面
を参照して説明する。

【００２５】まず、本発明のＢｉＭＩＳ回路の基本動作
を説明する図３および従来技術のＢｉＭＩＳ回路の基本
動作を説明する図４を参照すると、本発明のＢｉＭＩＳ
回路の基本動作は、ＭＯＳＦＥＴ３０および３１のドレ
イン電流ＩｄによりＢＪＴ３３のベースを充放電してＢ
ＪＴ３３をＯＮ、ＯＦＦさせ、ＢＪＴ３３の負荷駆動能
力の大きいことを利用して、高速に負荷の充放電を行う
ことにある。

【００２６】低電源電圧でＢｉＭＩＳ回路を高速動作す
るためには、式（１）の第１項を小さくする必要があ
る。このためにＭＯＳＦＥＴ３０および３１のドレイン
電流Ｉｄを増大する必要がある。一般的設計手法によれ
ばＭＯＳＦＥＴのゲート幅Ｗｇを大きくすることが考え
られるが、これはＢｉＭＩＳ回路の入力容量を増大させ
ることになり好ましくない。

【００２７】図４に示す従来の回路では、ＢＪＴ４３を
ＯＮさせるために、ＢＪＴ４３のベース電位をエミッタ
電位（通常のＢｉＭＩＳ回路の低電位レベル（ＧＮＤレ
ベル））からＶＦだけ高い電位まで変化させる必要があ
る。このため、式（１）第１項にＶＦの項が表れる。Ｂ
ＪＴ４３はエミッタ／ベース間電圧ＶＥＢをＶＦの電圧
だけ印加すればＯＮ状態になる。従って、図３に示すよ
うな回路構成を用いてＢＪＴ３３ベース電位の低電位レ
ベルをエミッタ電位からＭＯＳＦＥＴ３２のターンオン
電圧（ＶＴ）分だけ高電位に保つことで、ＢＪＴ４３の
エミッタ／ベース間電圧ＶＥＢにＶＦ分の電圧を印加し
ても、ベース電位の変化分Ｖａは（Ｖａ＝ＶＦ−ＶＴ）
に低減できる。このため、式（１）中のＶＦの項はＶａ
＝ＶＦ−ＶＴとなり、式（１）の第１項を小さくするこ
とが出来る。

【００２８】次に、本発明の第１の実施例のＢｉＭＩＳ
回路の回路図を示す図１を参照すると、この実施例のＢ
ｉＭＩＳ回路はソースが高電位電源端子１に、ゲートが
入力端子４に、ドレインが第１のｎｐｎ型バイポーラト
ランジスタ１３のベースに接続された第１のｐ型電界効
果トランジスタ１０と、ドレインが第１のｎｐｎ型バイ
ポーラトランジスタ１３のベースに、ゲートが入力端子
４に、ソースが第２のｎ型電界効果トランジスタ１２の
ドレインおよびゲートに接続された第１のｎ型電界効果
トランジスタ１１と、ドレインおよびゲートが第１のｎ
型電界効果トランジスタ１１のソースに、ソースが低電
位電源端子７に接続された第２のｎ型電界効果トランジ
スタ１２と、ソースが第２のｎｐｎ型バイポーラトラン
ジスタ１６のベースに、ゲートが入力端子４に、ドレイ
ンが第２のｎ型電界効果トランジスタ１２のドレインお
よびゲートに接続された第３のｎ型電界効果トランジス
タ１４と、ソースが第２のｎｐｎ型バイポーラトランジ
スタ１６のベースに、ゲートが入力端子４に、ドレイン
が低電位電源端子７に接続された第３のｐ型電界効果ト
ランジスタ１５と、コレクタが高電位電源端子１にエミ
ッタが出力端子２に接続された第１のｎｐｎ型電界効果
トランジスタ１５と、コレクタが高電位電源端子に、エ
ミッタが出力端子２に接続された第１のｎｐｎ型バイポ
ーラトランジスタ１３と、コレクタが出力端子２に、エ
ミッタが低電位電源端子７に接続された第２のｎｐｎ型
バーイポーラトランジスタ１６とで構成される。

【００２９】この実施例のＢｉＭＩＳ回路のＢＪＴ１３
および１６のターンオン電圧ＶＦはバイポーラトランジ
スタを構成する半導体材料で決定されており、シリコン
半導体の場合は約０．８Ｖである。Ｐ−ＭＯＳＦＥＴ１
５のターンオン電圧Ｖｔｐおよびｎ−ＭＯＳＦＥＴ１２
のターンオン電圧Ｖｔｎは｜Ｖｔｐ｜＜｜ＶＦ｜および
｜Ｖｔｎ｜＜｜ＶＦ｜となる様に設定して設計する。

【００３０】これにより、ＢＪＴ１３のベースノードの
低電位側はｎ−ＭＯＳＦＥＴ１２のターンオン電圧Ｖｔ
ｎ以下に下らないしまたＢＪＴ１６のベースノードの低
電位側もＰ−ＭＯＳＦＥＴ１５のターンオン電圧Ｖｔｐ
以下に下らない。したがって、ＢＪＴ１３をターンオン
するためにはＢＪＴ１３のベース容量をＣＥＢ１３とし
て、ＢＪＴ１３のベースノードから式（２）による電荷
Ｑ１３を注入すればよい。

【００３１】Ｑ１３＝ＣＥＢ１３×（ＶＦ−Ｖｔｎ）・・・・・（２）またＢＪＴ１６をターンオンするためにはＢＪＴ１６の
ベース容量をＣＥＢ１６として、ＢＪＴ１６のベースノ
ードから式（３）による電荷Ｑ１６を注入すればよい。

【００３２】Ｑ１６＝ＶＥＢ１６×（ＶＦ−Ｖｔｐ）・・・・・（３）ここでＢＪＴ１３およびＢＪＴ１６の駆動電流をＩとす
るとＢＪＴ１３およびＢＪＴ１６のターンオン時間τ１
３およびτ１６は τ１３＝Ｑ１３／Ｉ＝ＣＥＢ１３×（ＶＦ−Ｖｔｎ）／Ｉ τ１６＝Ｑ０６／Ｉ＝ＣＥＢ１６×（ＶＦ−Ｖｔｐ）／Ｉとそれぞれなり、ベースノードの低電位側をエミッタ電
位と同電位に下げる通常のＢｉＭＩＳ回路に比較し、プ
ルアップ側（ＢＪＴ１３）はＣＥＢ１３×（Ｖｔｎ／
Ｉ）だけ、プルダウン側（ＢＪＴ１６）はＣＥＢ１３×
（Ｖｔｎ／Ｉ）だけ高速にターンオンすることができ
る。

【００３３】さらに、従来技術のＢｉＭＩＳ回路と違
い、出力負荷プルダウン時にプルダウン側ＢＪＴ１６
（図１下側のＢＪＴ）のベース／コレクタ間が短絡しな
い構造と成っているため出力負荷はＧＮＤレベルまでプ
ルダウン出来、ＢＪＴ１６の高速負荷充放電特性を生か
しながら、論理振幅を（ＶＣＣ−ＶＦ）レベルと大きく
取ることが出来る。このため、次段にＭＯＳＦＥＴを用
いた回路が接続されても、従来のＢｉＭＩＳ回路に比べ
ＭＯＳＦＥＴのソース／ゲート間電圧ＶＳＧをＢＪＴの
ターンオン電圧ＶＦ（〜０．８Ｖ）分大きく取ることが
出来、次段のゲートも高速動作させることが出来る。ま
た、従来のＢｉＮＭＯＳ回路と比較しても、ＢＪＴ１３
および１６のターンオン電圧ＶＦのそれぞれを疑似的に
低減した分だけターンオン、ターンオフ動作が高速で、
さらに負荷のプルアップ時間τｒが殆ど同じであるため
ＢｉＮＭＯＳ回路のようにプルアップ時間τｒとプルダ
ウン時間τｆが大きく違うことによる、設計上の不都合
はない。

【００３４】この第１の実施例のＢｉＭＩＳ回路の出力
ハイレベルＶＯＨはＶＯＨ＝ＶＣＣ−ＶＦで、出力ロー
レベルＶＯＬはＶＯＬ＝ＧＮＤであるので、ＢＪＴ１３
およびＢＪＴ１６のベース電位変化分Ｖａをそれぞれ
０．２Ｖとすると、Ｐ−ＭＯＳＦＥＴ１５のターンオン
電圧Ｖｔｐ１５はＶｔｐ１５＝０．２−０．８＝−０．６（Ｖ）ｎ−ＭＯＳＦＥＴ１２のターンオン電圧Ｖｔｎ１２はＶｔｎ１２＝０．８−０．２＝０．６（Ｖ）として設計できる。なお、定常状態においてはＢＪＴ１
３と１６は共にオフ状態になる。従って出力端子２は高
インピーダンス状態になり、出力端子２の電位はＢｉＭ
ＯＳからは制御していない状態となる。しかし入力端子
４の電位が”Ｌ”から”Ｈ”に変わる時点でトランジェ
ントに出力端子２を”Ｌ”に駆動することができるの
で、”Ｈ”の入力には”Ｌ”を、”Ｌ”の入力には”
Ｈ”を出力することができる。これはアクティブプルダ
ウン方式としてバイポーラ回路で周知である。

【００３５】次に、本発明の第２の実施例を示す図２を
参照すると、この実施例は第１の実施例のｎｐｎ型ＢＪ
Ｔの代りにｐｎｐ型ＢＪＴを用い、Ｐ−ＭＯＳＦＥＴの
代わりにｎ−ＭＯＳＦＥＴを用い、ｎ−ＭＯＳＦＥＴの
代わりにＰ−ＭＯＳＦＥＴを用いることで第１の実施例
のＢｉＭＩＳ回路と相補的な回路が実現できる。動作原
理および設計方法は第１の実施例と同様に説明できるの
で詳細な説明は省略する。

【００３６】０．５５μｍのＢｉＣＭＯＳプロセスを想
定し、ＣＭＯＳインバータ回路と本発明のＢｉＭＩＳ回
路のインバータ回路で入力容量を０．１ｐＦ、ファンア
ウト４、ＶＣＣ＝２Ｖとして条件下で比較すると、ＣＭ
ＯＳ回路の比較し本発明のＢｉＭＩＳ回路の場合１．４
倍の高速化、４０％の低消費電力化が達成できる。

【００３７】なお、本発明によるＢｉＭＩＳ回路構成で
はバイポーラトランジスタのオフ時のオフ電流が増加す
るがその増加分はオン時の電流に比較して１／２２００
と極めて小さく、ほとんど無視できる。

【００３８】

【発明の効果】以上、説明したように、本発明のＢｉＭ
ＩＳ回路は、バイポーラトランジスタが非導通の状態
で、そのベース電位が電界効果トランジスタのターンオ
ン電圧分だけ、エミッタ電位から高い電位レベルに保た
れるため、バイポーラトランジスタをターンオンするた
めの時間が大幅に短縮でき、同一のプロセス、入力容
量、電源電圧を持つＣＭＯＳ回路に比べ、３．３Ｖ以下
の電圧においても高速に動作することが可能である。さ
らに、従来のＢｉＣＭＯＳ回路に比べ、同一の電源電圧
下でも論理振幅がＶＦ（〜０．８Ｖ）分大きく取れる。
このため、低電圧高速動作が要求されるＬＳＩにおい
て、非常に有力な基本ゲート回路となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＢｉＭＩＳ回路の回路
図である。

【図２】本発明の第２の実施例のＢｉＭＩＳ回路の回路
図である。

【図３】本発明によるＢｉＭＩＳ回路の動作原理を示す
回路図である。

【図４】従来技術のＢｉＭＩＳ回路の動作原理を示す回
路図である。

【図５】従来技術のＢｉＭＩＳ回路の回路図である。

【図６】従来技術のＢｉＮＭＯＳ回路の回路図である。

【符号の説明】

１高電位電源端子２出力端子４入力端子７低電位電源端子１０，１５，２１，２２，２４，３０，４０，５０，６
０Ｐ−ＭＯＳＦＥＴ１１，１２，１４，２０，２５，３１，３２，４１，５
１，５４，５８，６１，６４ｎ−ＭＯＳＦＥＴ１３，１６，３３，４３，５３，５６，６３ｎｐｎ
型バイポーラトランジスタ２３，２６ｐｎｐ型バイポーラトランジスタＣＥＢ１３，ＣＥＢ１６エミッタ／ベース間容量ＣＬ外部負荷容量Ｉｃコレクタ電流Ｉｄドレイン電流Ｑ１３，Ｑ１６バイポーラトランジスタの電荷Ｖａベース電位変化分電圧ＶＣＣ高電位電源電圧ＶＦバイポーラトランジスタのターンオン電圧ＶＴ，Ｖｔｎ，ＴｔｐＭＯＳＦＥＴのターンオン電
圧ＶＯＨハイレベルＶＯＬロウレベル

Claims

(57)【特許請求の範囲】

【請求項１】バイポーラトランジスタのベース電極に
電界効果トランジスタのソース電極またはドレイン電極
を接続し、前記バイポーラトランジスタが導通状態では
前記電界効果トランジスタが非導通状態であり、前記バ
イポーラトランジスタが非導通状態では前記電界効果ト
ランジスタが導通状態である様に前記バイポーラトラン
ジスタのエミッタ電極およびコレクタ電極ならびに前記
電界効果トランジスタのソース電極およびドレイン電極
およびゲート電極の各電位を設定するＭＩＳ回路におい
て、前記電界効果トランジスタのターンオン電圧を前記
バイポーラトランジスタのターンオン電圧より小さく設
定し、さらに前記バイポーラトランジスタの非導通状態
のとき前記バイポーラトランジスタのベース電位を前記
バイポーラトランジスタのエミッタ電位より前記電界効
果トランジスタのターンオン電圧分以上の電位差を有す
る電位レベルに保つＢｉＭＩＳ回路であり、コレクタ電
極を高電位電源端子に接続しエミッタ電極を出力端子に
接続する第１のｎｐｎ型バイポーラトランジスタと、ソ
ース電極を前記高電位電源端子に接続しゲート電極を入
力端子に接続しドレイン電極を前記第１のｎｐｎ型バイ
ポーラトランジスタのベース電極に接続する第１のＰ型
電界効果トランジスタと、ドレイン電極を前記第１のｎ
ｐｎ型バイポーラトランジスタのベース電極に接続しゲ
ート電極を前記入力端子に接続する第１のｎ型電界効果
トランジスタと、ドレイン電極およびゲート電極のそれ
ぞれを前記第１のｎ型電界効果トランジスタのソース電
極に接続しソース電極を低電位電源端子に接続する第２
のｎ型電界効果トランジスタと、コレクタ電極を前記出
力端子に接続しエミッタ電極を前記低電位電源端子に接
続する第２のｎｐｎ型バイポーラトランジスタと、ソー
ス電極を前記第２のｎｐｎ型バイポーラトランジスタの
ベース電極に接続しゲート電極を前記入力端子に接続し
ドレイン電極を前記第２のｎ型電界効果トランジスタの
ドレイン電極およびゲート電極に接続する第３のｎ型電
界効果トランジスタと、ソース電極を前記第２のｎｐｎ
型バイポーラトランジスタのベース電極に接続しゲート
電極を前記入力端子に接続しドレイン電極を前記低電位
電源端子に接続する第２のｐ型電界効果トランジスタと
を有するＢｉＭＩＳ回路。
【請求項２】前記第２のｎ型電界効果トランジスタの
ターンオン電圧を前記第１のｎｐｎ型バイポーラトラン
ジスタのターンオン電圧より小さく設定し前記第１のｎ
ｐｎ型バイポーラトランジスタの非導通状態のとき前記
第１のｎｐｎ型バイポーラトランジスタのベース電位を
前記第１のｎｐｎ型バイポーラトランジスタのエミッタ
電位より前記第２のｎ型電界効果トランジスタのターン
オン電圧分高い電位レベルに保ち、前記第２のＰ型電界
効果トランジスタのターンオン電圧を前記第２のｎｐｎ
型バイポーラトランジスタのターンオン電圧より小さく
設定し前記第２のｎｐｎ型バイポーラトランジスタの非
導通状態のとき前記第２のｎｐｎ型バイポーラトランジ
スタのベース電位を前記第２のｎｐｎ型バイポーラトラ
ンジスタのエミッタ電位より前記第２のＰ型電界効果ト
ランジスタのターンオン電圧分高い電位レベルに保つこ
とを特徴とする請求項１記載のＢｉＭＩＳ回路。
【請求項３】バイポーラトランジスタのベース電極に
電界効果トランジスタのソース電極またはドレイン電極
を接続し、前記バイポーラトランジスタが導通状態では
前記電界効果トランジスタが非導通状態であり、前記バ
イポーラトランジスタが非導通状態では前記電界効果ト
ランジスタが導通状態である様に前記バイポーラトラン
ジスタのエミッタ電極およびコレクタ電極ならびに前記
電界効果トランジスタのソース電極およびドレイン電極
およびゲート電極の各電位を設定するＢｉＭＩＳ回路に
おいて、前記電界効果トランジスタのターンオン電圧を
前記バイポーラトランジスタのターンオン電圧より小さ
く設定し、さらに前記バイポーラトランジスタの非導通
状態のとき前記バイポーラトランジスタのベース電位を
前記ボイポーラトランジスタのエミッタ電位より前記電
界効果トランジスタのターンオン電圧分以上の電位差を
有する電位レベルに保つＢｉＭＩＳ回路であり、コレク
タ電極を低電位電源端子に接続しエミッタ電極を出力端
子に接続する第１のｐｎｐ型バイポーラトランジスタ
と、ソース電極を前記低電位電源端子に接続しゲート電
極を入力端子に接続しドレイン電極を前記第１のｐｎｐ
型バイポーラトランジスタのベース電極に接続する第１
のｎ型電界効果トランジスタと、ドレイン電極を前記第
１のｐｎｐ型バイポーラトランジスタのベース電極に接
続しゲート電極を前記入力端子に接続する第１のｐ型電
界効果トランジスタと、ドレイン電極およびゲート電極
のそれぞれを前記第１のＰ型電界効果トランジスタのソ
ース電極に接続しソース電極を高電位電源端子に接続す
る第２のＰ型電界効果トランジスタと、コレクタ電極を
前記出力端子に接続しエミッタ電極を前記高電位電源端
子に接続する第２のｐｎｐ型バイポーラトランジスタ
と、ソース電極を前記第２のｐｎｐ型バイポーラトラン
ジスタのベース電極に接続しゲート電極を前記入力端子
に接続しドレイン電極を前記第２のｐ型電界効果トラン
ジスタのドレイン電極およびゲート電極に接続する第３
のｐ型電界効果トランジスタと、ソース電極を前記第２
のｐｎｐ型バイポーラトランジスタのベース電極に接続
しゲート電極を前記入力端子に接続しドレイン電極を前
記高電位電源端子に接続する第２のｎ型電界効果トラン
ジスタとを有するＢｉＭＩＳ回路。
【請求項４】前記第２のｐ型電界効果トランジスタの
ターンオン電圧を前記第１のｐｎｐ型バイポーラトラン
ジスタのターンオン電圧より小さく設定し前記第１のｐ
ｎｐ型バイポーラトランジスタの非導通状態のとき前記
第１のｐｎｐ型バイポーラトランジスタのベース電位を
前記第１のｐｎｐ型バイポーラトランジスタのエミッタ
電位より前記第２のｐ型電界効果トランジスタのターン
オン電圧分低い電位レベルに保ち、前記第２のｎ型電界
効果トランジスタのターンオン電圧を前記第２のｐｎｐ
型バイポーラトランジスタのターンオン電圧より小さく
設定し前記第２のｐｎｐ型バイポーラトランジスタの非
導通状態のとき前記第２のｐｎｐ型バイポーラトランジ
スタのベース電位を前記第２のｐｎｐバイポーラトラン
ジスタのエミッタ電位より前記第２のｎ型電界効果トラ
ンジスタのターンオン電圧分低い電位レベルに保つこと
を特徴とする請求項３記載のＢｉＭＩＳ回路。