JPH09307420A - 出力バッファ - Google Patents
出力バッファInfo
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- JPH09307420A JPH09307420A JP8144908A JP14490896A JPH09307420A JP H09307420 A JPH09307420 A JP H09307420A JP 8144908 A JP8144908 A JP 8144908A JP 14490896 A JP14490896 A JP 14490896A JP H09307420 A JPH09307420 A JP H09307420A
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Abstract
(57)【要約】
【課題】 出力バッファの高速化、低電圧化、低消費
電力化の達成。 【解決手段】 低しきい値電圧のｎＭＯＳトランジス
タＱ１と高しきい値のｎＭＯＳトランジスタを正電源と
接地との間に直列接続し、トランジスタＱ１のゲートを
入力節点Ｔ１に、トランジスタＱ２のゲートを入力節点
Ｔ２に、両トランジスタＱ１、Ｑ２の共通接続点を出力
節点Ｔ３に接続した。
電力化の達成。 【解決手段】 低しきい値電圧のｎＭＯＳトランジス
タＱ１と高しきい値のｎＭＯＳトランジスタを正電源と
接地との間に直列接続し、トランジスタＱ１のゲートを
入力節点Ｔ１に、トランジスタＱ２のゲートを入力節点
Ｔ２に、両トランジスタＱ１、Ｑ２の共通接続点を出力
節点Ｔ３に接続した。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタを使用したＬＳＩにおいて、ＬＳＩチップ内の電気
信号を外部に取り出すため等に設ける出力バッファに係
り、特に低電源電圧化、高速化、低消費電力化を図った
出力バッファに関するものである。
スタを使用したＬＳＩにおいて、ＬＳＩチップ内の電気
信号を外部に取り出すため等に設ける出力バッファに係
り、特に低電源電圧化、高速化、低消費電力化を図った
出力バッファに関するものである。
【０００２】
【従来の技術】従来の出力バッファについては、例えば
特開平６−１６３３１８号を参照されたい。その要部の
回路構成を図５に示す。４は従来の出力バッファであ
り、ｐ型ＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳ
トランジスタと呼ぶ）Ｑ４と、ｎ型ＭＯＳ電界効果トラ
ンジスタ（以下、ｎＭＯＳトランジスタと呼ぶ）Ｑ２と
から構成されている。Ｔ１、Ｔ２は入力節点、Ｔ３は出
力節点である。
特開平６−１６３３１８号を参照されたい。その要部の
回路構成を図５に示す。４は従来の出力バッファであ
り、ｐ型ＭＯＳ電界効果トランジスタ（以下、ｐＭＯＳ
トランジスタと呼ぶ）Ｑ４と、ｎ型ＭＯＳ電界効果トラ
ンジスタ（以下、ｎＭＯＳトランジスタと呼ぶ）Ｑ２と
から構成されている。Ｔ１、Ｔ２は入力節点、Ｔ３は出
力節点である。
【０００３】このような出力バッファでは、低電源電圧
化のために電源電圧Ｖddを低くしていくと、ｐＭＯＳト
ランジスタＱ４とｎＭＯＳトランジスタＱ２の駆動力を
釣り合わせるため、ｐＭＯＳトランジスタＱ４のサイズ
を大きくする必要がある。このため、出力節点Ｔ３の寄
生容量Ｃの値が増大し、出力節点Ｔ３を高速に駆動でき
なくなるという問題があった。
化のために電源電圧Ｖddを低くしていくと、ｐＭＯＳト
ランジスタＱ４とｎＭＯＳトランジスタＱ２の駆動力を
釣り合わせるため、ｐＭＯＳトランジスタＱ４のサイズ
を大きくする必要がある。このため、出力節点Ｔ３の寄
生容量Ｃの値が増大し、出力節点Ｔ３を高速に駆動でき
なくなるという問題があった。
【０００４】そこで、従来では、ｐＭＯＳトランジスタ
Ｑ４のしきい値電圧の絶対値を、ｎＭＯＳトランジスタ
Ｑ２のそれに比べて小さく設定することで、ｐＭＯＳト
ランジスタＱ４の駆動力を確保すると共に、高速化、小
型化を図り、出力節点Ｔ３の寄生容量Ｃの値を低減して
いる。この寄生容量Ｃの値は、数十〜百ｐＦのオーダで
ある。
Ｑ４のしきい値電圧の絶対値を、ｎＭＯＳトランジスタ
Ｑ２のそれに比べて小さく設定することで、ｐＭＯＳト
ランジスタＱ４の駆動力を確保すると共に、高速化、小
型化を図り、出力節点Ｔ３の寄生容量Ｃの値を低減して
いる。この寄生容量Ｃの値は、数十〜百ｐＦのオーダで
ある。
【０００５】出力バッファ４の出力は、「Ｌ」レベル
（＝Ｖgnd ＝０Ｖ）、又は「Ｈ」レベル（＝Ｖdd）、又
はハイインピーダンスのいずれかの状態をとる。図５で
は、入力節点Ｔ１に「Ｈ」レベルの信号、Ｔ２に「Ｌ」
レベルの信号を入力し、両ＭＯＳトランジスタＱ４、Ｑ
２を共に遮断状態に制御して、出力節点Ｔ３をハイイン
ピーダンスにした状態を示している。
（＝Ｖgnd ＝０Ｖ）、又は「Ｈ」レベル（＝Ｖdd）、又
はハイインピーダンスのいずれかの状態をとる。図５で
は、入力節点Ｔ１に「Ｈ」レベルの信号、Ｔ２に「Ｌ」
レベルの信号を入力し、両ＭＯＳトランジスタＱ４、Ｑ
２を共に遮断状態に制御して、出力節点Ｔ３をハイイン
ピーダンスにした状態を示している。
【０００６】ｐＭＯＳトランジスタＱ４の駆動力は、し
きい値電圧の絶対値を下げることで確保できるが、ＭＯ
Ｓトランジスタのしきい値電圧を低くするとサブスレッ
ショルドリーク電流が増大する。そのため、ｐＭＯＳト
ランジスタＱ４のリーク電流（Ｉleak）はｎＭＯＳトラ
ンジスタＱ２のそれに比べて大きくなる。ハイインピー
ダンスの状態では、ｎＭＯＳトランジスタＱ２が遮断状
態となるため、ｐＭＯＳトランジスタＱ４のリーク電流
が接地に流れることを防ぐことができるが、寄生容量Ｃ
へ流れてしまう。ｐＭＯＳトランジスタＱ４のリーク電
流は寄生容量Ｃが電源電圧Ｖddに充電されるまで流れ続
ける。
きい値電圧の絶対値を下げることで確保できるが、ＭＯ
Ｓトランジスタのしきい値電圧を低くするとサブスレッ
ショルドリーク電流が増大する。そのため、ｐＭＯＳト
ランジスタＱ４のリーク電流（Ｉleak）はｎＭＯＳトラ
ンジスタＱ２のそれに比べて大きくなる。ハイインピー
ダンスの状態では、ｎＭＯＳトランジスタＱ２が遮断状
態となるため、ｐＭＯＳトランジスタＱ４のリーク電流
が接地に流れることを防ぐことができるが、寄生容量Ｃ
へ流れてしまう。ｐＭＯＳトランジスタＱ４のリーク電
流は寄生容量Ｃが電源電圧Ｖddに充電されるまで流れ続
ける。
【０００７】
【発明が解決しようとする課題】したがって、従来形の
出力バッファ４では、出力節点Ｔ３がハイインピーダン
スになる場合に、寄生容量Ｃに電荷を充電する分だけ余
分に電力を消費する。特に、寄生容量Ｃの値が大きい場
合は、その容量Ｃを充電するために多くの電力を消費す
るので、低消費電力を重視するＭＯＳＬＳＩでは大きな
問題となる。
出力バッファ４では、出力節点Ｔ３がハイインピーダン
スになる場合に、寄生容量Ｃに電荷を充電する分だけ余
分に電力を消費する。特に、寄生容量Ｃの値が大きい場
合は、その容量Ｃを充電するために多くの電力を消費す
るので、低消費電力を重視するＭＯＳＬＳＩでは大きな
問題となる。
【０００８】本発明の目的は、上記した問題を解決し、
高速化、低電源電圧化を図り、同時に出力がハイインピ
ーダンスの場合に出力節点に流れるリーク電流による電
力消費を低減した出力バッファを提供することである。
高速化、低電源電圧化を図り、同時に出力がハイインピ
ーダンスの場合に出力節点に流れるリーク電流による電
力消費を低減した出力バッファを提供することである。
【０００９】第１の発明は、第１、第２の入力節点に印
加する高電位又は低電位の２つの入力信号により出力節
点の電位を高電位、低電位、又はハイインピーダンスの
状態に制御する出力バッファにおいて、低しきい値電圧
の第１の電界効果トランジスタと高しきい値の第２の電
界効果トランジスタを第１の電源と第２の電源との間に
直列接続し、前記第１の電界効果トランジスタのゲート
を前記第１の入力節点に接続すると共に、前記第２の電
界効果トランジスタのゲートを前記第２の入力節点に接
続し、前記第１、第２の電界効果トランジスタの共通接
続点を前記出力節点に接続し、且つ前記第１、第２の電
界効果トランジスタを同一導電型として構成した。
加する高電位又は低電位の２つの入力信号により出力節
点の電位を高電位、低電位、又はハイインピーダンスの
状態に制御する出力バッファにおいて、低しきい値電圧
の第１の電界効果トランジスタと高しきい値の第２の電
界効果トランジスタを第１の電源と第２の電源との間に
直列接続し、前記第１の電界効果トランジスタのゲート
を前記第１の入力節点に接続すると共に、前記第２の電
界効果トランジスタのゲートを前記第２の入力節点に接
続し、前記第１、第２の電界効果トランジスタの共通接
続点を前記出力節点に接続し、且つ前記第１、第２の電
界効果トランジスタを同一導電型として構成した。
【００１０】第２の発明は、第１の発明において、前記
第１の電界効果トランジスタに並列に該第１の電界効果
トランジスタと逆導電型で且つ高しきい値電圧の第３の
電界効果トランジスタを接続し、該第３の電界効果トラ
ンジスタのゲートをインバータを介して前記第１の入力
節点に接続して構成した。
第１の電界効果トランジスタに並列に該第１の電界効果
トランジスタと逆導電型で且つ高しきい値電圧の第３の
電界効果トランジスタを接続し、該第３の電界効果トラ
ンジスタのゲートをインバータを介して前記第１の入力
節点に接続して構成した。
【００１１】第３の発明は、第１又は第２の発明におい
て、前記第１の電界効果トランジスタをｎ型とし、前記
第１の電源を高電位電源とし、前記第２の電源を低電位
電源とし、且つ前記第１の入力節点と前記第１の電界効
果トランジスタのゲートとの間に、入力する信号の電位
を前記高電位電源の電位よりも高い電位に昇圧する回路
を介挿して構成した。
て、前記第１の電界効果トランジスタをｎ型とし、前記
第１の電源を高電位電源とし、前記第２の電源を低電位
電源とし、且つ前記第１の入力節点と前記第１の電界効
果トランジスタのゲートとの間に、入力する信号の電位
を前記高電位電源の電位よりも高い電位に昇圧する回路
を介挿して構成した。
【００１２】第４の発明は、第１又は第２の発明におい
て、前記第１の電界効果トランジスタをｐ型とし、前記
第１の電源を低電位電源とし、前記第２の電源を高電位
電源とし、且つ前記第１の入力節点と前記第１の電界効
果トランジスタのゲートとの間に、入力する信号の電位
を前記低電位電源の電位よりも低い電位に降圧する回路
を介挿して構成した。
て、前記第１の電界効果トランジスタをｐ型とし、前記
第１の電源を低電位電源とし、前記第２の電源を高電位
電源とし、且つ前記第１の入力節点と前記第１の電界効
果トランジスタのゲートとの間に、入力する信号の電位
を前記低電位電源の電位よりも低い電位に降圧する回路
を介挿して構成した。
【００１３】第５の発明は、第１乃至第４の発明におい
て、前記電界効果トランジスタをＭＯＳトランジスタと
して構成した。
て、前記電界効果トランジスタをＭＯＳトランジスタと
して構成した。
【００１４】
［第１の実施の形態］図１は本発明の第１の実施の形態
を示す出力バッファ１Ａの回路図である。図５で説明し
たものと同一のものには同一の符号を附してその詳しい
説明は省略する。Ｑ１はｎＭＯＳトランジスタであっ
て、電源電圧Ｖddと接地（Ｖgnd ）との間においてｎＭ
ＯＳトランジスタＱ２と直列接続し、そのしきい値電圧
の絶対値は、ｎＭＯＳトランジスタＱ２のそれに比べて
小さく設定し、電源電圧Ｖddが低い場合でも動作を高速
化できるようにしている。
を示す出力バッファ１Ａの回路図である。図５で説明し
たものと同一のものには同一の符号を附してその詳しい
説明は省略する。Ｑ１はｎＭＯＳトランジスタであっ
て、電源電圧Ｖddと接地（Ｖgnd ）との間においてｎＭ
ＯＳトランジスタＱ２と直列接続し、そのしきい値電圧
の絶対値は、ｎＭＯＳトランジスタＱ２のそれに比べて
小さく設定し、電源電圧Ｖddが低い場合でも動作を高速
化できるようにしている。
【００１５】ここで、入力節点Ｔ１、Ｔ２に「Ｈ」レベ
ル（＝Ｖdd）又は「Ｌ」レベル（＝Ｖgnd ）の信号を印
加すると、出力節点Ｔ３は「Ｌ」レベル、「Ｈ」レベル
（Ｖdd−Ｖth1 ）、又はハイインピーダンスのいずれか
の状態をとる。Ｖth1 はｎＭＯＳトランジスタＱ１のし
きい値電圧である。図１の状態は、入力節点Ｔ１、Ｔ２
に「Ｌ」レベルの信号を入力して両ＭＯＳトランジスタ
Ｑ１、Ｑ２を共に遮断状態に制御することで、出力節点
Ｔ３をハイインピーダンスにした状態を示している。図
５に示した従来例とは、プルアップ用のトランジスタ
に、低しきい値電圧のｎＭＯＳトランジスタＱ１を使用
したことろが異なる。
ル（＝Ｖdd）又は「Ｌ」レベル（＝Ｖgnd ）の信号を印
加すると、出力節点Ｔ３は「Ｌ」レベル、「Ｈ」レベル
（Ｖdd−Ｖth1 ）、又はハイインピーダンスのいずれか
の状態をとる。Ｖth1 はｎＭＯＳトランジスタＱ１のし
きい値電圧である。図１の状態は、入力節点Ｔ１、Ｔ２
に「Ｌ」レベルの信号を入力して両ＭＯＳトランジスタ
Ｑ１、Ｑ２を共に遮断状態に制御することで、出力節点
Ｔ３をハイインピーダンスにした状態を示している。図
５に示した従来例とは、プルアップ用のトランジスタ
に、低しきい値電圧のｎＭＯＳトランジスタＱ１を使用
したことろが異なる。
【００１６】本実施の形態の出力バッファ１Ａは、プル
アップ用としてｎＭＯＳトランジスタＱ１を用いている
ため、出力節点Ｔ３がハイインピーダンスになったとき
に、その出力節点Ｔ３の電位がΔＶであったとすると、
そのｎＭＯＳトランジスタＱ１がソース（出力節点Ｔ
３）を基準にしてゲートに逆バイアス（−ΔＶ）が印加
されたかたちになるので、リーク電流が減少する。
アップ用としてｎＭＯＳトランジスタＱ１を用いている
ため、出力節点Ｔ３がハイインピーダンスになったとき
に、その出力節点Ｔ３の電位がΔＶであったとすると、
そのｎＭＯＳトランジスタＱ１がソース（出力節点Ｔ
３）を基準にしてゲートに逆バイアス（−ΔＶ）が印加
されたかたちになるので、リーク電流が減少する。
【００１７】また、一般にしきい値電圧Ｖthは、基板バ
イアスが０Ｖのときのしきい値電圧をＶth0 、γを基板
バイアス効果係数、φを基板の静電ポテンシャル、Ｖsb
を基板に対するソース電位とすると、 Ｖth＝Ｖth0 ＋γ［（２｜φ｜＋Ｖsb）1/2 −（２｜φ
｜）1/2 ］ で表され、基板に対してソース電位Ｖsbが大きくなる
と、しきい値電圧Ｖthが大きくなる。図１に示した構成
の場合、Ｖsb＝ΔＶとなり、ｎＭＯＳトランジスタＱ１
のしきい値電圧Ｖth1 が増大する。以上の２つの効果に
より、トランジスタＱ１のリーク電流は低減される。
イアスが０Ｖのときのしきい値電圧をＶth0 、γを基板
バイアス効果係数、φを基板の静電ポテンシャル、Ｖsb
を基板に対するソース電位とすると、 Ｖth＝Ｖth0 ＋γ［（２｜φ｜＋Ｖsb）1/2 −（２｜φ
｜）1/2 ］ で表され、基板に対してソース電位Ｖsbが大きくなる
と、しきい値電圧Ｖthが大きくなる。図１に示した構成
の場合、Ｖsb＝ΔＶとなり、ｎＭＯＳトランジスタＱ１
のしきい値電圧Ｖth1 が増大する。以上の２つの効果に
より、トランジスタＱ１のリーク電流は低減される。
【００１８】また、ハイインピーダンスの状態に変化し
たとき、出力節点Ｔ３の電位が接地電位Ｖgnd であった
場合、最初、ｎＭＯＳトランジスタＱ１から寄生容量Ｃ
にリーク電流が流れるが、出力節点Ｔ３の電位の上昇に
応じて、前述の効果よりリーク電流は低減される。した
がって、本実施の形態では、ハイインピーダンス状態
で、トランジスタＱ１のリーク電流を低減することがで
き、低消費電力化を図ることができる。
たとき、出力節点Ｔ３の電位が接地電位Ｖgnd であった
場合、最初、ｎＭＯＳトランジスタＱ１から寄生容量Ｃ
にリーク電流が流れるが、出力節点Ｔ３の電位の上昇に
応じて、前述の効果よりリーク電流は低減される。した
がって、本実施の形態では、ハイインピーダンス状態
で、トランジスタＱ１のリーク電流を低減することがで
き、低消費電力化を図ることができる。
【００１９】［第２の実施の形態］図２は本発明の第２
の実施の形態を示す出力バッファ１Ｂの回路図である。
本実施の形態では、「Ｈ」レベルの出力として電圧Ｖdd
を補償する場合に適する。図１に示した実施の形態と
は、ソースを電源に接続しドレインを出力節点Ｔ３に接
続したｐＭＯＳトランジスタＱ３と、そのｐＭＯＳトラ
ンジスタＱ３のゲートと入力節点Ｔ１との間に介挿した
インバータ２を設けたところが異なる。
の実施の形態を示す出力バッファ１Ｂの回路図である。
本実施の形態では、「Ｈ」レベルの出力として電圧Ｖdd
を補償する場合に適する。図１に示した実施の形態と
は、ソースを電源に接続しドレインを出力節点Ｔ３に接
続したｐＭＯＳトランジスタＱ３と、そのｐＭＯＳトラ
ンジスタＱ３のゲートと入力節点Ｔ１との間に介挿した
インバータ２を設けたところが異なる。
【００２０】ここでは、電圧Ｖdd補償用のｐＭＯＳトラ
ンジスタＱ３のしきい値電圧の絶対値をｎＭＯＳトラン
ジスタＱ１のそれに比べて高く設定し、ｐＭＯＳトラン
ジスタＱ３のリーク電流による消費電力の増大を抑えて
いる。入力節点Ｔ１の電位をＶddにし、入力節点Ｔ２の
電位をＶgnd にすると、ｎＭＯＳトランジスタＱ１は出
力節点Ｔ３の電位を「Ｖdd−Ｖth1 」まで上昇させる
が、このときインバータ２を介してｐＭＯＳトランジス
タＱ３が導通状態に制御されるので、その出力節点Ｔ３
の電位がＶddにまで上昇し、「Ｈ」レベル出力としてＶ
ddの電圧を確保することができる。
ンジスタＱ３のしきい値電圧の絶対値をｎＭＯＳトラン
ジスタＱ１のそれに比べて高く設定し、ｐＭＯＳトラン
ジスタＱ３のリーク電流による消費電力の増大を抑えて
いる。入力節点Ｔ１の電位をＶddにし、入力節点Ｔ２の
電位をＶgnd にすると、ｎＭＯＳトランジスタＱ１は出
力節点Ｔ３の電位を「Ｖdd−Ｖth1 」まで上昇させる
が、このときインバータ２を介してｐＭＯＳトランジス
タＱ３が導通状態に制御されるので、その出力節点Ｔ３
の電位がＶddにまで上昇し、「Ｈ」レベル出力としてＶ
ddの電圧を確保することができる。
【００２１】［第３の実施の形態］図３は本発明の第３
の実施の形態を示す出力バッファ１Ｃの回路図である。
本実施の形態でも、「Ｈ」レベルの出力として電圧Ｖdd
を補償する場合に適する。図２に示した第２の実施の形
態とは、ｐＭＯＳトランジスタＱ３とインバータ２を削
除して、入力節点Ｔ１とｎＭＯＳトランジスタＱ１のゲ
ートＴ４との間に昇圧回路３を介挿したところが異る。
この昇圧回路３は、入力する信号の電圧がＶgnd のとき
はそのまま出力し、Ｖddのときはそれを昇圧して出力す
る。
の実施の形態を示す出力バッファ１Ｃの回路図である。
本実施の形態でも、「Ｈ」レベルの出力として電圧Ｖdd
を補償する場合に適する。図２に示した第２の実施の形
態とは、ｐＭＯＳトランジスタＱ３とインバータ２を削
除して、入力節点Ｔ１とｎＭＯＳトランジスタＱ１のゲ
ートＴ４との間に昇圧回路３を介挿したところが異る。
この昇圧回路３は、入力する信号の電圧がＶgnd のとき
はそのまま出力し、Ｖddのときはそれを昇圧して出力す
る。
【００２２】入力節点Ｔ１の電位をＶddに、入力節点Ｔ
２の電位をＶgnd にすると、ｎＭＯＳトランジスタＱ１
のゲートＴ４には、昇圧回路３によって電圧Ｖddよりも
高い電圧があらわれ、出力節点Ｔ３の電位を「Ｖdd−Ｖ
th1 」よりも高くすることができる。すなわち、この昇
圧回路３によりｎＭＯＳトランジスタＱ１のゲートＴ４
の電位を「Ｖdd＋Ｖth1 」以上にすることで、ｎＭＯＳ
トランジスタＱ１におけるしきい値電圧（Ｖth1 ）分の
電圧降下がなくなり、出力節点Ｔ３の電位をＶddにする
ことができる。
２の電位をＶgnd にすると、ｎＭＯＳトランジスタＱ１
のゲートＴ４には、昇圧回路３によって電圧Ｖddよりも
高い電圧があらわれ、出力節点Ｔ３の電位を「Ｖdd−Ｖ
th1 」よりも高くすることができる。すなわち、この昇
圧回路３によりｎＭＯＳトランジスタＱ１のゲートＴ４
の電位を「Ｖdd＋Ｖth1 」以上にすることで、ｎＭＯＳ
トランジスタＱ１におけるしきい値電圧（Ｖth1 ）分の
電圧降下がなくなり、出力節点Ｔ３の電位をＶddにする
ことができる。
【００２３】このように、本実施の形態では、昇圧回路
３を付加したことで、出力節点Ｔ３に得られる「Ｈ」レ
ベルの出力電圧値としてＶddを確保することができ、第
２の実施の形態と同様の効果を得ることができる。ま
た、ｎＭＳＯトランジスタＱ１のゲートＴ４に印加する
昇圧電圧に応じてｎＭＯＳトランジスタＱ１の導通抵抗
が小さくなるので、第２の実施の形態で示した例よりも
高速に「Ｈ」レベルの信号を出力できる効果がある。
３を付加したことで、出力節点Ｔ３に得られる「Ｈ」レ
ベルの出力電圧値としてＶddを確保することができ、第
２の実施の形態と同様の効果を得ることができる。ま
た、ｎＭＳＯトランジスタＱ１のゲートＴ４に印加する
昇圧電圧に応じてｎＭＯＳトランジスタＱ１の導通抵抗
が小さくなるので、第２の実施の形態で示した例よりも
高速に「Ｈ」レベルの信号を出力できる効果がある。
【００２４】［第４の実施の形態］図４は本発明の第４
の実施の形態を示す出力バッファ１Ｄの回路図である。
本実施の形態でも、「Ｈ」レベルの出力として電圧Ｖdd
を補償する場合に適する。この第４の実施の形態は第２
の実施の形態の回路において、入力節点Ｔ１とｎＭＯＳ
トランジスタＱ１のゲートとの間に第３の実施の形態で
説明した昇圧回路３を介挿したものである。
の実施の形態を示す出力バッファ１Ｄの回路図である。
本実施の形態でも、「Ｈ」レベルの出力として電圧Ｖdd
を補償する場合に適する。この第４の実施の形態は第２
の実施の形態の回路において、入力節点Ｔ１とｎＭＯＳ
トランジスタＱ１のゲートとの間に第３の実施の形態で
説明した昇圧回路３を介挿したものである。
【００２５】入力節点Ｔ１の電位をＶddにし、入力節点
Ｔ２の電位をＶgnd にすると、ｎＭＯＳトランジスタＱ
１のゲートＴ４に電圧Ｖddよりも高い電圧があらわれ、
出力節点Ｔ３の電位を「Ｖdd−Ｖth1 」よりも高くする
ことができる。前記第３の実施の形態と同様に、そのゲ
ートＴ４の電位を「Ｖdd＋Ｖth1 」以上にすることで、
トランジスタＱ１におけるしきい値電圧（Ｖth1 ）分の
電圧降下がなくなり、出力節点Ｔ３の電位としてをＶdd
を確保することができる。
Ｔ２の電位をＶgnd にすると、ｎＭＯＳトランジスタＱ
１のゲートＴ４に電圧Ｖddよりも高い電圧があらわれ、
出力節点Ｔ３の電位を「Ｖdd−Ｖth1 」よりも高くする
ことができる。前記第３の実施の形態と同様に、そのゲ
ートＴ４の電位を「Ｖdd＋Ｖth1 」以上にすることで、
トランジスタＱ１におけるしきい値電圧（Ｖth1 ）分の
電圧降下がなくなり、出力節点Ｔ３の電位としてをＶdd
を確保することができる。
【００２６】さらに、それと同時に、トランジスタＱ３
が導通して出力節点Ｔ３の電位がＶddにまで上がるのを
助長するので、第３の実施の形態の例に比べて、より高
速に「Ｈ」レベルの信号を出力することができる。
が導通して出力節点Ｔ３の電位がＶddにまで上がるのを
助長するので、第３の実施の形態の例に比べて、より高
速に「Ｈ」レベルの信号を出力することができる。
【００２７】さらに、出力節点Ｔ３から「Ｈ」レベルの
信号を長時間出力し続ける場合に、ゲートＴ４の昇圧電
圧がリーク電流等によって低下してトランジスタＱ１が
電圧Ｖddを出力できなくなっても、トランジスタＱ３に
よって出力節点Ｔ３の電位をＶddに確保できる。したが
って、第３の実施の形態に比べて、出力節点Ｔ３の
「Ｈ」レベルの出力として、電圧Ｖddを長時間補償でき
る効果がある。
信号を長時間出力し続ける場合に、ゲートＴ４の昇圧電
圧がリーク電流等によって低下してトランジスタＱ１が
電圧Ｖddを出力できなくなっても、トランジスタＱ３に
よって出力節点Ｔ３の電位をＶddに確保できる。したが
って、第３の実施の形態に比べて、出力節点Ｔ３の
「Ｈ」レベルの出力として、電圧Ｖddを長時間補償でき
る効果がある。
【００２８】［その他の実施の形態］なお、前記した各
実施の形態において、ＭＯＳトランジスタの導電型およ
び電源の極性をすべて逆にし、且つ昇圧回路３に代え
て、入力する信号の電圧を負方向に大きくする降圧回路
を使用しても、同様の作用効果を得ることができる。ま
た、以上の説明では電界効果トランジスタをすべてＭＳ
Ｏ構造のものとして説明したが、化合物半導体を用いた
ＭＩＳＦＥＴ、ＭＥＳＦＥＴ等を使用しても同様の作用
効果があることはいうまでもない。
実施の形態において、ＭＯＳトランジスタの導電型およ
び電源の極性をすべて逆にし、且つ昇圧回路３に代え
て、入力する信号の電圧を負方向に大きくする降圧回路
を使用しても、同様の作用効果を得ることができる。ま
た、以上の説明では電界効果トランジスタをすべてＭＳ
Ｏ構造のものとして説明したが、化合物半導体を用いた
ＭＩＳＦＥＴ、ＭＥＳＦＥＴ等を使用しても同様の作用
効果があることはいうまでもない。
【００２９】
【発明の効果】以上から第１の発明によれば、第１、第
２の電界効果トランジスタを同一導電型とし、第１の電
界効果トランジスタのしきい値を第２の電界効果トラン
ジスタのそれより小さくしているので、低電源電圧化、
高速化を達成でき、また出力節点をハイインピーダンス
に制御したときにその第１のトランジスタのソースとゲ
ートとの間に逆バイアスがかかりしきい値電圧が大きく
なるのでリーク電流が低減し低消費電力化を達成でき
る。
２の電界効果トランジスタを同一導電型とし、第１の電
界効果トランジスタのしきい値を第２の電界効果トラン
ジスタのそれより小さくしているので、低電源電圧化、
高速化を達成でき、また出力節点をハイインピーダンス
に制御したときにその第１のトランジスタのソースとゲ
ートとの間に逆バイアスがかかりしきい値電圧が大きく
なるのでリーク電流が低減し低消費電力化を達成でき
る。
【００３０】第２の発明によれば、出力節点を接地レベ
ルと反対側の電圧レベルに制御するときに、第３の電界
効果トランジスタによってその電圧レベルを充分な値に
設定することができる。
ルと反対側の電圧レベルに制御するときに、第３の電界
効果トランジスタによってその電圧レベルを充分な値に
設定することができる。
【００３１】第３の発明によれば、出力節点を高電圧レ
ベルに制御するときに、昇圧回路によってその電圧レベ
ルを充分な値に設定することができる。
ベルに制御するときに、昇圧回路によってその電圧レベ
ルを充分な値に設定することができる。
【００３２】第４の発明によれば、出力節点を低電圧レ
ベルに制御するときに、降圧回路によってその電圧レベ
ルを充分な値に設定することができる。
ベルに制御するときに、降圧回路によってその電圧レベ
ルを充分な値に設定することができる。
【００３３】以上のように本発明によれば、高速化、低
電源電圧化、低消費電力化を達成することができ、且つ
出力レベルを充分なレベルに確保することができ、ＭＯ
ＳＬＳＩ等に好適となる。
電源電圧化、低消費電力化を達成することができ、且つ
出力レベルを充分なレベルに確保することができ、ＭＯ
ＳＬＳＩ等に好適となる。
【図１】 本発明の第１の実施の形態の出力バッファの
回路図である。
回路図である。
【図２】 本発明の第２の実施の形態の出力バッファの
回路図である。
回路図である。
【図３】 本発明の第３の実施の形態の出力バッファの
回路図である。
回路図である。
【図４】 本発明の第４の実施の形態の出力バッファの
回路図である。
回路図である。
【図５】 従来の出力バッファの回路図である。
【符号の説明】 １Ａ、１Ｂ、１Ｃ、１Ｄ：本発明の出力バッファ、２：
インバータ、３：昇圧回路、５：従来の出力バッファ。
インバータ、３：昇圧回路、５：従来の出力バッファ。
Claims (5)
- 【請求項１】第１、第２の入力節点に印加する高電位又
は低電位の２つの入力信号により出力節点の電位を高電
位、低電位、又はハイインピーダンスの状態に制御する
出力バッファにおいて、 低しきい値電圧の第１の電界効果トランジスタと高しき
い値の第２の電界効果トランジスタを第１の電源と第２
の電源との間に直列接続し、前記第１の電界効果トラン
ジスタのゲートを前記第１の入力節点に接続すると共
に、前記第２の電界効果トランジスタのゲートを前記第
２の入力節点に接続し、前記第１、第２の電界効果トラ
ンジスタの共通接続点を前記出力節点に接続し、且つ前
記第１、第２の電界効果トランジスタを同一導電型とし
たことを特徴とする出力バッファ。 - 【請求項２】前記第１の電界効果トランジスタに並列に
該第１の電界効果トランジスタと逆導電型で且つ高しき
い値電圧の第３の電界効果トランジスタを接続し、該第
３の電界効果トランジスタのゲートをインバータを介し
て前記第１の入力節点に接続したことを特徴とする請求
項１に記載の出力バッファ。 - 【請求項３】前記第１の電界効果トランジスタをｎ型と
し、前記第１の電源を高電位電源とし、前記第２の電源
を低電位電源とし、且つ前記第１の入力節点と前記第１
の電界効果トランジスタのゲートとの間に、入力する信
号の電位を前記高電位電源の電位よりも高い電位に昇圧
する回路を介挿したことを特徴とする請求項１又は２に
記載の出力バッファ。 - 【請求項４】前記第１の電界効果トランジスタをｐ型と
し、前記第１の電源を低電位電源とし、前記第２の電源
を高電位電源とし、且つ前記第１の入力節点と前記第１
の電界効果トランジスタのゲートとの間に、入力する信
号の電位を前記低電位電源の電位よりも低い電位に降圧
する回路を介挿したことを特徴とする請求項１又は２に
記載の出力バッファ。 - 【請求項５】前記電界効果トランジスタが、ＭＯＳトラ
ンジスタであることを特徴とする請求項１乃至４に記載
の出力バッファ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14490896A JP3386661B2 (ja) | 1996-05-16 | 1996-05-16 | 出力バッファ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14490896A JP3386661B2 (ja) | 1996-05-16 | 1996-05-16 | 出力バッファ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09307420A true JPH09307420A (ja) | 1997-11-28 |
| JP3386661B2 JP3386661B2 (ja) | 2003-03-17 |
Family
ID=15373091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14490896A Expired - Fee Related JP3386661B2 (ja) | 1996-05-16 | 1996-05-16 | 出力バッファ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3386661B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154100A (en) * | 1998-08-31 | 2000-11-28 | Nec Corporation | Ring oscillator and delay circuit using low threshold voltage type MOSFETS |
| KR100364425B1 (ko) * | 2000-02-17 | 2002-12-11 | 주식회사 하이닉스반도체 | 출력 버퍼 회로 |
| JP2008109853A (ja) * | 2007-11-05 | 2008-05-08 | Hitachi Ltd | 半導体装置 |
| JP2012050328A (ja) * | 2011-11-21 | 2012-03-08 | Renesas Electronics Corp | 半導体装置 |
| CN108767994A (zh) * | 2012-02-17 | 2018-11-06 | 弗吉尼亚大学专利基金会以弗吉尼亚大学许可＆合资集团名义经营 | 用于传感器节点的能量收集和控制 |
-
1996
- 1996-05-16 JP JP14490896A patent/JP3386661B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154100A (en) * | 1998-08-31 | 2000-11-28 | Nec Corporation | Ring oscillator and delay circuit using low threshold voltage type MOSFETS |
| KR100364425B1 (ko) * | 2000-02-17 | 2002-12-11 | 주식회사 하이닉스반도체 | 출력 버퍼 회로 |
| JP2008109853A (ja) * | 2007-11-05 | 2008-05-08 | Hitachi Ltd | 半導体装置 |
| JP2012050328A (ja) * | 2011-11-21 | 2012-03-08 | Renesas Electronics Corp | 半導体装置 |
| CN108767994A (zh) * | 2012-02-17 | 2018-11-06 | 弗吉尼亚大学专利基金会以弗吉尼亚大学许可＆合资集团名义经营 | 用于传感器节点的能量收集和控制 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3386661B2 (ja) | 2003-03-17 |
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