JPH04369116A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH04369116A JPH04369116A JP3144605A JP14460591A JPH04369116A JP H04369116 A JPH04369116 A JP H04369116A JP 3144605 A JP3144605 A JP 3144605A JP 14460591 A JP14460591 A JP 14460591A JP H04369116 A JPH04369116 A JP H04369116A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- input terminal
- turned
- level
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 230000007704 transition Effects 0.000 description 13
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、出力回路のスイッチ
ング速度の改善に関する。
ング速度の改善に関する。
【０００２】
【従来の技術】図２は、例えば飯塚哲哉編「ＣＭＯＳ超
ＬＳＩの設計」（発行；倍風館）２５頁に示されている
従来のＢｉＣＭＯＳロジックのインバータ基本回路の図
である。図において、１は入力端子、２は出力端子、３
は電源である。ＰチャネルＭＯＳトランジスタ（以下Ｐ
ＭＯＳトランジスタという）４は、ソースが電源３に、
ゲートが入力端子１に各々接続されている。Ｎチャネル
ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという
）５は、ドレインが出力端子２に、ゲートが入力端子１
に各々接続されている。
ＬＳＩの設計」（発行；倍風館）２５頁に示されている
従来のＢｉＣＭＯＳロジックのインバータ基本回路の図
である。図において、１は入力端子、２は出力端子、３
は電源である。ＰチャネルＭＯＳトランジスタ（以下Ｐ
ＭＯＳトランジスタという）４は、ソースが電源３に、
ゲートが入力端子１に各々接続されている。Ｎチャネル
ＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという
）５は、ドレインが出力端子２に、ゲートが入力端子１
に各々接続されている。
【０００３】ＮＰＮバイポーラトランジスタ６は、コレ
クタが電源３に、エミッタが出力端子２に、ベースがＰ
ＭＯＳトランジスタ４のドレインに各々接続されている
。ＮＰＮバイポーラトランジスタ７は、コレクタが出力
端子２に、ベースがＮＭＯＳトランジスタ５のソースに
各々接続され、エミッタが接地されている。
クタが電源３に、エミッタが出力端子２に、ベースがＰ
ＭＯＳトランジスタ４のドレインに各々接続されている
。ＮＰＮバイポーラトランジスタ７は、コレクタが出力
端子２に、ベースがＮＭＯＳトランジスタ５のソースに
各々接続され、エミッタが接地されている。
【０００４】次に動作について説明する。入力端子１に
“Ｌ”レベルが入力されるとＰＭＯＳトランジスタ４が
オンし、ＮＭＯＳトランジスタ５がオフする。ＰＭＯＳ
トランジスタ４がオンするので、ソース電流がトランジ
スタ６のベースに供給され、トランジスタ６はオンする
。一方、ＰＭＯＳトランジスタ５がオフしているので、
トランジスタ７のベースには電流が供給されず、トラン
ジスタ７はオフする。そのため、出力端子２は“Ｈ”レ
ベルとなる。このときの出力端子２の“Ｈ”出力電圧を
ＶＯＨ、電源３の電圧をＶｃｃ、トランジスタ６のベー
ス−エミッタ間電圧をＶＢＥ６ とすると、ＶＯＨはＶ
ｃｃ−ＶＢＥ６ にほぼ等しくなる。
“Ｌ”レベルが入力されるとＰＭＯＳトランジスタ４が
オンし、ＮＭＯＳトランジスタ５がオフする。ＰＭＯＳ
トランジスタ４がオンするので、ソース電流がトランジ
スタ６のベースに供給され、トランジスタ６はオンする
。一方、ＰＭＯＳトランジスタ５がオフしているので、
トランジスタ７のベースには電流が供給されず、トラン
ジスタ７はオフする。そのため、出力端子２は“Ｈ”レ
ベルとなる。このときの出力端子２の“Ｈ”出力電圧を
ＶＯＨ、電源３の電圧をＶｃｃ、トランジスタ６のベー
ス−エミッタ間電圧をＶＢＥ６ とすると、ＶＯＨはＶ
ｃｃ−ＶＢＥ６ にほぼ等しくなる。
【０００５】一方、入力端子１に“Ｈ”レベルが入力さ
れるとＰＭＯＳトランジスタ４がオフし、ＮＭＯＳトラ
ンジスタ５がオンする。ＰＭＯＳトランジスタ４がオフ
するので、トランジスタ６のベースには電流が供給され
なくなりトランジスタ６はオフする。一方、ＰＭＯＳト
ランジスタ５がオンするので、出力端子２に接続されて
いる負荷の静電容量の放電等による電流がＮＭＯＳトラ
ンジスタ５を介してトランジスタ７のベースに供給され
、トランジスタ７はオンする。そのため、出力端子２は
“Ｌ”レベルとなる。このときの出力端子２の“Ｌ”出
力電圧をＶＯＬ、トランジスタ７のベース−エミッタ間
電圧をＶＢＥ７とすると、ＶＯＬはＶＢＥ７ にほぼ等
しくなる。
れるとＰＭＯＳトランジスタ４がオフし、ＮＭＯＳトラ
ンジスタ５がオンする。ＰＭＯＳトランジスタ４がオフ
するので、トランジスタ６のベースには電流が供給され
なくなりトランジスタ６はオフする。一方、ＰＭＯＳト
ランジスタ５がオンするので、出力端子２に接続されて
いる負荷の静電容量の放電等による電流がＮＭＯＳトラ
ンジスタ５を介してトランジスタ７のベースに供給され
、トランジスタ７はオンする。そのため、出力端子２は
“Ｌ”レベルとなる。このときの出力端子２の“Ｌ”出
力電圧をＶＯＬ、トランジスタ７のベース−エミッタ間
電圧をＶＢＥ７とすると、ＶＯＬはＶＢＥ７ にほぼ等
しくなる。
【０００６】
【発明が解決しようとする課題】従来のＢｉＣＭＯＳロ
ジックのインバータ基本回路は以上のように構成されて
いるので、出力端子２の“Ｈ”レベルから“Ｌ”レベル
への移行時間はＮＭＯＳトランジスタ５のソース電流、
つまりトランジスタ７のベース電流により決定され、ま
た出力端子２の“Ｌ”レベルから“Ｈ”レベルへの移行
時間はトランジスタのターンオフ特性により決定される
。このように回路定数により出力端子２の出力移行時間
が決定され、出力移行時間を容易に短縮化することがで
きないという問題点があった。
ジックのインバータ基本回路は以上のように構成されて
いるので、出力端子２の“Ｈ”レベルから“Ｌ”レベル
への移行時間はＮＭＯＳトランジスタ５のソース電流、
つまりトランジスタ７のベース電流により決定され、ま
た出力端子２の“Ｌ”レベルから“Ｈ”レベルへの移行
時間はトランジスタのターンオフ特性により決定される
。このように回路定数により出力端子２の出力移行時間
が決定され、出力移行時間を容易に短縮化することがで
きないという問題点があった。
【０００７】この発明は上記のような問題点を解決する
ためになされたもので、出力移行時間の短い出力回路を
得ることを目的とする。
ためになされたもので、出力移行時間の短い出力回路を
得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係る出力回路
は、入力端子と、出力端子と、一方電極が前記出力端子
に、他方電極が第１の電位に各々接続された第１のトラ
ンジスタと、制御電極が前記入力端子に作動的に結合さ
れるとともに、一方電極が前記出力端子に、他方電極が
前記第１のトランジスタの制御電極に各々接続され、前
記入力端子からの信号に応答してオン，オフする第２の
トランジスタと、制御電極が前記入力端子に作動的に結
合されるとともに、一方電極が前記第１のトランジスタ
の制御電極に接続され、前記入力端子からの信号により
前記第２のトランジスタと同様にオン，オフする第３の
トランジスタと、一方電極が第２の電位に、他方電極が
前記第３のトランジスタの他方電極に各々接続された静
電容量とを備えている。
は、入力端子と、出力端子と、一方電極が前記出力端子
に、他方電極が第１の電位に各々接続された第１のトラ
ンジスタと、制御電極が前記入力端子に作動的に結合さ
れるとともに、一方電極が前記出力端子に、他方電極が
前記第１のトランジスタの制御電極に各々接続され、前
記入力端子からの信号に応答してオン，オフする第２の
トランジスタと、制御電極が前記入力端子に作動的に結
合されるとともに、一方電極が前記第１のトランジスタ
の制御電極に接続され、前記入力端子からの信号により
前記第２のトランジスタと同様にオン，オフする第３の
トランジスタと、一方電極が第２の電位に、他方電極が
前記第３のトランジスタの他方電極に各々接続された静
電容量とを備えている。
【０００９】
【作用】この発明においては、制御電極が入力端子に作
動的に結合されるとともに、一方電極が第１のトランジ
スタの制御電極に接続され、入力端子からの信号により
第２のトランジスタと同様にオン，オフする第３のトラ
ンジスタと、一方電極が第２の電位に、他方電極が第３
のトランジスタの他方電極に各々接続された静電容量と
を設けたので、第２のトランジスタがオンして第１のト
ランジスタの制御電極に電流を供給するときに第３のト
ランジスタもオンして静電容量から第１のトランジスタ
の制御電極に電流が供給され、第１のトランジスタの制
御電極電流が大きくなることにより出力端子の出力移行
時間が速くなる。
動的に結合されるとともに、一方電極が第１のトランジ
スタの制御電極に接続され、入力端子からの信号により
第２のトランジスタと同様にオン，オフする第３のトラ
ンジスタと、一方電極が第２の電位に、他方電極が第３
のトランジスタの他方電極に各々接続された静電容量と
を設けたので、第２のトランジスタがオンして第１のト
ランジスタの制御電極に電流を供給するときに第３のト
ランジスタもオンして静電容量から第１のトランジスタ
の制御電極に電流が供給され、第１のトランジスタの制
御電極電流が大きくなることにより出力端子の出力移行
時間が速くなる。
【００１０】
【実施例】図１はこの発明に係る出力回路の一実施例を
示す回路図である。図において、図２に示した従来回路
との相違点は、ＮＭＯＳトランジスタ８およびコンデン
サ９を新たに設けたことである。ＮＭＯＳトランジスタ
８はゲートが入力端子１に、ソースがトランジスタ７の
ベースに、ドレインがコンデンサ９を介して電源３に各
々接続されている。その他の構成は従来回路を同様であ
る。
示す回路図である。図において、図２に示した従来回路
との相違点は、ＮＭＯＳトランジスタ８およびコンデン
サ９を新たに設けたことである。ＮＭＯＳトランジスタ
８はゲートが入力端子１に、ソースがトランジスタ７の
ベースに、ドレインがコンデンサ９を介して電源３に各
々接続されている。その他の構成は従来回路を同様であ
る。
【００１１】次に動作について説明する。入力端子１に
“Ｌ”レベルが入力されるとＰＭＯＳトランジスタ４が
オンし、ＮＭＯＳトランジスタ５，８がオフする。ＮＭ
ＯＳトランジスタ８がオフしているのでコンデンサ９か
らトランジスタ７のベースへの電流の供給はない。その
他の素子の動作は従来回路と同様である。つまり、トラ
ンジスタ６がオン、トランジスタ７がオフし出力端子２
には“Ｈ”レベルが出力される。このとき出力端子２の
“Ｌ”レベルから“Ｈ”レベルの移行時間は従来と同様
である。
“Ｌ”レベルが入力されるとＰＭＯＳトランジスタ４が
オンし、ＮＭＯＳトランジスタ５，８がオフする。ＮＭ
ＯＳトランジスタ８がオフしているのでコンデンサ９か
らトランジスタ７のベースへの電流の供給はない。その
他の素子の動作は従来回路と同様である。つまり、トラ
ンジスタ６がオン、トランジスタ７がオフし出力端子２
には“Ｈ”レベルが出力される。このとき出力端子２の
“Ｌ”レベルから“Ｈ”レベルの移行時間は従来と同様
である。
【００１２】入力端子１が“Ｌ”レベルから“Ｈ”レベ
ルに変化するとＮＭＯＳトランジスタ８はオフからオン
に変化する。この過渡状態においてコンデンサ９からＮ
ＭＯＳトランジスタ８を介してトランジスタ７のベース
に電流が供給される。また、入力端子１が“Ｌ”レベル
から“Ｈ”レベルに変化すると従来同様ＮＭＯＳトラン
ジスタ４はオンからオフに、ＮＭＯＳトランジスタ５は
オフからオンに変化する。ＮＭＯＳトランジスタ５がオ
ンすることにより従来同様出力端子２に接続されている
負荷の静電容量の放電などによる電流がＮＭＯＳトラン
ジスタ５を介してトランジスタ７のベースに供給される
。トランジスタ７のベースには上述のようにコンデンサ
９からも電流が供給される。そのため、出力端子２の“
Ｈ”レベルから“Ｌ”レベルへの移行時間が短縮される
。
ルに変化するとＮＭＯＳトランジスタ８はオフからオン
に変化する。この過渡状態においてコンデンサ９からＮ
ＭＯＳトランジスタ８を介してトランジスタ７のベース
に電流が供給される。また、入力端子１が“Ｌ”レベル
から“Ｈ”レベルに変化すると従来同様ＮＭＯＳトラン
ジスタ４はオンからオフに、ＮＭＯＳトランジスタ５は
オフからオンに変化する。ＮＭＯＳトランジスタ５がオ
ンすることにより従来同様出力端子２に接続されている
負荷の静電容量の放電などによる電流がＮＭＯＳトラン
ジスタ５を介してトランジスタ７のベースに供給される
。トランジスタ７のベースには上述のようにコンデンサ
９からも電流が供給される。そのため、出力端子２の“
Ｈ”レベルから“Ｌ”レベルへの移行時間が短縮される
。
【００１３】トランジスタ８がオンしていても定常状態
ではコンデンサ９には電流が流れない。そのため、ＮＭ
ＯＳトランジスタ８，コンデンサ９が新たに設けられて
も、定常状態ではトランジスタ７のベースおよびＮＭＯ
Ｓトランジスタ５のドレインになんら影響を及ぼさない
。従って定常状態における出力端子２の出力状態は従来
と全く同じである。
ではコンデンサ９には電流が流れない。そのため、ＮＭ
ＯＳトランジスタ８，コンデンサ９が新たに設けられて
も、定常状態ではトランジスタ７のベースおよびＮＭＯ
Ｓトランジスタ５のドレインになんら影響を及ぼさない
。従って定常状態における出力端子２の出力状態は従来
と全く同じである。
【００１４】なお、上記実施例では静電容量としてコン
デンサ９を用いた場合について説明したが、コンデンサ
９の代わりにダイオードを静電容量として用いても上記
実施例と同様の効果が得られる。この場合ダイオードの
カソードを電源３に、アノードをＮＭＯＳトランジスタ
８のドレインに各々接続すればよい。
デンサ９を用いた場合について説明したが、コンデンサ
９の代わりにダイオードを静電容量として用いても上記
実施例と同様の効果が得られる。この場合ダイオードの
カソードを電源３に、アノードをＮＭＯＳトランジスタ
８のドレインに各々接続すればよい。
【００１５】また、上記実施例では“Ｈ”レベルから“
Ｌ”レベルへの移行時間を短縮した場合について説明し
たが、図１のトランジスタの極性を全て逆にし、かつ電
源と接地とを逆にすれば、出力端子２の“Ｌ”レベルか
ら“Ｈ”レベルへの移行時間を短縮することができる。
Ｌ”レベルへの移行時間を短縮した場合について説明し
たが、図１のトランジスタの極性を全て逆にし、かつ電
源と接地とを逆にすれば、出力端子２の“Ｌ”レベルか
ら“Ｈ”レベルへの移行時間を短縮することができる。
【００１６】
【発明の効果】以上のようにこの発明によれば、制御電
極が入力端子に作動的に結合されるとともに、一方電極
が第１のトランジスタの制御電極に接続され、入力端子
からの信号により第２のトランジスタと同様にオン，オ
フする第３のトランジスタと、一方電極が第２の電位に
、他方電極が第３のトランジスタの他方電極に各々接続
された静電容量とを設けたので、第２のトランジスタが
オンして第１のトランジスタの制御電極に電流を供給す
るときに第３のトランジスタもオンして静電容量から第
１のトランジスタの制御電極に電流が供給され、第１の
トランジスタの制御電極電流が大きくなることにより出
力端子の出力移行時間が速くなる。その結果、出力端子
の出力移行時間が短くなるという効果がある。
極が入力端子に作動的に結合されるとともに、一方電極
が第１のトランジスタの制御電極に接続され、入力端子
からの信号により第２のトランジスタと同様にオン，オ
フする第３のトランジスタと、一方電極が第２の電位に
、他方電極が第３のトランジスタの他方電極に各々接続
された静電容量とを設けたので、第２のトランジスタが
オンして第１のトランジスタの制御電極に電流を供給す
るときに第３のトランジスタもオンして静電容量から第
１のトランジスタの制御電極に電流が供給され、第１の
トランジスタの制御電極電流が大きくなることにより出
力端子の出力移行時間が速くなる。その結果、出力端子
の出力移行時間が短くなるという効果がある。
【図１】この発明に係る出力回路の一実施例を示す回路
図である。
図である。
【図２】従来のＢｉＣＭＯＳロジックのインバータ基本
回路を示す図である。
回路を示す図である。
１ 入力端子
２ 出力端子
３ 電源
５，８ ＮＭＯＳトランジスタ
７ ＮＰＮバイポーラトランジスタ
９ コンデンサ
Claims (1)
- 【請求項１】 入力端子と、出力端子と、一方電極が
前記出力端子に、他方電極が第１の電位に各々接続され
た第１のトランジスタと、制御電極が前記入力端子に作
動的に結合されるとともに、一方電極が前記出力端子に
、他方電極が前記第１のトランジスタの制御電極に各々
接続され、前記入力端子からの信号に応答してオン，オ
フする第２のトランジスタと、制御電極が前記入力端子
に作動的に結合されるとともに、一方電極が前記第１の
トランジスタの制御電極に接続され、前記入力端子から
の信号により前記第２のトランジスタと同様にオン，オ
フする第３のトランジスタと、一方電極が第２の電位に
、他方電極が前記第３のトランジスタの他方電極に各々
接続された静電容量とを備えた出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144605A JPH04369116A (ja) | 1991-06-17 | 1991-06-17 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3144605A JPH04369116A (ja) | 1991-06-17 | 1991-06-17 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04369116A true JPH04369116A (ja) | 1992-12-21 |
Family
ID=15365917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3144605A Pending JPH04369116A (ja) | 1991-06-17 | 1991-06-17 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04369116A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290070A (ja) * | 2008-05-30 | 2009-12-10 | Mitsubishi Electric Corp | 半導体装置 |
-
1991
- 1991-06-17 JP JP3144605A patent/JPH04369116A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009290070A (ja) * | 2008-05-30 | 2009-12-10 | Mitsubishi Electric Corp | 半導体装置 |
| US8093660B2 (en) | 2008-05-30 | 2012-01-10 | Mitsubishi Electric Corporation | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07118642B2 (ja) | レベル変換回路 | |
| US4717847A (en) | TTL compatible CMOS input buffer | |
| US4864159A (en) | ECL to CMOS transition amplifier | |
| JPS62284523A (ja) | Ｔｔｌ両立可能併合パイポ−ラ／ｃｍｏｓ出力バツフア回路 | |
| US4804868A (en) | BiMOS logical circuit | |
| KR930001439B1 (ko) | BiCMOS용 출력회로 | |
| JPH0583004B2 (ja) | ||
| US4612458A (en) | Merged PMOS/bipolar logic circuits | |
| KR930004351B1 (ko) | 레벨 변환회로 | |
| US4948990A (en) | BiCMOS inverter circuit | |
| US4806797A (en) | bi-CMOS buffer cascaded to CMOS driver having PMOS pull-up transistor with threshold voltage greater than VBE of bi-CMOS bipolar pull-up transistor | |
| JP2543285B2 (ja) | ＢｉＣＭＯＳ論理回路 | |
| JPH04369116A (ja) | 出力回路 | |
| US5066874A (en) | Signal output circuit having bipolar transistor in output stage and arranged in cmos semiconductor integrated circuit | |
| JP2682786B2 (ja) | ＢｉＣＭＯＳ回路 | |
| US5426377A (en) | BiMIS circuit | |
| US4952823A (en) | Bicmos decoder | |
| JP2861717B2 (ja) | ＢｉＣＭＯＳ回路 | |
| JPH11112247A (ja) | 出力バッファ回路 | |
| JP2621757B2 (ja) | ＢｉＭＩＳ回路 | |
| JPH0497616A (ja) | レベルシフタ回路 | |
| JP3073064B2 (ja) | 多入力論理回路及び半導体メモリ | |
| JPH04324714A (ja) | インバータ回路 | |
| JP2846338B2 (ja) | シュミットトリガ回路 | |
| JP3008426B2 (ja) | ＢｉＣＭＯＳゲート回路 |