JPH04324714A - インバータ回路 - Google Patents
インバータ回路Info
- Publication number
- JPH04324714A JPH04324714A JP3122651A JP12265191A JPH04324714A JP H04324714 A JPH04324714 A JP H04324714A JP 3122651 A JP3122651 A JP 3122651A JP 12265191 A JP12265191 A JP 12265191A JP H04324714 A JPH04324714 A JP H04324714A
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- Japan
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- transistor
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- output
- base
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- Pending
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- 230000001052 transient effect Effects 0.000 abstract description 6
- 230000003068 static effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 3
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- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路、特
にＢｉＣＭＯＳプロセスで構成されたインバータ回路に
関し、そのスイッチング速度の改善を図ったものに関す
るものである。 【０００２】 【従来の技術】図２は、例えば１９８９年に発行された
飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」（発行：培風館
）の第２５頁に示された従来のＢｉＣＭＯＳロジックの
基本回路であるインバータの回路図である。図において
、１は入力、２は出力、３は電源、４はＰチャンネルＭ
ＯＳトランジスタ、５はＮチャンネルＭＯＳトランジス
タ、６，７はＮＰＮバイポーラトランジスタである。 【０００３】次に動作について説明する。入力１が“Ｌ
”レベルの時、ＰチャンネルＭＯＳトランジスタ４は“
ＯＮ”し、ＮチャンネルＭＯＳトランジスタ５は“ＯＦ
Ｆ”する状態となる。このときＰチャンネルＭＯＳトラ
ンジスタ４のソース電流がＮＰＮバイポーラトランジス
タ６のベース電流となり、トランジスタ６は“ＯＮ”す
る。またＮＰＮバイポーラトランジスタ７はベース電流
が流れず、トランジスタ７は“ＯＦＦ”となり、出力は
“Ｈ”レベルとなる。この時の“Ｈ”出力電圧ＶＯＨは
電源電圧をＶＣＣ、トランジスタ６のベース・エミッタ
間順方向電圧をＶＢＥ６ とすると、【０００４】ＶＯ
Ｈ≒ＶＣＣ−ＶＢＥ６ 【０００５】と表わせる。一方
、入力１が“Ｈ”レベルの時、トランジスタ４及びトラ
ンジスタ６は“ＯＦＦ”し、トランジスタ５は“ＯＮ”
するため、出力負荷の静電容量の放電等による出力電流
によりトランジスタ５を通じてトランジスタ７のベース
電流が供給され、トランジスタ７は“ＯＮ”する。この
時の“Ｌ”出力電圧ＶＯＬはトランジスタ７のベース・
エミッタ間順方向電圧をＶＢＥ７ とすると、 【０００６】ＶＯＬ≒ＶＢＥ７ と表わせる。 【０００７】 【発明が解決しようとする課題】従来のＢｉＣＭＯＳイ
ンバータ回路は以上のように構成されているので、出力
“Ｈ−Ｌ”伝搬遅延時間はトランジスタ５のソース電流
、つまりトランジスタ７のベース電流により決まってし
まう。また、出力“Ｌ−Ｈ”遅延時間はトランジスタ７
の“ＯＦＦ”する特性により決まってしまい、回路定数
によって伝搬遅延時間が決定されるため、容易に高速化
しにくかった。 【０００８】この発明は上記のような問題点を解消する
ためになされたもので、出力伝搬遅延時間を容易に短縮
できるインバータ回路を提供することを目的とする。 【０００９】 【課題を解決するための手段】この発明に係るＢｉＣＭ
ＯＳインバータ回路は入力と出力トランジスタのベース
間に静電容量を挿入したものである。 【００１０】 【作用】この発明における静電容量は、入力が“Ｌ”か
ら“Ｈ”に変化すると電流を流し、出力トランジスタの
ベース電流を増す。また、入力が“Ｈ”から“Ｌ”に変
化すると電流を引き抜き、出力トランジスタのベース電
荷を増し、伝搬時間を容易に短縮化できる。 【００１１】 【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるインバータ回路
を示す。図において、１は入力、２は出力、３は電源、
４はＰチャンネルＭＯＳトランジスタ、５はＮチャンネ
ルＭＯＳトランジスタ、６，７はＮＰＮバイポーラトラ
ンジスタ、８は静電容量である。 【００１２】この実施例は図２の入力１と出力電流が例
えば１０ｍＡ以上のトランジスタ７のベース間に例えば
１／１０ｐＦ程度の静電容量を挿入した構成となってい
る。この静電容量はＭＯＳトランジスタのゲート上に形
成された薄い酸化膜を用いた平行平板コンデンサにより
容易に得ることができる。 【００１３】次に動作について説明する。静的な動作で
は静電容量８は動作せず、入力１が“Ｌ”の時、出力２
は“Ｈ”となり、また、入力１が“Ｈ”の時、出力２は
“Ｌ”となる。これは従来装置と同様の動作である。 【００１４】次に過渡的な動作について説明する。入力
が“Ｌ”から“Ｈ”に変化すると、静電容量８を通じて
過渡的な電流がトランジスタ７のベースに流れ、トラン
ジスタ７の“Ｈ”から“Ｌ”への遅延時間が短縮化され
る。入力が“Ｈ”から“Ｌ”に変化すると、静電容量８
を通じて過渡的な電流がトランジスタ７のベースから流
れ、トランジスタ７の“Ｌ”から“Ｈ”への遅延時間が
短縮化される。この遅延時間は、例えば１ｎｓ程度に短
縮でき、５ｎｓ程度であった従来のものの約１０〜２０
％となる。 【００１５】なお、静電容量８をダイオードに置き換え
てもよく、その一方向については静電容量の働きをする
ため、入力側をカソードにすれば、上記実施例の出力“
Ｈ−Ｌ”遅延時間のみを高速化できる。 【００１６】 【発明の効果】以上のように、この発明に係るインバー
タ回路によれば、ＢｉＣＭＯＳロジック回路の入力と出
力トランジスタのベースの間に静電容量を付加するだけ
で、容易に遅延時間を高速化できる効果がある。
にＢｉＣＭＯＳプロセスで構成されたインバータ回路に
関し、そのスイッチング速度の改善を図ったものに関す
るものである。 【０００２】 【従来の技術】図２は、例えば１９８９年に発行された
飯塚哲哉編「ＣＭＯＳ超ＬＳＩの設計」（発行：培風館
）の第２５頁に示された従来のＢｉＣＭＯＳロジックの
基本回路であるインバータの回路図である。図において
、１は入力、２は出力、３は電源、４はＰチャンネルＭ
ＯＳトランジスタ、５はＮチャンネルＭＯＳトランジス
タ、６，７はＮＰＮバイポーラトランジスタである。 【０００３】次に動作について説明する。入力１が“Ｌ
”レベルの時、ＰチャンネルＭＯＳトランジスタ４は“
ＯＮ”し、ＮチャンネルＭＯＳトランジスタ５は“ＯＦ
Ｆ”する状態となる。このときＰチャンネルＭＯＳトラ
ンジスタ４のソース電流がＮＰＮバイポーラトランジス
タ６のベース電流となり、トランジスタ６は“ＯＮ”す
る。またＮＰＮバイポーラトランジスタ７はベース電流
が流れず、トランジスタ７は“ＯＦＦ”となり、出力は
“Ｈ”レベルとなる。この時の“Ｈ”出力電圧ＶＯＨは
電源電圧をＶＣＣ、トランジスタ６のベース・エミッタ
間順方向電圧をＶＢＥ６ とすると、【０００４】ＶＯ
Ｈ≒ＶＣＣ−ＶＢＥ６ 【０００５】と表わせる。一方
、入力１が“Ｈ”レベルの時、トランジスタ４及びトラ
ンジスタ６は“ＯＦＦ”し、トランジスタ５は“ＯＮ”
するため、出力負荷の静電容量の放電等による出力電流
によりトランジスタ５を通じてトランジスタ７のベース
電流が供給され、トランジスタ７は“ＯＮ”する。この
時の“Ｌ”出力電圧ＶＯＬはトランジスタ７のベース・
エミッタ間順方向電圧をＶＢＥ７ とすると、 【０００６】ＶＯＬ≒ＶＢＥ７ と表わせる。 【０００７】 【発明が解決しようとする課題】従来のＢｉＣＭＯＳイ
ンバータ回路は以上のように構成されているので、出力
“Ｈ−Ｌ”伝搬遅延時間はトランジスタ５のソース電流
、つまりトランジスタ７のベース電流により決まってし
まう。また、出力“Ｌ−Ｈ”遅延時間はトランジスタ７
の“ＯＦＦ”する特性により決まってしまい、回路定数
によって伝搬遅延時間が決定されるため、容易に高速化
しにくかった。 【０００８】この発明は上記のような問題点を解消する
ためになされたもので、出力伝搬遅延時間を容易に短縮
できるインバータ回路を提供することを目的とする。 【０００９】 【課題を解決するための手段】この発明に係るＢｉＣＭ
ＯＳインバータ回路は入力と出力トランジスタのベース
間に静電容量を挿入したものである。 【００１０】 【作用】この発明における静電容量は、入力が“Ｌ”か
ら“Ｈ”に変化すると電流を流し、出力トランジスタの
ベース電流を増す。また、入力が“Ｈ”から“Ｌ”に変
化すると電流を引き抜き、出力トランジスタのベース電
荷を増し、伝搬時間を容易に短縮化できる。 【００１１】 【実施例】以下、この発明の一実施例を図について説明
する。図１はこの発明の一実施例によるインバータ回路
を示す。図において、１は入力、２は出力、３は電源、
４はＰチャンネルＭＯＳトランジスタ、５はＮチャンネ
ルＭＯＳトランジスタ、６，７はＮＰＮバイポーラトラ
ンジスタ、８は静電容量である。 【００１２】この実施例は図２の入力１と出力電流が例
えば１０ｍＡ以上のトランジスタ７のベース間に例えば
１／１０ｐＦ程度の静電容量を挿入した構成となってい
る。この静電容量はＭＯＳトランジスタのゲート上に形
成された薄い酸化膜を用いた平行平板コンデンサにより
容易に得ることができる。 【００１３】次に動作について説明する。静的な動作で
は静電容量８は動作せず、入力１が“Ｌ”の時、出力２
は“Ｈ”となり、また、入力１が“Ｈ”の時、出力２は
“Ｌ”となる。これは従来装置と同様の動作である。 【００１４】次に過渡的な動作について説明する。入力
が“Ｌ”から“Ｈ”に変化すると、静電容量８を通じて
過渡的な電流がトランジスタ７のベースに流れ、トラン
ジスタ７の“Ｈ”から“Ｌ”への遅延時間が短縮化され
る。入力が“Ｈ”から“Ｌ”に変化すると、静電容量８
を通じて過渡的な電流がトランジスタ７のベースから流
れ、トランジスタ７の“Ｌ”から“Ｈ”への遅延時間が
短縮化される。この遅延時間は、例えば１ｎｓ程度に短
縮でき、５ｎｓ程度であった従来のものの約１０〜２０
％となる。 【００１５】なお、静電容量８をダイオードに置き換え
てもよく、その一方向については静電容量の働きをする
ため、入力側をカソードにすれば、上記実施例の出力“
Ｈ−Ｌ”遅延時間のみを高速化できる。 【００１６】 【発明の効果】以上のように、この発明に係るインバー
タ回路によれば、ＢｉＣＭＯＳロジック回路の入力と出
力トランジスタのベースの間に静電容量を付加するだけ
で、容易に遅延時間を高速化できる効果がある。
【図１】この発明の一実施例によるインバータ回路の回
路図である。
路図である。
【図２】従来のＢｉＣＭＯＳロジックの基本回路である
インバータを示す図である。
インバータを示す図である。
１ 入力
２ 出力
３ 電源
４ ＰチャンネルＭＯＳトランジスタ５ Ｎチャン
ネルＭＯＳトランジスタ６ ＮＰＮバイポーラトラン
ジスタ ７ ＮＰＮバイポーラトランジスタ ８ 静電容量
ネルＭＯＳトランジスタ６ ＮＰＮバイポーラトラン
ジスタ ７ ＮＰＮバイポーラトランジスタ ８ 静電容量
Claims (1)
- 【請求項１】 Ｐチャンネル型の第１のＭＯＳトラン
ジスタのゲートとＮチャンネル型の第２のＭＯＳトラン
ジスタのゲートが入力端子に接続され、上記第１のトラ
ンジスタのソースとＮＰＮ型の第３のトランジスタのコ
レクタが第１の電源に接続され、上記第１のトランジス
タのドレインと上記第３のバイポーラトランジスタのベ
ースが接続され、ＮＰＮ型の第４のトランジスタのエミ
ッタが第２の電源に接続され、上記第２のトランジスタ
のソースと上記第４のバイポーラトランジスタのベース
が接続され、上記第３のトランジスタのエミッタと上記
第４のトランジスタのコレクタが出力端子に接続され、
上記第２のトランジスタのゲートと上記第４のトランジ
スタのベース間に静電容量が接続されてなることを特徴
とするインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122651A JPH04324714A (ja) | 1991-04-24 | 1991-04-24 | インバータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122651A JPH04324714A (ja) | 1991-04-24 | 1991-04-24 | インバータ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04324714A true JPH04324714A (ja) | 1992-11-13 |
Family
ID=14841255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122651A Pending JPH04324714A (ja) | 1991-04-24 | 1991-04-24 | インバータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04324714A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10067000B2 (en) | 2014-12-01 | 2018-09-04 | Mediatek Inc. | Inverter and ring oscillator with high temperature sensitivity |
-
1991
- 1991-04-24 JP JP3122651A patent/JPH04324714A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10067000B2 (en) | 2014-12-01 | 2018-09-04 | Mediatek Inc. | Inverter and ring oscillator with high temperature sensitivity |
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