JPH04250717A - 論理ゲート回路 - Google Patents
論理ゲート回路Info
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- JPH04250717A JPH04250717A JP3008195A JP819591A JPH04250717A JP H04250717 A JPH04250717 A JP H04250717A JP 3008195 A JP3008195 A JP 3008195A JP 819591 A JP819591 A JP 819591A JP H04250717 A JPH04250717 A JP H04250717A
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- Japan
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- terminal
- power supply
- channel mos
- gate circuit
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- 230000005669 field effect Effects 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は論理ゲート回路に関し、
特に、消費電力が小さく集積度が高いという特徴を持つ
ＭＯＳ電界効果トランジスタ（以後ＭＯＳトランジスタ
と記す）と、高速で動作するバイポーラトランジスタと
を組み合わせて構成したバイポーラＣＭＯＳ（以後Ｂｉ
ＣＭＯＳと記す）型の論理ゲート回路に関する。
特に、消費電力が小さく集積度が高いという特徴を持つ
ＭＯＳ電界効果トランジスタ（以後ＭＯＳトランジスタ
と記す）と、高速で動作するバイポーラトランジスタと
を組み合わせて構成したバイポーラＣＭＯＳ（以後Ｂｉ
ＣＭＯＳと記す）型の論理ゲート回路に関する。
【０００２】
【従来の技術】近年、ＬＳＩの速度性能を高めるために
、Ｎチャンネル型およびＰチャンネル型の一対のＭＯＳ
トランジスタからなるＣＭＯＳ論理ゲート回路と、バイ
ポーラトランジスタとを組み合わせて構成したＢｉＣＭ
ＯＳ型の論理ゲート回路が注目されている。
、Ｎチャンネル型およびＰチャンネル型の一対のＭＯＳ
トランジスタからなるＣＭＯＳ論理ゲート回路と、バイ
ポーラトランジスタとを組み合わせて構成したＢｉＣＭ
ＯＳ型の論理ゲート回路が注目されている。
【０００３】このＢｉＣＭＯＳ型の論理ゲート回路は、
ＣＭＯＳ論理ゲート回路が有する低消費電力性，高集積
性と、バイポーラトランジスタが持つ高速性とを兼ね備
えているため、今後のＬＳＩにとってますます有用な論
理ゲート回路である。
ＣＭＯＳ論理ゲート回路が有する低消費電力性，高集積
性と、バイポーラトランジスタが持つ高速性とを兼ね備
えているため、今後のＬＳＩにとってますます有用な論
理ゲート回路である。
【０００４】ＢｉＣＭＯＳ型の論理ゲート回路は、上記
のような特徴を持つため、大きな容量性負荷を高速で駆
動するためのドライバとして、メモリやマイクロプロセ
ッサなどのＬＳＩに適用されている。
のような特徴を持つため、大きな容量性負荷を高速で駆
動するためのドライバとして、メモリやマイクロプロセ
ッサなどのＬＳＩに適用されている。
【０００５】従来のＢｉＣＭＯＳ型の論理ゲート回路は
、図３に示すように、トーテムポール型に接続した２個
のＮＰＮ型バイポーラトランジスタ３０及び３１と、Ｐ
チャンネル型ＭＯＳトランジスタ３２と、３個のＮチャ
ンネル型ＭＯＳトランジスタ３３，３４，３５とから構
成され、入力端子３６に印加された入力信号を反転して
出力端子３７から出力信号を出力する。
、図３に示すように、トーテムポール型に接続した２個
のＮＰＮ型バイポーラトランジスタ３０及び３１と、Ｐ
チャンネル型ＭＯＳトランジスタ３２と、３個のＮチャ
ンネル型ＭＯＳトランジスタ３３，３４，３５とから構
成され、入力端子３６に印加された入力信号を反転して
出力端子３７から出力信号を出力する。
【０００６】この回路で、グランド電位に等しい低レベ
ルの入力信号が与えられると、Ｐチャンネル型ＭＯＳト
ランジスタ３２とＮＰＮ型バイポーラトランジスタ３０
とが導通する。そして、出力信号の振幅ＶＯ は、電源
電圧をＶ、ＮＰＮ型バイポーラトランジスタ３０のベー
ス・エミッタ間のダイオードの順方向電圧をＶＢＥとす
ると、ＶＯ ＝Ｖ−ＶＢＥとなる。
ルの入力信号が与えられると、Ｐチャンネル型ＭＯＳト
ランジスタ３２とＮＰＮ型バイポーラトランジスタ３０
とが導通する。そして、出力信号の振幅ＶＯ は、電源
電圧をＶ、ＮＰＮ型バイポーラトランジスタ３０のベー
ス・エミッタ間のダイオードの順方向電圧をＶＢＥとす
ると、ＶＯ ＝Ｖ−ＶＢＥとなる。
【０００７】一方、振幅がＶの高レベルの入力信号が与
えられると、Ｎチャンネル型ＭＯＳトランジスタ３３，
３４とＮＰＮ型バイポーラトランジスタ３１とが導通し
、出力信号の振幅ＶＯ は、ＶＯ ＝ＶＢＥとなる。
えられると、Ｎチャンネル型ＭＯＳトランジスタ３３，
３４とＮＰＮ型バイポーラトランジスタ３１とが導通し
、出力信号の振幅ＶＯ は、ＶＯ ＝ＶＢＥとなる。
【０００８】
【発明が解決しようとする課題】上述した従来のＢｉＣ
ＭＯＳ型の論理ゲート回路では、出力信号の高レベルの
振幅が電源電圧Ｖよりダイオードの順方向電圧ＶＢＥの
分だけ低下し、一方、低レベルの振幅がグランド電位よ
りＶＢＥだけ持ち上る。
ＭＯＳ型の論理ゲート回路では、出力信号の高レベルの
振幅が電源電圧Ｖよりダイオードの順方向電圧ＶＢＥの
分だけ低下し、一方、低レベルの振幅がグランド電位よ
りＶＢＥだけ持ち上る。
【０００９】すなわち、出力信号のスイング幅は、ＶＢ
Ｅから（Ｖ−ＶＢＥ）までである。このため、この出力
信号を入力とする次段の論理ゲート回路では、入力のＭ
ＯＳトランジスタ（図３におけるＭＯＳトランジスタ３
２，３３に相当）は完全にカットオフせず、電源からグ
ランドに直流のリーク電流が流れる。
Ｅから（Ｖ−ＶＢＥ）までである。このため、この出力
信号を入力とする次段の論理ゲート回路では、入力のＭ
ＯＳトランジスタ（図３におけるＭＯＳトランジスタ３
２，３３に相当）は完全にカットオフせず、電源からグ
ランドに直流のリーク電流が流れる。
【００１０】また、次段の論理ゲート回路のＮチャンネ
ル型ＭＯＳトランジスタ３４のソース電位がグランド電
位よりＶＢＥだけ持ち上っているので、出力信号が高レ
ベルの時、このＮチャンネル型ＭＯＳトランジスタ３４
のゲート・ソース間の電圧ＶＧＳは、ＶＧＳ＝Ｖ−２Ｖ
ＢＥとなる。
ル型ＭＯＳトランジスタ３４のソース電位がグランド電
位よりＶＢＥだけ持ち上っているので、出力信号が高レ
ベルの時、このＮチャンネル型ＭＯＳトランジスタ３４
のゲート・ソース間の電圧ＶＧＳは、ＶＧＳ＝Ｖ−２Ｖ
ＢＥとなる。
【００１１】このため、プルダウン側ＮＰＮ型バイポー
ラトランジスタ３１のベース電流、従ってコレクタ電流
、が小さくなって、立下り速度が遅くなってしまう。
ラトランジスタ３１のベース電流、従ってコレクタ電流
、が小さくなって、立下り速度が遅くなってしまう。
【００１２】すなわち、従来のＢｉＣＭＯＳ型の論理ゲ
ート回路は、出力信号のスイング幅が小さいことが原因
で、消費電力が大きく、動作速度が遅いという欠点を有
している。
ート回路は、出力信号のスイング幅が小さいことが原因
で、消費電力が大きく、動作速度が遅いという欠点を有
している。
【００１３】本発明の目的は、上述した欠点を解決し、
低消費電力性，高速性に優れたＢｉＣＭＯＳ型の論理ゲ
ート回路を、従来のものよりも、少ない素子数で実現す
ることにある。
低消費電力性，高速性に優れたＢｉＣＭＯＳ型の論理ゲ
ート回路を、従来のものよりも、少ない素子数で実現す
ることにある。
【００１４】
【課題を解決するための手段】本発明の論理ゲート回路
は、エミッタが電源端子に接続されコレクタが出力端子
に接続されたＰＮＰ型バイポーラトランジスタと、前記
出力端子とグランド端子との間にソースとドレインが接
続されゲートが入力端子に接続された第１のＮチャンネ
ル型ＭＯＳ電界効果トランジスタと、前記ＰＮＰ型バイ
ポーラトランジスタのベースと前記出力端子との間にソ
ースとドレインが接続されゲートが前記入力端子に接続
されたＰチャンネル型ＭＯＳ電界効果トランジスタと、
前記電源端子と前記ベースとの間にソースとドレインが
接続されゲートが前記入力端子に接続された第２のＮチ
ャンネル型ＭＯＳ電界効果トランジスタとを有する。
は、エミッタが電源端子に接続されコレクタが出力端子
に接続されたＰＮＰ型バイポーラトランジスタと、前記
出力端子とグランド端子との間にソースとドレインが接
続されゲートが入力端子に接続された第１のＮチャンネ
ル型ＭＯＳ電界効果トランジスタと、前記ＰＮＰ型バイ
ポーラトランジスタのベースと前記出力端子との間にソ
ースとドレインが接続されゲートが前記入力端子に接続
されたＰチャンネル型ＭＯＳ電界効果トランジスタと、
前記電源端子と前記ベースとの間にソースとドレインが
接続されゲートが前記入力端子に接続された第２のＮチ
ャンネル型ＭＯＳ電界効果トランジスタとを有する。
【００１５】また、本発明の論理ゲート回路は、エミッ
タが電源端子に接続されコレクタが出力端子に接続され
たＰＮＰ型バイポーラトランジスタと、前記出力端子と
グランド端子との間にソースとドレインが接続されゲー
トが入力端子に接続されたＮチャンネル型ＭＯＳ電界効
果トランジスタと、前記ＰＮＰ型バイポーラトランジス
タのベースと前記出力端子との間にソースとドレインが
接続されゲートが前記入力端子に接続されたＰチャンネ
ル型ＭＯＳ電界効果トランジスタと、前記電源端子と前
記ベースとの間に接続された抵抗とを有している。
タが電源端子に接続されコレクタが出力端子に接続され
たＰＮＰ型バイポーラトランジスタと、前記出力端子と
グランド端子との間にソースとドレインが接続されゲー
トが入力端子に接続されたＮチャンネル型ＭＯＳ電界効
果トランジスタと、前記ＰＮＰ型バイポーラトランジス
タのベースと前記出力端子との間にソースとドレインが
接続されゲートが前記入力端子に接続されたＰチャンネ
ル型ＭＯＳ電界効果トランジスタと、前記電源端子と前
記ベースとの間に接続された抵抗とを有している。
【００１６】
【作用】本発明の論理ゲート回路では、出力段のプルア
ップ側に、エミッタが電源端子に接続されたＰＮＰ型バ
イポーラトランジスタを用い、プルダウン側に、Ｎチャ
ンネルＭＯＳトランジスタを用いる構成を取っているた
め、出力信号のスイング幅を電源電圧まで高め、消費電
力を減少し、動作を高速にさせることが可能である。
ップ側に、エミッタが電源端子に接続されたＰＮＰ型バ
イポーラトランジスタを用い、プルダウン側に、Ｎチャ
ンネルＭＯＳトランジスタを用いる構成を取っているた
め、出力信号のスイング幅を電源電圧まで高め、消費電
力を減少し、動作を高速にさせることが可能である。
【００１７】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の第１の実施例の
回路構成を示す回路図である。
を参照して説明する。図１は、本発明の第１の実施例の
回路構成を示す回路図である。
【００１８】本実施例は、電源端子１８にエミッタが接
続され、出力端子１７にコレクタが接続されたＰＮＰ型
バイポーラトランジスタ１０と、出力端子１７とグラン
ド端子１９との間にソースとドレインが接続され、入力
端子１６にゲートが接続されたＮチャンネル型ＭＯＳト
ランジスタ１１と、ＰＮＰ型バイポーラトランジスタ１
０のベースと出力端子１７との間にソースとドレインが
接続され、入力端子１６にゲートが接続されたＰチャン
ネル型ＭＯＳトランジスタ１２と、電源端子１８とベー
スとの間にソースとドレインが接続され、入力端子１６
にゲートが接続されたＮチャンネル型ＭＯＳトランジス
タ１３とから構成されている。
続され、出力端子１７にコレクタが接続されたＰＮＰ型
バイポーラトランジスタ１０と、出力端子１７とグラン
ド端子１９との間にソースとドレインが接続され、入力
端子１６にゲートが接続されたＮチャンネル型ＭＯＳト
ランジスタ１１と、ＰＮＰ型バイポーラトランジスタ１
０のベースと出力端子１７との間にソースとドレインが
接続され、入力端子１６にゲートが接続されたＰチャン
ネル型ＭＯＳトランジスタ１２と、電源端子１８とベー
スとの間にソースとドレインが接続され、入力端子１６
にゲートが接続されたＮチャンネル型ＭＯＳトランジス
タ１３とから構成されている。
【００１９】以下に本実施例の回路動作について説明す
る。この論理ゲート回路は、インバータとして動作する
。
る。この論理ゲート回路は、インバータとして動作する
。
【００２０】図１の回路において、入力端子１６に高レ
ベルの入力信号が印加されると、２つのＮチャンネル型
ＭＯＳトランジスタ１１と１３が導通し、一方、Ｐチャ
ンネル型ＭＯＳトランジスタ１２は非導通となる。
ベルの入力信号が印加されると、２つのＮチャンネル型
ＭＯＳトランジスタ１１と１３が導通し、一方、Ｐチャ
ンネル型ＭＯＳトランジスタ１２は非導通となる。
【００２１】このため、ＰＮＰ型バイポーラトランジス
タ１０が非導通となり、出力端子１７の電位がグランド
端子１９の電位と等しくなる。
タ１０が非導通となり、出力端子１７の電位がグランド
端子１９の電位と等しくなる。
【００２２】一方、入力端子１６に低レベルの入力信号
が印加されると、Ｎチャンネル型ＭＯＳトランジスタ１
１が非導通となり、一方、Ｐチャンネル型ＭＯＳトラン
ジスタ１２が導通する。また、Ｎチャンネル型ＭＯＳト
ランジスタ１３が非導通となる。
が印加されると、Ｎチャンネル型ＭＯＳトランジスタ１
１が非導通となり、一方、Ｐチャンネル型ＭＯＳトラン
ジスタ１２が導通する。また、Ｎチャンネル型ＭＯＳト
ランジスタ１３が非導通となる。
【００２３】このため、ＰＮＰ型バイポーラトランジス
タ１０のエミッタとコレクタ間が導通し、出力端子１７
の電位が電源電圧Ｖに等しくなる。
タ１０のエミッタとコレクタ間が導通し、出力端子１７
の電位が電源電圧Ｖに等しくなる。
【００２４】このように、この論理ゲート回路の出力信
号のスイング幅は、電源電圧Ｖに等しくなる。
号のスイング幅は、電源電圧Ｖに等しくなる。
【００２５】従って、次段に接続された論理ゲート回路
内のＮチャンネル型ＭＯＳトランジスタ１１，Ｐチャン
ネル型ＭＯＳトランジスタ１２及びＮチャンネル型ＭＯ
Ｓトランジスタ１３は、完全に導通するか又は非導通と
なり、電源端子１８からグランド端子１９にリーク電流
が流れることはない。
内のＮチャンネル型ＭＯＳトランジスタ１１，Ｐチャン
ネル型ＭＯＳトランジスタ１２及びＮチャンネル型ＭＯ
Ｓトランジスタ１３は、完全に導通するか又は非導通と
なり、電源端子１８からグランド端子１９にリーク電流
が流れることはない。
【００２６】又、プルダウン側に、移動度の高いＮチャ
ンネル型ＭＯＳトランジスタ１１を用いているので出力
信号の立下りが高速で行なわれる。
ンネル型ＭＯＳトランジスタ１１を用いているので出力
信号の立下りが高速で行なわれる。
【００２７】次に、本発明の第２の実施例について説明
する。図２は、本発明の第２の実施例の回路構成を示す
回路図である。
する。図２は、本発明の第２の実施例の回路構成を示す
回路図である。
【００２８】本実施例が図１に示す第１の実施例と異な
るのは、第１の実施例における入力側のＮチャンネル型
ＭＯＳトランジスタ１３に替えて、プルアップ側のＰＮ
Ｐバイポーラトランジスタ２０のベースと電源端子２８
との間に抵抗２３を接続している点である。
るのは、第１の実施例における入力側のＮチャンネル型
ＭＯＳトランジスタ１３に替えて、プルアップ側のＰＮ
Ｐバイポーラトランジスタ２０のベースと電源端子２８
との間に抵抗２３を接続している点である。
【００２９】従って、入力端子２６につながるＭＯＳト
ランジスタの数は、Ｎチャンネル型ＭＯＳトランジスタ
２１とＰチャンネル型ＭＯＳトランジスタ２２の２個だ
けとなる。
ランジスタの数は、Ｎチャンネル型ＭＯＳトランジスタ
２１とＰチャンネル型ＭＯＳトランジスタ２２の２個だ
けとなる。
【００３０】本実施例は、図１に示した第１の実施例と
同様の動作をし、出力信号の高レベルが電源電圧Ｖに等
しく、低レベルはグランド電位となる。
同様の動作をし、出力信号の高レベルが電源電圧Ｖに等
しく、低レベルはグランド電位となる。
【００３１】今、図２において、入力端子２６への入力
信号が低レベルから高レベルに変化した場合、Ｐチャン
ネル型ＭＯＳトランジスタ２２が導通から非導通になる
。
信号が低レベルから高レベルに変化した場合、Ｐチャン
ネル型ＭＯＳトランジスタ２２が導通から非導通になる
。
【００３２】このため、ＰＮＰ型バイポーラトランジス
タ２０のベース電位は、抵抗２３によって電源電圧Ｖに
引上げられ、このＰＮＰ型バイポーラトランジスタ２０
は非導通となる。同時にＮチャンネル型ＭＯＳトランジ
スタ２１は非導通から導通に変るので、出力端子２７の
電圧は、電源電圧Ｖからグランド電位へと変化する。
タ２０のベース電位は、抵抗２３によって電源電圧Ｖに
引上げられ、このＰＮＰ型バイポーラトランジスタ２０
は非導通となる。同時にＮチャンネル型ＭＯＳトランジ
スタ２１は非導通から導通に変るので、出力端子２７の
電圧は、電源電圧Ｖからグランド電位へと変化する。
【００３３】この出力信号の立下りは、入力信号が直接
ゲートに入力されるＮチャンネル型ＭＯＳトランジスタ
２１で行なわれるので高速である。
ゲートに入力されるＮチャンネル型ＭＯＳトランジスタ
２１で行なわれるので高速である。
【００３４】
【発明の効果】以上説明したように、本発明によれば、
出力信号の振幅幅を電源電圧に等しくすることができる
ので、次段に接続された論理ゲート回路のリーク電流を
小さくし、消費電力を低減することができる。
出力信号の振幅幅を電源電圧に等しくすることができる
ので、次段に接続された論理ゲート回路のリーク電流を
小さくし、消費電力を低減することができる。
【００３５】又、入力信号が直接にプルダウン側のＭＯ
Ｓトランジスタのゲートに印加される構成を取っている
ため、出力信号の立下りを極めて高速で行わせることが
できる。
Ｓトランジスタのゲートに印加される構成を取っている
ため、出力信号の立下りを極めて高速で行わせることが
できる。
【００３６】又、トランジスタの数を従来の論理ゲート
回路より２個減らして、４個のトランジスタで回路を構
成することができる。
回路より２個減らして、４個のトランジスタで回路を構
成することができる。
【００３７】以上をまとめると、本発明は、従来のＢｉ
ＣＭＯＳ型の論理ゲート回路に比べて消費電力を減少さ
せ、動作速度を高速にし、しかも素子数を削減すること
ができるという効果を有する。
ＣＭＯＳ型の論理ゲート回路に比べて消費電力を減少さ
せ、動作速度を高速にし、しかも素子数を削減すること
ができるという効果を有する。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来のＢｉＣＭＯＳ型の論理ゲート回路の回路
図である。
図である。
１０，２０ ＰＮＰ型バイポーラトランジスタ１
１，１３，２１，３３，３４，３５ Ｎチャンネ
ル型ＭＯＳトランジスタ １２，２２，３２ Ｐチャンネル型ＭＯＳトラン
ジスタ １６，３６ 入力端子 １７，３７ 出力端子 １８，２８ 電源端子 １９，２９ グランド端子 ２３ 抵抗
１，１３，２１，３３，３４，３５ Ｎチャンネ
ル型ＭＯＳトランジスタ １２，２２，３２ Ｐチャンネル型ＭＯＳトラン
ジスタ １６，３６ 入力端子 １７，３７ 出力端子 １８，２８ 電源端子 １９，２９ グランド端子 ２３ 抵抗
Claims (2)
- 【請求項１】 エミッタが電源端子に接続されコレク
タが出力端子に接続されたＰＮＰ型バイポーラトランジ
スタと、前記出力端子とグランド端子との間にソースと
ドレインが接続されゲートが入力端子に接続された第１
のＮチャンネル型ＭＯＳ電界効果トランジスタと、前記
ＰＮＰ型バイポーラトランジスタのベースと前記出力端
子との間にソースとドレインが接続されゲートが前記入
力端子に接続されたＰチャンネル型ＭＯＳ電界効果トラ
ンジスタと、前記電源端子と前記ベースとの間にソース
とドレインが接続されゲートが前記入力端子に接続され
た第２のＮチャンネル型ＭＯＳ電界効果トランジスタと
を有することを特徴とする論理ゲート回路。 - 【請求項２】 エミッタが電源端子に接続されコレク
タが出力端子に接続されたＰＮＰ型バイポーラトランジ
スタと、前記出力端子とグランド端子との間にソースと
ドレインが接続されゲートが入力端子に接続されたＮチ
ャンネル型ＭＯＳ電界効果トランジスタと、前記ＰＮＰ
型バイポーラトランジスタのベースと前記出力端子との
間にソースとドレインが接続されゲートが前記入力端子
に接続されたＰチャンネル型ＭＯＳ電界効果トランジス
タと、前記電源端子と前記ベースとの間に接続された抵
抗とを有することを特徴とする論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008195A JPH04250717A (ja) | 1991-01-28 | 1991-01-28 | 論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3008195A JPH04250717A (ja) | 1991-01-28 | 1991-01-28 | 論理ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04250717A true JPH04250717A (ja) | 1992-09-07 |
Family
ID=11686493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3008195A Pending JPH04250717A (ja) | 1991-01-28 | 1991-01-28 | 論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04250717A (ja) |
-
1991
- 1991-01-28 JP JP3008195A patent/JPH04250717A/ja active Pending
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