JPH02100419A - Ｅｃｌ回路 - Google Patents
Ｅｃｌ回路Info
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- JPH02100419A JPH02100419A JP63252681A JP25268188A JPH02100419A JP H02100419 A JPH02100419 A JP H02100419A JP 63252681 A JP63252681 A JP 63252681A JP 25268188 A JP25268188 A JP 25268188A JP H02100419 A JPH02100419 A JP H02100419A
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- JP
- Japan
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- transistor
- circuit
- emitter
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- 230000003247 decreasing effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000005611 electricity Effects 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/0823—Multistate logic
- H03K19/0826—Multistate logic one of the states being the high impedance or floating state
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ＥＣＬ回路に関し、特に、出力状態として高
レベル、低レベルおよび高インピーダンス状態を有する
ＥＣＬ回路に関する。
レベル、低レベルおよび高インピーダンス状態を有する
ＥＣＬ回路に関する。
［従来の技術］
論理回路をバスラインに接続する場合、論理回路は、そ
の出力状態として、高レベル、低レベルおよび高インピ
ーダンス状態の３つの状態を有するいわゆる３値論理回
路である必要がある。而して、従来のＥＣＬ回路の場合
、その３値論理回路は消費電流が極めて大きいという欠
点を有していた。従来のＥＣＬＢ値論理回路の一例を第
５図に示す。従来の回路は、同図に示すように、バイポ
ーラトランジスタＱｌ、Ｑ２とによって差動回路を構成
し、トランジスタＱｌとＱ２の共通のエミッタ接続点に
は定電流発生回路としてバイポーラトランジスタＱ３が
接続され、また、差動回路の一方のトランジスタＱ２の
コレクタにはエミッタフォロアトランジスタＱ４が接続
されている。差動回路の他方のトランジスタＱｌのベー
スにはＡＮＤゲート５の出力端子が接続され、また、Ａ
ＮＤゲート５には、信号入力端子１および制御信号入力
端子２を介して、論理信号と制御信号が入力される。更
に、エミッタフォロアトランジスタＱ４のベース端子８
には、電流スイッチ回路１０の出力端子が接続され、ま
た、トランジスタＱ４のエミッタは、出力端子９を介し
て、その電位が終端電位Ｖｔであるバスラインに接続さ
れている。
の出力状態として、高レベル、低レベルおよび高インピ
ーダンス状態の３つの状態を有するいわゆる３値論理回
路である必要がある。而して、従来のＥＣＬ回路の場合
、その３値論理回路は消費電流が極めて大きいという欠
点を有していた。従来のＥＣＬＢ値論理回路の一例を第
５図に示す。従来の回路は、同図に示すように、バイポ
ーラトランジスタＱｌ、Ｑ２とによって差動回路を構成
し、トランジスタＱｌとＱ２の共通のエミッタ接続点に
は定電流発生回路としてバイポーラトランジスタＱ３が
接続され、また、差動回路の一方のトランジスタＱ２の
コレクタにはエミッタフォロアトランジスタＱ４が接続
されている。差動回路の他方のトランジスタＱｌのベー
スにはＡＮＤゲート５の出力端子が接続され、また、Ａ
ＮＤゲート５には、信号入力端子１および制御信号入力
端子２を介して、論理信号と制御信号が入力される。更
に、エミッタフォロアトランジスタＱ４のベース端子８
には、電流スイッチ回路１０の出力端子が接続され、ま
た、トランジスタＱ４のエミッタは、出力端子９を介し
て、その電位が終端電位Ｖｔであるバスラインに接続さ
れている。
而して、電流スイッチ回路１０は、バイポーラトランジ
スタＱＩＯ，Ｑ２０によって構成される差動回路とこの
差動回路に対して定電流を供給するバイポーラトランジ
スタＱ３０とから成り立っており、電流スイッチ回路１
０の入力端子であるトランジスタＱ＋ｏのベースは、制
御信号入力端子２に接続されている。また、トランジス
タＱ２ 、Ｑ２０のベースは、リファレンス電位電源Ｖ
ＲＢｐに、そしてトランジスタＱ３ 、Ｑ３０のベース
はカレントソース電位電源Ｖｃｓに接続されている。
スタＱＩＯ，Ｑ２０によって構成される差動回路とこの
差動回路に対して定電流を供給するバイポーラトランジ
スタＱ３０とから成り立っており、電流スイッチ回路１
０の入力端子であるトランジスタＱ＋ｏのベースは、制
御信号入力端子２に接続されている。また、トランジス
タＱ２ 、Ｑ２０のベースは、リファレンス電位電源Ｖ
ＲＢｐに、そしてトランジスタＱ３ 、Ｑ３０のベース
はカレントソース電位電源Ｖｃｓに接続されている。
第５図に図示された回路は、次のように動作する。まず
、制御信号が高レベル（論理“１゛′）であるも−のと
すると、電流スイッチ回路１０のトランジスタＱ＋ｏが
オン、Ｑ２０がオフとなるので、電流スイッチ回路１０
がエミッタフォロア回路に影響を及ぼすことはない。ま
た、この状態（制御信号が高電位状態）では、ＡＮＤゲ
ート５の出力には信号入力端子１に加えられる信号がそ
のままＡＮＤゲート５の出力となり、また、この信号は
、ＥＣＬ回路の出力端子９に現れる。次に、制御信号が
低レベル（論理”ｏ”）になったとすると、ＡＮＤゲー
ト５の出力は、低電位となりエミッタフォロアトランジ
スタのベース端子８の電位も低電位となる。一方、電流
スイッチ回路１０では、トランジスタＱ＋ｏがオフ、ト
ランジスタＱ２ｏがオンとなり、その結果、トランジス
タロ２側のコレクタ抵抗７の電圧降下が一層増大し、エ
ミッタフォロアトランジスタＱ４のベース電位は、終端
電位７丁とトランジスタＱ４の順方向電圧との相思下と
なって、トランジスタＱ４は高インピーダンス状態とな
る。よって、このＥＣＬ回路は、ノンインバータ３値論
理回路を構成している。
、制御信号が高レベル（論理“１゛′）であるも−のと
すると、電流スイッチ回路１０のトランジスタＱ＋ｏが
オン、Ｑ２０がオフとなるので、電流スイッチ回路１０
がエミッタフォロア回路に影響を及ぼすことはない。ま
た、この状態（制御信号が高電位状態）では、ＡＮＤゲ
ート５の出力には信号入力端子１に加えられる信号がそ
のままＡＮＤゲート５の出力となり、また、この信号は
、ＥＣＬ回路の出力端子９に現れる。次に、制御信号が
低レベル（論理”ｏ”）になったとすると、ＡＮＤゲー
ト５の出力は、低電位となりエミッタフォロアトランジ
スタのベース端子８の電位も低電位となる。一方、電流
スイッチ回路１０では、トランジスタＱ＋ｏがオフ、ト
ランジスタＱ２ｏがオンとなり、その結果、トランジス
タロ２側のコレクタ抵抗７の電圧降下が一層増大し、エ
ミッタフォロアトランジスタＱ４のベース電位は、終端
電位７丁とトランジスタＱ４の順方向電圧との相思下と
なって、トランジスタＱ４は高インピーダンス状態とな
る。よって、このＥＣＬ回路は、ノンインバータ３値論
理回路を構成している。
［発明が解決しようとする問題点コ
上述した従来例の回路では、Ｅ ＣＬ回路を高インピー
ダンス状態としないときにも、電流スイッチ回路１０に
は一定の電流を流しておくものであるので、消費電力が
大きいという欠点があった。
ダンス状態としないときにも、電流スイッチ回路１０に
は一定の電流を流しておくものであるので、消費電力が
大きいという欠点があった。
また、電流スイッチ回路１０はトランジスタ３個と抵抗
１個を必要とするので、従来例の回路は、多くの点数の
部品を要した。その上、リファレンス電位電源Ｖ ＲＥ
Ｐやカレントソース電位電源ＶＣ５からこの回路への配
線およびこの回路の出力端子からエミッタフォロアトラ
ンジスタＱ４のベース端子８への配線を要するものであ
るので、従来例の回路は、広い面積を必要とした。
１個を必要とするので、従来例の回路は、多くの点数の
部品を要した。その上、リファレンス電位電源Ｖ ＲＥ
Ｐやカレントソース電位電源ＶＣ５からこの回路への配
線およびこの回路の出力端子からエミッタフォロアトラ
ンジスタＱ４のベース端子８への配線を要するものであ
るので、従来例の回路は、広い面積を必要とした。
［間離点を解決するための手段］
本発明のＥＣＬ回路は、差動回路を構成する１対のバイ
ポーラトランジスタと、そのベースが前記差動回路の一
方の出力端子に接続されそのエミッタがバスラインに接
続されたエミッタフォロアトランジスタと、差動回路の
共通のエミッタ接続点と電源との間に接続された定電流
発生回路とを有しており、そして、前記定電流発生回路
には、導通または非導通に制御されるトランジスタが備
えられており、該トランジスタは、それが導通したとき
には、前記共通の接続点と前記電源との間の実効電流を
増加させ、前記エミッタフォロアトランジスタのベース
電位を、前記エミッタフォロアトランジスタを高インピ
ーダンス状態とする値にすることのできるものである。
ポーラトランジスタと、そのベースが前記差動回路の一
方の出力端子に接続されそのエミッタがバスラインに接
続されたエミッタフォロアトランジスタと、差動回路の
共通のエミッタ接続点と電源との間に接続された定電流
発生回路とを有しており、そして、前記定電流発生回路
には、導通または非導通に制御されるトランジスタが備
えられており、該トランジスタは、それが導通したとき
には、前記共通の接続点と前記電源との間の実効電流を
増加させ、前記エミッタフォロアトランジスタのベース
電位を、前記エミッタフォロアトランジスタを高インピ
ーダンス状態とする値にすることのできるものである。
［実施例］
次に、図面を参照して本発明の実施例について説明する
。
。
第１図は、本発明の一実施例を示す回路図である。同図
において、第５図の従来例のものと同一の部分について
は同一の番号が付されているので重複する説明は省略す
る０本実施例においては、従来例で用いられていた電流
スイッチ回路が除去され、代わりに、定電流発生回路６
のエミッタ抵抗に並列に、そのゲートが制御信号入力端
子２に接続された電流制御用のＮチャネルＭＯＳ）ラン
ジスタＮＭが接続され、また、従来例においてＡＮＤゲ
ート５が用いられていた入力ゲート部分にＮＯＲゲート
３が接続されている。
において、第５図の従来例のものと同一の部分について
は同一の番号が付されているので重複する説明は省略す
る０本実施例においては、従来例で用いられていた電流
スイッチ回路が除去され、代わりに、定電流発生回路６
のエミッタ抵抗に並列に、そのゲートが制御信号入力端
子２に接続された電流制御用のＮチャネルＭＯＳ）ラン
ジスタＮＭが接続され、また、従来例においてＡＮＤゲ
ート５が用いられていた入力ゲート部分にＮＯＲゲート
３が接続されている。
この実施例の回路は２次のように動作する。まず、制御
信号が低レベルであるときには、ＭＯＳトランジスタＮ
Ｍはオフ状態にあるので、定電流発生回路は、通常の動
作を行い、カレントソース電位電源Ｖ。Ｓの電位で規定
される電流を差動回路に供給する。また１、：の状態（
制御入力信号が低レベル状態）では、ＮＯＲゲートは、
入力信号に対してインバータ動作を行なうので、ＥＣＬ
回路の出力端子９からは、入力信号の反転信号が得られ
る。
信号が低レベルであるときには、ＭＯＳトランジスタＮ
Ｍはオフ状態にあるので、定電流発生回路は、通常の動
作を行い、カレントソース電位電源Ｖ。Ｓの電位で規定
される電流を差動回路に供給する。また１、：の状態（
制御入力信号が低レベル状態）では、ＮＯＲゲートは、
入力信号に対してインバータ動作を行なうので、ＥＣＬ
回路の出力端子９からは、入力信号の反転信号が得られ
る。
次に、制御信号が高レベルとなると、ＮＯＲゲート３の
出力端子には低レベルの信号が現れるので、エミッタフ
ォロアトランジスタＱ４のベース電位は低レベルとなる
。一方、この状態ではＭＯＳトランジスタＮＭはオン状
態となるので、定電流発生回路６が流す電流は増加し、
トランジスタロ２側のコレクタ抵抗７における電圧降下
も増大する。この場合、ＭＯＳ）ランジスタＭＮを流れ
る電流はそのサイズ（ゲート幅）によって決定されるの
で、このトランジスタのサイズを適切に選択すれば、こ
のトランジスタがオンしたときにトランジスタＱ２のコ
レクタ電位を、終端電位７丁とトランジスタＱ４の順方
向電圧との和以上とすることができる。このようにしで
あるものとすれば、ＭＯＳトランジスタＮＭがオンした
ときにはエミッタフォロアトランジスタＱ４は高インピ
ーダンス状態となる。よって、このＥＣＬ回路は、イン
バータ動作の３値論理回路として動作する。
出力端子には低レベルの信号が現れるので、エミッタフ
ォロアトランジスタＱ４のベース電位は低レベルとなる
。一方、この状態ではＭＯＳトランジスタＮＭはオン状
態となるので、定電流発生回路６が流す電流は増加し、
トランジスタロ２側のコレクタ抵抗７における電圧降下
も増大する。この場合、ＭＯＳ）ランジスタＭＮを流れ
る電流はそのサイズ（ゲート幅）によって決定されるの
で、このトランジスタのサイズを適切に選択すれば、こ
のトランジスタがオンしたときにトランジスタＱ２のコ
レクタ電位を、終端電位７丁とトランジスタＱ４の順方
向電圧との和以上とすることができる。このようにしで
あるものとすれば、ＭＯＳトランジスタＮＭがオンした
ときにはエミッタフォロアトランジスタＱ４は高インピ
ーダンス状態となる。よって、このＥＣＬ回路は、イン
バータ動作の３値論理回路として動作する。
次に、第２図を参照して本発明の他の実施例について説
明する。第２図に示されたものは、第１図のものにおけ
る電流制御用のＮチャネルＭＯＳトランジスタをＰチャ
ネルＭＯ３）ランジスタＰＮに替え、更に入力ゲートを
ＮＯＲゲートからＡＮＤゲート５としたものである。こ
の回路では制御信号入力端子２への制御信号が高レベル
のときは、ＭＯＳトランジスタＰＭはオフ状態にあり、
この信号が低レベルとなると、このトランジスタはオン
状態となる。また、Ａ、ＮＤゲートは、制御信号が高レ
ベルのときは、端子１への入力信号をそのまま出力させ
るスルー回路として動作する。
明する。第２図に示されたものは、第１図のものにおけ
る電流制御用のＮチャネルＭＯＳトランジスタをＰチャ
ネルＭＯ３）ランジスタＰＮに替え、更に入力ゲートを
ＮＯＲゲートからＡＮＤゲート５としたものである。こ
の回路では制御信号入力端子２への制御信号が高レベル
のときは、ＭＯＳトランジスタＰＭはオフ状態にあり、
この信号が低レベルとなると、このトランジスタはオン
状態となる。また、Ａ、ＮＤゲートは、制御信号が高レ
ベルのときは、端子１への入力信号をそのまま出力させ
るスルー回路として動作する。
従って、この回路はノンインバータ（スルー回路）３値
論理回路として動作する。
論理回路として動作する。
次に、第３図を参照して、本発明の更に他の実施例につ
いて説明する。この実施例は、先の実施例で、ＮＰＮバ
・イボーラトランジスタＱ１〜Ｑ４を用いていたところ
に、ＰＮＰバイポーラトランジスタＱ５〜Ｑ８を使用し
ている。また、電流制御用のＭＯＳ）ランジスタとして
、Ｐチャネル型のものを用い、入力ゲート回路にはＮＡ
ＮＤ回路を用いている。この実施例の回路では電流制御
用ＰチャネルＭＯＳ）ランジスタＰＭをオフとする制御
信号のとき、即ち、制御信号が高レベルであるとき、Ｎ
ＡＮＤゲート４は端子１への入力信号に対して、インバ
ータとして動作するので、このＥＣＬ回路は、インバー
タ動作３値論理回路を構成する。
いて説明する。この実施例は、先の実施例で、ＮＰＮバ
・イボーラトランジスタＱ１〜Ｑ４を用いていたところ
に、ＰＮＰバイポーラトランジスタＱ５〜Ｑ８を使用し
ている。また、電流制御用のＭＯＳ）ランジスタとして
、Ｐチャネル型のものを用い、入力ゲート回路にはＮＡ
ＮＤ回路を用いている。この実施例の回路では電流制御
用ＰチャネルＭＯＳ）ランジスタＰＭをオフとする制御
信号のとき、即ち、制御信号が高レベルであるとき、Ｎ
ＡＮＤゲート４は端子１への入力信号に対して、インバ
ータとして動作するので、このＥＣＬ回路は、インバー
タ動作３値論理回路を構成する。
第４図は、第３図の実施例の電流制御用のＭＯＳトラン
ジスタをＮチャネル型のものに替え、更に、入力ゲート
をＡＮＤとした実施例を示している。このように変更す
れば、インバータ動作の第３図のものをノンインバータ
動作のものとすることができる。
ジスタをＮチャネル型のものに替え、更に、入力ゲート
をＡＮＤとした実施例を示している。このように変更す
れば、インバータ動作の第３図のものをノンインバータ
動作のものとすることができる。
以上の例において、トランジスタＱ４が高インピーダン
ス状態になる時の制御信号の論理値が、第１図の例と他
の例とで異なっていたが、適宜、インバータを介挿する
なとして、いずれのものにおいても一定の論理値でトラ
ンジスタＱ４を高インピーダンス状態とすることができ
る。
ス状態になる時の制御信号の論理値が、第１図の例と他
の例とで異なっていたが、適宜、インバータを介挿する
なとして、いずれのものにおいても一定の論理値でトラ
ンジスタＱ４を高インピーダンス状態とすることができ
る。
以上の実施例では電流制御用のトランジスタとしてＭＯ
Ｓトランジスタを使用していたが本発明ではこれをバイ
ポーラトランジスタに置き換えてもよい、また、このト
ランジスタの接続位置は、有効に定電流発生回路６の電
流を増加させることのできるところであればよいのであ
って実施例の位置に限定されるものではない。従って、
例えばこのトランジスタをトランジスタＱ３と並列に接
続するようにしてもよい。
Ｓトランジスタを使用していたが本発明ではこれをバイ
ポーラトランジスタに置き換えてもよい、また、このト
ランジスタの接続位置は、有効に定電流発生回路６の電
流を増加させることのできるところであればよいのであ
って実施例の位置に限定されるものではない。従って、
例えばこのトランジスタをトランジスタＱ３と並列に接
続するようにしてもよい。
［発明の効果］
以上説明したように、本発明は、定電流発生回路に単に
１本のトランジスタを追加することによって、ＥＣＬ回
路を３値論理回路として動作させることができるもので
あるから、従来のＥＣＬＢ値論理回路と比較して、 ■通常動作時に無駄な電力を消費しない、■部分点数が
少ない、 ■配線数が少ない、 等の効果を奏するものである。
１本のトランジスタを追加することによって、ＥＣＬ回
路を３値論理回路として動作させることができるもので
あるから、従来のＥＣＬＢ値論理回路と比較して、 ■通常動作時に無駄な電力を消費しない、■部分点数が
少ない、 ■配線数が少ない、 等の効果を奏するものである。
第１図、第２図、第３図、第４図はそれぞれ本発明の実
施例を示す回路図、第５図は従来例の回路図である。 １・・・信号入力端子、 ２・・・制御信号入力端子、
３・・・ＮＯＲゲート、 ４・・・ＮＡＮＤゲート、
５・・・ＡＮＤゲート、 ６・・・定電流発生回路、
７・・コレクタ負荷抵抗、 ８・・・エミッタフォロ
アトランジスタベース端子、 ９・・・出力端子、 Ｑ
＋〜Ｑ８・・・バイポーラ１〜ランジスタ、 ＮＭ・・
・電流制御用ＮチャネルＭｏＳトランジスタ、 ＰＭ・
・・電流制御用ＰチャネルＭＯ８！−ランジスタ。
施例を示す回路図、第５図は従来例の回路図である。 １・・・信号入力端子、 ２・・・制御信号入力端子、
３・・・ＮＯＲゲート、 ４・・・ＮＡＮＤゲート、
５・・・ＡＮＤゲート、 ６・・・定電流発生回路、
７・・コレクタ負荷抵抗、 ８・・・エミッタフォロ
アトランジスタベース端子、 ９・・・出力端子、 Ｑ
＋〜Ｑ８・・・バイポーラ１〜ランジスタ、 ＮＭ・・
・電流制御用ＮチャネルＭｏＳトランジスタ、 ＰＭ・
・・電流制御用ＰチャネルＭＯ８！−ランジスタ。
Claims (2)
- （１）差動回路を構成する１対のバイポーラトランジス
タと、該差動回路の一方の出力端子に接続され、そのエ
ミッタがバスラインに接続されたエミッタフォロアトラ
ンジスタと、前記差動回路の共通に接続されたエミッタ
と電源との間に接続された定電流発生回路とを具備する
ＥＣＬ回路において、前記定電流発生回路には、導通ま
たは非導通に制御されるトランジスタが備えられており
、かつ、該トランジスタは、それが導通したときには前
記差動回路を流れる電流を増加させ、もって、前記差動
回路の前記一方の出力端子の電位を前記エミッタフォロ
アトランジスタを高インピーダンス状態とする値にする
ものであることを特徴とするＥＣＬ回路。 - （２）定電流発生回路が、そのベースがカレントソース
電位電源に接続されそのコレクタが前記差動回路の共通
に接続されたエミッタに接続されそのエミッタがエミッ
タ抵抗を介して電源に接続されたバイポーラトランジス
タと、そのゲートが前記エミッタフォロアトランジスタ
を高インピーダンスにするための信号が印加される制御
信号入力端子に接続されそのソース、ドレインがそれぞ
れ前記エミッタ抵抗の一端と他端とに接続されているＭ
ＯＳトランジスタとから構成されている特許請求の範囲
第１項記載のＥＣＬ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252681A JP2743401B2 (ja) | 1988-10-06 | 1988-10-06 | Ｅｃｌ回路 |
| US07/416,116 US5006731A (en) | 1988-10-06 | 1989-10-02 | Three state emitter coupled logic circuit with a small amount of current consumption |
| DE68915381T DE68915381T2 (de) | 1988-10-06 | 1989-10-04 | Emittergekoppelte logische Schaltung mit drei Zuständen und niedrigem Stromverbrauch. |
| EP89310177A EP0363189B1 (en) | 1988-10-06 | 1989-10-04 | Three state emitter coupled logic circuit with a small amount of current consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63252681A JP2743401B2 (ja) | 1988-10-06 | 1988-10-06 | Ｅｃｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02100419A true JPH02100419A (ja) | 1990-04-12 |
| JP2743401B2 JP2743401B2 (ja) | 1998-04-22 |
Family
ID=17240761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63252681A Expired - Lifetime JP2743401B2 (ja) | 1988-10-06 | 1988-10-06 | Ｅｃｌ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5006731A (ja) |
| EP (1) | EP0363189B1 (ja) |
| JP (1) | JP2743401B2 (ja) |
| DE (1) | DE68915381T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107636478A (zh) * | 2015-05-20 | 2018-01-26 | 赛灵思公司 | 用于注入测试信号以测试交流耦合互连的发射机 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4007212A1 (de) * | 1990-03-07 | 1991-09-12 | Siemens Ag | Integrierbare transistorschaltung zur abgabe logischer pegel |
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| US5006731A (en) | 1991-04-09 |
| EP0363189B1 (en) | 1994-05-18 |
| JP2743401B2 (ja) | 1998-04-22 |
| EP0363189A3 (en) | 1990-08-16 |
| DE68915381D1 (de) | 1994-06-23 |
| DE68915381T2 (de) | 1994-10-20 |
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